半导体排列及其形成方法

技术领域

本揭示文件是关于一种半导体排列及其形成方法，特别是关于一种其主动区列与位元格之间具有特定比率的半导体排列及其形成方法。

背景技术

半导体产业为了追求较高的装置密度、较高的效能以及较低的成本，已经进展至纳米技术制程节点，此时，来自制造以及设计问题的挑战推动了三维设计的开发，例如全环绕栅极(gate all around,GAA)晶体管。全环绕栅极晶体管包含一或多个纳米片材或纳米导线通道区，该一或多个纳米片材或纳米导线通道区具有环绕纳米片材或纳米导线的栅极。全环绕栅极晶体管可减小短通道效应。

发明内容

本揭示文件提供一种半导体排列。半导体排列包含记忆体阵列以及周边逻辑区块。记忆体阵列包含位元格。周边逻辑区块用于存取位元格。周边逻辑区块包含第一纳米结构以及第二纳米结构。第一纳米结构具有第一宽度，用于提供电力至周边逻辑区块的第一逻辑单元。第二纳米结构与第一纳米结构轴向对准，且具有小于第一宽度的第二宽度，用于提供电力至周边逻辑区块的第二逻辑单元。

本揭示文件还提供一种半导体排列。半导体排列包含记忆体阵列以及周边逻辑区块。记忆体阵列包含位元格。周边逻辑区块用于存取位元格。周边逻辑区块包含第一纳米结构、第二纳米结构、第三纳米结构以及第四纳米结构。第一纳米结构用于提供电力至周边逻辑区块的第一逻辑单元，且具有第一宽度。第二纳米结构用于提供电力至周边逻辑区块的第二逻辑单元，且具有小于第一宽度的第二宽度。第三纳米结构具有第一宽度，且相邻于第一纳米结构。第四纳米结构具有第二宽度，且相邻于第二纳米结构。

本揭示文件提供一种半导体排列的形成方法，形成方法包含在半导体层上方形成纳米结构。纳米结构层经图案化以界定具有第一宽度的第一纳米结构以及具有小于第一宽度的第二宽度的第二纳米结构。

附图说明

当结合随附附图阅读时，将自下文的详细描述最佳地理解本案的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。

图1根据一些实施例绘示半导体排列的方块图；

图2根据一些实施例绘示位元格以及周边逻辑区块的主动区列的排列的方块图；

图3根据一些实施例绘示半导体排列的俯视图；

图4根据一些实施例绘示半导体排列的俯视图；

图5根据一些实施例绘示半导体排列的横截面图；

图6根据一些实施例绘示半导体排列的等距视图；

图7根据一些实施例绘示半导体排列的等距视图；

图8根据一些实施例绘示用于存取记忆体阵列的周边逻辑电路的方块图；

图9根据一些实施例绘示用于存取记忆体阵列的周边逻辑电路的布局图；

图10根据一些实施例绘示半导体排列的俯视图；

图11根据一些实施例绘示半导体排列的俯视图；

图12根据一些实施例绘示半导体排列的俯视图；

图13根据一些实施例绘示形成半导体排列的方法的流程图；

图14根据一些实施例绘示计算机可读媒体，其中可包含用以具体化本揭示文件中所阐述的规定中的一或多者的处理器可执行指令；以及

图15根据一些实施例绘示计算环境，其中本揭示文件中所阐述的规定中的一或多者可经实施。

【符号说明】

100:半导体排列

105A,105B:记忆体阵列

110A,110B:输入/输出区块

115:字元线驱动器区块

120:控制区块

200A～200D:位元格

205A～205L:主动区列

205A1,205K1,205L1:第一部分

205A2,205K2,205L2:第二部分

207A～207N:主动区列

209:末端切割区

210A～210F:周边逻辑区块

300:半导体层

305:伪栅极结构

310:主动栅极结构

315:扩散阻断结构

320A～320F:阱区

500A,500B:晶体管

505:通道半导体层

510:侧壁间隔物

515:末端间隔物

520:源极/漏极区

525:介电层

530:栅极结构

535:盖层

540:扩散阻断结构

545:介电材料

600A,600B,600C:晶体管

605:源极/漏极接点

610:导电接线

800:周边逻辑电路

802:写入驱动器电路

804:写入逻辑

806:写入辅助电路

808:内置自测/数据输入电路

810:预充电/等化电路

812:读取行多工器

814:预充电/等化电路

816:感测放大器

818:数据输出电路

820:行冗余电路

822:电力头端

900:布局

902A,902B,902C:写入驱动器

904A,904B:写入或非逻辑

904C,904D:写入与非逻辑

910A,910B:预充电/等化/读取行多工器区块

916A,916B,916C:感测放大器n型装置

916D,916E:感测放大器p型装置

916F:感测放大器启用装置

916G:感测放大器逻辑

918A,918B:输出数据驱动器

918C,918D:数据输出锁存器

922A～922D:电力头端

924A,924B,924C:阱区

1200:金属化层

1202:导电电源层接线

1204:导电信号接线

1300:方法

1302,1304:操作

1400:实施例

1402:计算机可读媒体

1404:计算机可读数据

1406:处理器可执行计算机指令

1408:方法

1500:系统

1502:计算装置

1504:处理单元

1506:记忆体

1508:虚线

1510:储存器

1512:通信接口

1514:输入装置

1516:输出装置

1518:计算装置

1520:网络

A:宽度/尺寸

B:间距/尺寸

BL,BLB:位元线

C1:第二宽度

C2:宽度/尺寸

D,E:间距

DL,DLB:数据线

F,G,H,X:尺寸

HD:电力头端

I/O:输入/输出

M0:第一金属化层

PH:电力头端

PRE/EQ:预充电/等化电路

PRE/EQ RCM:预充电/等化读取行多工器

QLAT:数据输出锁存器

QOUT:输出数据驱动器

SAEN:感测放大器启用装置

SALOG:感测放大器逻辑

VDD:正电源

VSS:参考电源

WLDV:字元线驱动器

WNAND:写入与非逻辑

WNOR:写入或非逻辑

X:尺寸

Z:间距

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的的不同特征。下文描述部件及布置的特定实例以简化本案。当然，这些仅为实例且不欲为限制性。举例而言，在下文的描述中，第一特征形成于第二特征上方或第二特征上可包含以直接接触形成第一特征与第二特征的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本案可在各实例中重复元件符号及/或字母。此重复是出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

此外，为了便于描述，本文可使用空间相对性术语(例如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。

本揭示文件中提供一或多种半导体排列以及一种半导体排列的形成方法。在一些实施例中，半导体排列包含记忆体阵列，以及相邻于用于存取记忆体阵列的位元格的记忆体阵列的一或多个周边逻辑区块。在一些实施例中，周边逻辑区块包含主动区列，且主动区列与位元格的比率为3:1。三个主动区列的于一个位元格的特定比率为独特的，且相较于具有不同于3:1的主动区列与位元格比率的排列，3:1比率的排列使得周边逻辑区块占据较小的面积，且将形成于周边逻辑区块中的逻辑装置移动至更靠近于位元格的位置，此情形会提高良率及/或效能，例如存取速率、经消耗以存取的减小的功率等。在一些实施例中，第一主动区列具有第一宽度，且第二主动区列具有不同于第一宽度的第二宽度。在一些实施例中，第一主动区列及第二主动区列经轴向对准。在一些实施例中，主动区列具有不同宽度及/或间距。减小主动区列的宽度，除了造成其他效果，也能减少漏电流，也能增大效能。

参照图1，根据一些实施例绘示半导体排列100的方块图。在一些实施例中，半导体排列100包含记忆体阵列105A、105B以及用于存取记忆体阵列105A、105B中的位元格的输入/输出(input/output,I/O)区块110A、110B。在一些实施例中，记忆体阵列105A、105B包含同步随机存取记忆体(synchronous random access memory,SRAM)位元格。在一些实施例中，输入/输出区块110A、110B位于记忆体阵列105A、105B的边缘。在一些实施例中，字元线驱动器(word line driver,WLDV)区块115位于记忆体阵列105A、105B之间，以在记忆体阵列105A、105B中选择位元格的数个列来进行存取。在一些实施例中，控制(control,CNT)区块120位于输入/输出区块110A、110B之间。在一些实施例中，输入/输出区块110A、110B，字元线驱动器区块115及/或控制区块120被称作周边逻辑区块。记忆体阵列105A、105B，输入/输出区块110A、110B，字元线驱动器区块115及/或控制区块120的其他结构及/或组态均在本揭示文件的范畴内。

参照图2，方块图中绘示位元格200A、200B、200C、200D以及周边逻辑区块210A、210B、210C、210D、210E的主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的排列。在一些实施例中，位元格200A、200B、200C、200D中的一或多者为记忆体阵列，例如图1的记忆体阵列105A及/或记忆体阵列105B的部分。在一些实施例中，周边逻辑区块210A、210B、210C、210D、210E中的一或多者为图1的控制区块120、输入/输出区块110A、输入/输出区块110B及/或字元线驱动器区块115的部分。在一些实施例中，主动区列通过图案化，例如通过蚀刻纳米结构层来形成。在一些实施例中，周边逻辑区块210A、210B、210C、210D、210E中的一或多者包含两个主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L。在一些实施例中，周边逻辑区块210A、210B、210C、210D、210E中的一或多者为由多个周边逻辑区块构成的较大的周边逻辑区块的逻辑单元。在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K及205L中的一或多者用以实现周边逻辑电路，周边逻辑电路用以对位元格200A、200B、200C、200D中的一或多者进行存取，例如从位元格进行读取及/或写入至位元格。在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者的一些部分作为逻辑装置使用，而主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者的其他部分作为电力头端(power header)使用，以提供电力至逻辑装置。

在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者包含纳米结构装置。如本揭示文件中所使用，纳米结构装置为包含以下纳米结构的装置：此纳米结构为几乎平坦的近似二维结构，有时被称作例如纳米片材及/或纳米导线。在一些实施例中，纳米结构具有矩形横截面。在一些实施例中，纳米结构具有椭圆形横截面。在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者包含鳍式场效晶体管(fin field-effecttransistor,FinFET)装置。在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者包含平面装置。主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的其他结构及/或组态均在本揭示文件的范畴内。

在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L与位元格200A、200B、200C、200D的比率为3:1。相较于不具有3:1的主动区列与位元格比率的排列，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L与位元格200A、200B、200C、200D的3:1比率使得周边逻辑区块210A、210B、210C、210D、210E占据较小的占地面积，且将形成于周边逻辑区块210A、210B、210C、210D、210E中的逻辑装置移动至更靠近于位元格200A、200B、200C、200D的位置，此情形会提高良率及/或效能，例如存取速率、经消耗以存取的减小的功率等。

参照图3，根据一些实施例绘示半导体排列100的俯视图。半导体排列100包含半导体层300，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L形成于半导体层300上方。一栅极结构的阵列形成于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L上方，此栅极结构的阵列包含伪栅极结构305、主动栅极结构310以及扩散阻断结构315。在一些实施例中，伪栅极结构305是没有功能的，但是用以保持栅极结构305、310、315在主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L上方均匀分布，借此帮助提高良率、促进所要效能等。在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的宽度A大约等于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L之间的间距B。均一宽度以及间距亦有助于提高良率、促进所要效能等。基于宽度A及间距B，周边逻辑区块210A、210B、210C、210D、210E具有等于大约2A+2B的尺寸X。在一些实施例中，位元格200A、200B、200C、200D的间距Z为约195至252纳米。在一些实施例中，尺寸A为约13至45纳米。在一些实施例中，尺寸B为约39至52纳米。在一些实施例中，尺寸X为约13至168纳米。A、B、X及/或Z的其他值、范围等均在本揭示文件的范畴内。

在一些实施例中，主动栅极结构310中的一或多者为功能晶体管的一部分，此部分由主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者的数个部分所界定。在一些实施例中，栅极切割部(图中未示)界定于主动栅极结构310的一或多者中，以界定分离的晶体管装置。在一些实施例中，扩散阻断结构315界定了主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的扩散阻断部，以电性隔离不同晶体管装置。

在一些实施例中，伪栅极结构305及/或主动栅极结构310为替换栅极结构，这些替换栅极结构的形成是通过使用替换栅极介电质以及替换栅极电极，替换具有牺牲栅极介电质以及牺牲栅极电极的初始形成的牺牲栅极结构。在一些实施例中，介电层在形成替换栅极结构之前，形成于牺牲栅极结构上方。在一些实施例中，替换栅极介电质包含高k介电材料。如本揭示文件中所使用，“高k介电质”指具有大于或等于约3.9的介电常数k的材料，3.9为SiO

在一些实施例中，替换栅极电极包含阻障层、一或多个功函数材料层、种晶层、金属填充层，及/或其他合适的层。在一些实施例中，金属填充层包含钨、铝、铜、钴及/或其他合适的材料。在一些实施例中，栅极介电层及/或包含栅极电极的一或多个层通过以下各者中的一者形成：物理气相沉积(physical vapor deposition,PVD)、溅射、化学气相沉积(chemical vapor deposition,CVD)、低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)，原子层化学气相沉积(atomic layer chemical vapor deposition，ALCVD)、超高真空化学气相沉积(ultrahigh vacuum chemical vapor deposition，UHVCVD)、减小压力化学气相沉积(reduced pressure chemical vapor deposition，RPCVD)、原子层沉积(atomic layer deposition，ALD)、分子束磊晶(molecular beamepitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、旋涂、生长或其他合适的技术。

在一些实施例中，扩散阻断结构315通过使用介电材料替换牺牲栅极结构材料来形成。在一些实施例中，扩散阻断结构315下方的主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的数个部分通过使用介电材料进行替换，使得扩散阻断结构315的任一侧上的主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的数个部分彼此隔离。在一些实施例中，扩散阻断结构315中的一或多者平行于主动栅极结构310中的一或多者及/或伪栅极结构305中的一或多者。

在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者的一或多个部分用以实现功能晶体管装置。实例的功能晶体管装置包含用以提供电源信号至其他装置的电力头端晶体管(power headertransistor)、用以将源极/漏极区连接至阱区的阱带(well strap)晶体管、上拉晶体管、下拉晶体管、逻辑装置及/或其他合适的装置。

在一些实施例中，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者的数个部分以互补配对的形式排列。举例而言，阱区320A、320B、320C、320D形成于半导体层300中。在一些实施例中，例如硅基板的半导体层300掺杂了具有第一导电类型的掺杂物，且阱区320A、320B、320C、320D为半导体层300中掺杂了具有相反导电类型的掺杂物的部分。举例而言，半导体层300可掺杂n型掺杂物，且阱区320A、320B、320C、320D可掺杂有p型掺杂物，或反之亦然。参照周边逻辑区块210A，主动区列205A在阱区320A上方的部分与形成于半导体层300上方的主动区列205B的部分形成互补配对。互补配对可用以实现逻辑装置，诸如反相器、逻辑门、锁存器及/或其他合适的装置。

在一些实施例中，用以形成阱区320A、320B、320C、320D的微影制程具有尺寸限制，使得单一阱区跨越两个主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L。如图3中可看出，相邻周边逻辑区块210A、210B、210C、210D、210E为彼此的镜面影像，使得阱区320A、320B、320C、320D跨越两个主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L。阱区320A、320D具有与阱区320B、320C相同的大小，但阱区320A、320D的数个部分(图中未示)在垂直方向上延伸至相邻周边逻辑区块(图中未示)中。

参照图4，根据一些实施例绘示半导体排列100的俯视图。图4中的排列类似于图3中的排列，但图4中的阱区320A、320B、320C、320D、320E、320F跨越单一主动区列205A、205C、205E、205G、205I、205K，而图3中的阱区320B、320C中的至少一些跨越两个主动区列205D、205E、205H、205I。在一些实施例中，具有更精细解析度的微影制程，例如极紫外光(extremeultraviolet light,EUV)微影术能够使遮罩图案化，以促使阱区320A、320B、320C、320D、320E、320F分别跨越单一主动区列205A、205C、205E、205G、205I、205K。相较于图3中跨越两个主动区列的阱区，跨越单一主动区列205A、205C、205E、205G、205I、205K的阱区320A、320B、320C、320D、320E、320F增加了用于功能装置的主动区区域。举例而言，阱带晶体管通常使用在功能晶体管的源极/漏极区至相邻阱区。n型阱带将关联的阱区连接至正电源VDD，且p型阱带将半导体层300连接至参考电源VSS。在阱区跨越两个主动区列的实施例中，需要两个阱带晶体管。对比而言，跨越单一主动区列阱区205A、205C、205E、205G、205I、205K的阱区320A、320B、320C、320D、320E、320F中，每一阱带晶体管用于各别的功能晶体管，如图4中所示。举例而言，主动区列205A在阱区320A上方的部分可定义为p型晶体管，主动区列205B在半导体层300上方的部分可定义为n型晶体管，主动区列205C在阱区320B上方的部分可定义为半导体层300的n型阱带，且主动区列205D在半导体层300上方的部分可定义为阱区320B、320C的p型阱带。功能装置及阱带装置的图案在剩余主动区列中可以重复出现。

参照图5，根据一些实施例，主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者包含纳米结构基底晶体管500A、500B。在本揭示文件中，纳米结构用以代表例如有时被称作纳米片材及/或纳米导线的几乎平坦的近似二维结构。在一些实施例中，晶体管500A、500B通过形成交替堆叠的通道半导体层505以及牺牲半导体层来形成。在一些实施例中，通道半导体层505的材料不同于牺牲半导体层的材料，以提供蚀刻选择性，且借此移除牺牲半导体层，同时移除少量或不移除通道半导体层505，或反之亦然。在一些实施例中，通道半导体层505包含的大致上为纯硅，且牺牲半导体层包含硅锗，(Si

如上文中所描述，牺牲栅极结构形成于通道半导体层的堆叠上方，用于栅极替换制程。在一些实施例中，侧壁间隔物510相邻于牺牲栅极结构形成。侧壁间隔物510通过以下操作来形成：将保形间隔物层沉积于牺牲栅极结构上方，以及执行各向异性蚀刻制程来移除位于水平表面上的间隔物层的数个部分。侧壁间隔物510包含氮、硅及/或其他合适材料。通道半导体层505以及牺牲半导体层使用侧壁间隔物510以及牺牲栅极结构作为蚀刻遮罩来进行蚀刻。末端间隔物515通过选择性地凹入牺牲半导体层，以及在凹处中形成介电材料，在相邻于牺牲半导体层的末端形成。源极/漏极区520形成，且介电层525形成于源极/漏极区520之上。介电层525包含硅、氧、碳、氢、聚合物、有机硅酸盐玻璃、含成孔剂材料及/或其他合适材料。在一些实施例中，末端间隔物515包含与侧壁间隔物510相同的材料复合物。在一些实施例中，源极/漏极区520在形成牺牲栅极结构之后及/或在形成末端间隔物515之后，由例如磊晶生长制程来形成。

在一些实施例中，牺牲栅极电极材料被移除，以界定侧壁间隔物510之间的栅极空腔，以及暴露通道半导体层505与牺牲半导体层的数个部分。执行蚀刻制程移除牺牲半导体层，以界定通道半导体层505之间的中央空腔。在一些实施例中，栅极结构530形成于栅极空腔以及中央空腔之中。在一些实施例中，栅极结构530包含栅极介电质以及栅极介电质上方的栅极电极。根据一些实施例，栅极结构530被凹入，且盖层535形成于栅极结构530上方。在一些实施例中，使用蚀刻制程凹入栅极结构530，并使用沉积制程形成盖层535。盖层535包含硅、氮、氧及/或其他合适材料。在一些实施例中，栅极结构530对应于图3、图4、图10及图11中的主动栅极结构310。

在一些实施例中，扩散阻断结构540形成于纳米结构基底晶体管500A、500B之间。在一些实施例中，扩散阻断结构540通过移除牺牲栅极结构、通道半导体层505以及牺牲半导体层来形成，以界定扩散阻断空腔。在一些实施例中，介电材料545形成于扩散阻断空腔中，使得纳米结构基底晶体管500A、500B彼此电性隔离。在一些实施例中，扩散阻断结构540对应于图3、图4、图10及图11中的扩散阻断结构315。

图6根据一些实施例绘示半导体排列100中晶体管600A、600B之间的互连的透视图，其中晶体管600A、600B经由一或多个相邻主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L实现。晶体管600A包含电力头端晶体管，且晶体管600B包含从晶体管600A接收电力的逻辑晶体管。源极/漏极接点605将晶体管600A的源极/漏极区520A连接至晶体管600B的源极/漏极区520B。回应于晶体管600A的栅极结构530A上的启动信号，例如正电源VDD的电源信号由源极/漏极接点605提供至晶体管600B。晶体管600B的栅极结构530B可以基于例如来自相邻记忆体阵列105A、105B的输入信号来控制，以实现用于存取记忆体阵列105A、105B的功能。在一些实施例中，源极/漏极接点605形成于半导体排列100的装置层中。额外的源极/漏极接点绘示于图6中，并以与源极/漏极接点605类似的方式发挥作用。

图7根据一些实施例绘示作为半导体排列100中电力头端晶体管的晶体管600C的透视图，其中晶体管600C通过主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的一或多者实现。与电力头端晶体管600A直接相邻于逻辑晶体管600B的图6相比，在图7中，由晶体管600C供电的逻辑晶体管(图中未示)并不是通过直接相邻的主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L实现。导电接线610耦接至晶体管600C的源极/漏极接点605。回应于晶体管600C的栅极结构530C上的启动信号，例如正电源VDD的电源信号由源极/漏极接点605以及导电接线610提供至逻辑晶体管。在一些实施例中，源极/漏极接点605形成于半导体排列100的装置层中，且导电接线610形成于半导体排列100的金属化层，例如M0金属化层中。由于互连是由装置层上方第一金属化层中的导电接线610提供，与晶体管600A、600B经由装置层中的源极/漏极接点605互连的图6的排列相比，图7中的排列提供的电力分布使用了一个额外层。在图6的排列中，作为晶体管600B的电力头端的晶体管600A更靠近于晶体管600B，借此潜在地改良效能。

参照图8，根据一些实施例绘示用于存取图1的记忆体阵列105A及/或105B的一或多个部分的周边逻辑电路800的方块图。周边逻辑电路800包含用于从记忆体阵列105A及/或105B的一或多个部分进行读取及/写入的装置。在一些实施例中，周边逻辑电路800包含用于将数据写入至位元格中且连接至位元线BL与BLB的写入驱动器电路802、写入逻辑804、写入辅助电路806、内置自测(built-in self-test，BIST)/数据输入电路808、耦接至位元线的预充电/等化电路810、读取行多工器812、耦接至位元格数据线DL与DLB的预充电/等化电路814、感测放大器816、数据输出电路818、行冗余电路820，以及用于提供电力至周边逻辑电路800中的各种单元的电力头端822。在一些实施例中，预充电/等化电路810、814在每一读取/写入循环之后，会对各别位元线或数据线预充电并等化电压，借此为下一次的读取/写入制程做好准备。在一些实施例中，读取行多工器812选择位元线以读出至感测放大器816。周边逻辑电路800的其他结构及组态均在本揭示文件的预期范畴内。

参照图9，根据一些实施例绘示包含以下各者的周边逻辑电路800的数个部分的布局900的图示：写入驱动器电路802、预充电/等化电路810、814、读取行多工器812、感测放大器816、数据输出电路818以及电力头端822。在一些实施例中，写入驱动器电路802包含写入驱动器902A、902B、902C。在一些实施例中，写入逻辑804包含用于选择欲存取的写入行的写入或非(write NOR,WNOR)逻辑904A、904B，以及为写入驱动器902A、902B、902C提供生效数据的写入与非(write NAND,WNAND)逻辑904C、904D。在一些实施例中，预充电/等化电路(pre-charge/equalization circuit)810、814以及读取行多工器(read columnmultiplexer)812由预充电/等化读取行多工器(PRE/EQ RCM)区块910A、910B来表示。在一些实施例中，感测放大器816包含互补电路，这些互补电路包含感测放大器n型装置(senseamp n-type device,SENSE AMP N)916A、916B、916C、感测放大器p型装置(sense amp p-type device,SENSE AMP P)916D、916E、感测放大器启动(sense amplifier enable,SAEN)装置916F(例如用于启用感测放大器816的电流源)以及用于控制感测放大器816的感测放大器逻辑(sense amplifier logic,SALOG)916G。在一些实施例中，数据输出电路818包含输出数据驱动器(output data driver,QOUT)918A、918B，以及用于维持输出数据的值的数据输出锁存器(data output latch,QLAT)918C、918D。在一些实施例中，电力头端822包含与写入驱动器902A、902B、902C相关的电力头端922A，与预充电/等化/读取行多工器区块910A、910B中的预充电/等化电路810相关的电力头端922B、922C，以及与感测放大器逻辑916G相关的电力头端922D。布局900的其他结构及组态均在本揭示文件的预期范畴内。阱区924A、924B、924C根据布局900中的周边逻辑电路800的部件中的装置导电类型，界定于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L下方。在一些实施例中，阱区924A、924B、924C包含n型阱区。

主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L的数目及排列提供了电力头端822、922A、922B、922C在定位时的灵活性。电力头端822可提供于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L中的任一者中，借此使得电力头端定位于电力头端应用的装置附近。举例而言，电力头端922A设置位于写入驱动器902A、902B、902C附近，写入驱动器902A、902B、902C在周边逻辑电路800中通常消耗了大量的电力。

参照图10，根据一些实施例绘示具有不同宽度的包含轴向对准主动区列的半导体排列100的俯视图。主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L包含具有第一宽度A的第一部分205A1、205K1、205L1以及具有小于第一宽度A的第二宽度C1的第二部分205A2、205K2、205L2。为易于标示，两个部分并非针对每一主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L而独立编号。在一些实施例中，扩散阻断结构315用以实现且电性分离第一部分205A1、205K1、205L1与第二部分205A2、205K2、205L2。在一些实施例中，第二部分205A2、205K2、205L2之间的间距D大于第一部分205A1、205K1、205L1之间的间距B。在一些实施例中，C1的尺寸为约10至32纳米。在一些实施例中，D的尺寸为约39至74纳米。C1及/或D的其他值、范围等均在本揭示文件的范畴内。

由于第二部分205A2、205K2、205L2其宽度缩减的关系，相较于未缩减宽度时形成的装置所造成的漏电流，以第二部分205A2、205K2、205L2形成的装置所造成的漏电流较少。在一些实施例中(例如绘示为部分205A1及205A2的图示)，第一部分以及第二部分经中心对准。在一些实施例中(例如绘示为部分205K1及205K2的图示)，第一部分以及第二部分经顶部边缘对准。在一些实施例中(例如绘示为部分205L1及205L2的图示)，第一部分以及第二部分经底部边缘对准。第一部分以及第二部分的对准的其他组态均在本揭示文件的范畴内。通常，第一部分与第二部分的对准(中心、顶部边缘或底部边缘)对于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L是全部相同的。相同布局中第一部分205A1、205K1、205L1以及第二部分205A2、205K2、205L2的不同对准在此用于说明目的。

参照图11，根据一些实施例绘示具有不同宽度的包含主动区列群组的半导体排列100的俯视图。主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N相邻于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L定位。主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N具有小于第一宽度A的宽度C2。在一些实施例中,主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N之间的间距E大于主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L之间的间距B。在一些实施例中，执行极紫外光图案化制程，以界定主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L与主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N之间的末端切割区209。在一些实施例中，C2的尺寸为约10至32纳米。在一些实施例中，E的尺寸为约39至74纳米。C2及/或E的其他值、范围等均在本揭示文件的范畴内。在一些实施例中，具有第一宽度A的主动区列205A、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205L在无其他介入主动区区域情况下彼此相邻，且具有第二宽度C2的主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N在无其他介入主动区区域情况下彼此相邻。

由于主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N的减小的宽度，从主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N形成的装置所相关的漏电流，将会小于从不具有此类缩减宽度的主动区列形成的装置所相关的漏电流。

在一些实施例中，图10中的第二部分205A2、205K2、205L2或图11中的主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N用以实现周边逻辑电路800的部件，此部件并非速度关键，或并未位于驱动器路径中。举例而言，写入辅助电路806、内置自测/数据输入电路808及/或行冗余电路820可以使用图10中的第二部分205A2、205K2、205L2或图11中的主动区列207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N来实现，以减少漏电流，且因此减小周边逻辑电路800的电力消耗。

参照图12，根据一些实施例绘示半导体排列100的金属化层1200的俯视图。在一些实施例中，金属化层包含形成于半导体排列100的装置层上方的第一金属化层M0。金属化层1200包含具有宽度F的导电电源层(power plane)接线1202以及具有宽度G的导电信号线1204。举例而言，导电电源层接线1202连接至绘示于图9中的电力头端922A、922B、922C，且导电信号接线1204用以接触下伏装置的栅极或源极/漏极区。在一些实施例中，间距H界定于导电接线1202、1204之间。在一些实施例中，由间距H界定的间距为均匀的，借此有助于提高良率。在一些实施例中，尺寸X代表周边逻辑区块210A、210B的宽度，如图3中所绘示。在一些实施例中，四个导电信号接线1204用于周边逻辑区块210A。在一些实施例中，F的尺寸为约28至38纳米。在一些实施例中，G的尺寸为约13至14纳米。在一些实施例中，H的尺寸为约10纳米。F、G及/或H的其他值、范围等均在本揭示文件的范畴内。

图13根据一些实施例绘示形成半导体排列100的方法1300的流程图。在操作1302，形成纳米结构层于半导体层300上方。在操作1304，图案化纳米结构层，以界定具有第一宽度A的第一纳米结构205A、205A1、205B、205C、205D、205E、205F、205G、205H、205I、205J、205K、205K1、205L、205L1，以及具有小于第一宽度A的第二宽度C1、C2的第二纳米结构205A2、205K2、205L2、207A、207B、207C、207D、207E、207F、207G、207H、207I、207J、207K、207L、207M、207N。在一些实施例中，周边逻辑的第一部分由第一纳米结构形成，及/或周边逻辑的第二部分由第二纳米结构形成。在一些实施例中，周边逻辑用以存取记忆体阵列。

另一实施例包含处理器可执行指令的计算机可读媒体，这些指令用以实施本揭示文件中所呈现的技术的一或多者。绘示示例性的计算机可读媒体于图14中，其中实施例1400包含内部编码入计算机可读数据1404的计算机可读媒体1402(例如可录光盘、可录数字多功能光盘、快闪磁盘、硬盘驱动器盘片等)。此计算机可读数据1404又包含处理器可执行计算机指令1406的集合，指令1406用以根据本揭示文件中所阐述的原理的一或多者操作。在一些实施例1400中，处理器可执行计算机指令1406用以执行方法1408，例如前述方法中的至少一些。在一些实施例中，处理器可执行计算机指令1406用以实现系统，例如前述系统中的至少一些。许多此类计算机可读媒体可通过熟悉此项技术者来设计，该些媒体用以根据本文中所呈现的技术来操作。

图15以及以下论述内容提供合适计算环境的简单通用描述内容，以实现本揭示文件中描述的规定中的一或多者的实施例。图15的操作环境仅为合适操作环境的一个实例，并非代表关于操作环境的使用或功能性的范畴的任何限制。实例计算装置包含但不限于个人计算机、服务器计算机、手持型或膝上型装置、移动装置(例如移动电话、个人数字助理(personal digital assistant,PDA)、媒体播放器及类似者)、多处理器系统、消费型电子装置、迷你计算机、主机计算机、包含以上系统或装置中任一者的分散式计算环境，及类似者。

尽管未要求，但被描述为“计算机可读指令”的实施例，在一般情形下通过一或多个计算装置执行。计算机可读指令可经由计算机可读媒体(于下文描述)来发布。计算机可读指令可实行为了执行特定任务或实行特定抽象数据类型的程序模块，例如功能、物件、应用程序设计界面(application programming interface,API)、数据结构及类似者。通常，计算机可读指令的功能性可在各种实施例中按需要进行组合或发布。

图15绘示系统1500的实例，系统1500包含用以实施本文中提供的一些实施例的计算装置1502。在一些组态中，计算装置1502包含至少一个处理单元1504及记忆体1506。取决于计算装置的准确组态及类型，记忆体1506可为挥发性的(例如随机存取记忆体(randomaccess memory,RAM))、非挥发性的(例如只读记忆体(read only memory,ROM)、快闪记忆体等)，或两者的组合。此组态由虚线1508标示于图15中。

在一些实施例中，计算装置1502可包含额外的特征及/或功能。举例而言，计算装置1502亦可包含额外的储存器(例如可卸载及/或不可卸载的)，包含但不限于磁性储存器、光学储存器及类似者。此类额外的储存器在图15中以储存器1510标示。在一些实施例中，用以实施本揭示文件中所提供的一或多个实施例的计算机可读指令可以在储存器1510中。储存器1510亦可储存其他计算机可读指令来实施作业系统、应用程序及类似者。举例而言，计算机可读指令可以从记忆体1506载入，以供处理单元1504执行。

本文中所使用的术语“计算机可读媒体”包含计算机储存媒体。计算机储存媒体包含以任何方法或技术实施以储存例如计算机可读指令或其他数据的信息的挥发性/非挥发性、可卸载/不可卸载媒体。记忆体1506以及储存器1510为计算机储存媒体的实例。计算机储存媒体包含但不限于随机存取记忆体、只读记忆体、电子抹除式可复写只读记忆体(electrically erasable programmable read only memory,EEPROM)、快闪记忆体或其他记忆体技术、唯独记忆光盘、数字多功能光盘或其他光学储存器、磁性卡匣、磁带、磁盘储存器或其他磁性储存装置，或可用以储存所要信息且可由计算装置1502存取的任何其他媒体。任何此类计算机储存媒体可为计算装置1502的部分。

在一些实施例中，计算装置1502包含使计算装置1502可以与其他装置通信的通信接口1512或多个通信接口。通信接口1512可包含但不限于数据机、网络接口卡(networkinterface card,NIC)、集成网络接口、射频传输器/接收器、红外线端口、通用串列总线(universal serial bus,USB)连接，或用于将计算装置1502连接至其他计算装置的其他接口。通信接口1512可实施有线连接或无线连接。通信接口1512可传输及/或接收通信媒体。

术语“计算机可读媒体”可包含通信媒体。通信媒体通常在例如载波或其他运输机构的“调变数据信号”中具体化计算机可读指令或其他数据，且包含任何信息递送媒体。术语“调变数据信号”可包含具有特性中的一或多者的信号，特性以一方式设定或改变以便于信号中编码信息。

计算装置1502可包含输入装置1514，例如键盘、鼠标、笔、语音输入装置、触控式输入装置、红外线摄影机、视频输入装置及/或任何其他合适的输入装置。输出装置1516，例如一或多个显示器、扬声器、印表机及/或任何其他合适的输出装置亦可包含于计算装置1502中。输入装置1514及输出装置1516可经由有线连接、无线连接或其任何组合而连接至计算装置1502。在一个实施例中，来自另一计算装置的输入装置或输出装置可用作输入装置1514或输出装置1516用于计算装置1502。

计算装置1502的元件可通过例如总线的各种互连元件互连。此类互连元件可包含外部连结标准(peripheral component interconnect,PCI)，例如高速外部连结标准(PCIExpress)、通用串列总线、火线(IEEE 1394)、光学总线结构，及类似者。在一些实施例中，计算装置1502的元件可利用网络互连。举例而言，记忆体1506可包含定位于由网络互连的不同实体方位中的多个实体记忆体单元。

熟悉此项技术者应认识到，用以储存计算机可读指令的储存装置可越过网络分布。举例而言，可以通过网络1520所存取的计算装置1518可以储存计算机可读指令以实施本文中所提供的一或多个实施例。计算装置1502可以存取计算装置1518，且可下载计算机可读指令的一部分或全部以供执行。或者，计算装置1502可按照需要，下载计算机可读指令的片段，或是可以在计算装置1502处执行的指令，且这些指令可以在计算装置1518处执行。

根据一些实施例，半导体排列包含记忆体阵列以及周边逻辑区块。记忆体阵列包含位元格。周边逻辑区块用于存取位元格。周边逻辑区块包含第一纳米结构以及第二纳米结构。第一纳米结构具有第一宽度，用于提供电力至周边逻辑区块的第一逻辑单元。第二纳米结构与第一纳米结构轴向对准，且具有小于第一宽度的第二宽度，用于提供电力至周边逻辑区块的第二逻辑单元。

在一些实施例中，周边逻辑区块包含十二个纳米结构，这些纳米结构包含与记忆体阵列的四个位元格相关的第一纳米结构以及第二纳米结构。

在一些实施例中，半导体排列包含相邻于第一纳米结构的第三纳米结构，第三纳米结构形成于第一半导体层上方，第一半导体层具有第一导电类型。第一纳米结构形成于第二半导体层上方，第二半导体层具有不同于第一导电类型的第二导电类型。

在一些实施例中，第一纳米结构包含头端晶体管，头端晶体管包含耦接至电源端子的第一栅极以及第一源极/漏极区。第三纳米结构包含逻辑装置，进而读取储存于位元格中的值，逻辑装置包含第二栅极以及第二源极/漏极区。半导体排列包含源极/漏极接点，源极/漏极接点连接至第一源极/漏极区以及第二源极/漏极区，以提供通过头端晶体管在电源端子处接收的电力信号至逻辑装置。

在一些实施例中，第一纳米结构包含头端晶体管，头端晶体管包含耦接至电源端子的第一栅极以及第一源极/漏极区。第三纳米结构包含逻辑装置，进而读取储存于位元格中的值，逻辑装置包含第二栅极以及第二源极/漏极区。半导体排列包含第一源极/漏极接点、第二源极/漏极接点以及导电接线。第一源极/漏极接点连接至第一源极/漏极区。第二源极/漏极接点连接至第二源极/漏极区。导电接线连接至第一源极/漏极接点以及第二源极/漏极接点，以提供通过头端晶体管在电源端子处接收的电力信号至逻辑装置。

在一些实施例中，第一纳米结构与第二纳米结构经中心对准。

在一些实施例中，第一纳米结构与第二纳米结构经边缘对准。

在一些实施例中，第一逻辑单元包含以下各者中的至少一者：写入驱动器、写入逻辑、读取行多工器、感测放大器、数据输出电路或预充电/等化电路。第二逻辑单元包含以下各者中的至少一者：写入辅助电路、内置自测/数据输入电路，或行冗余电路。

在一些实施例中，半导体排列包含扩散阻断结构。扩散阻断结构位于第一纳米结构与第二纳米结构之间。

在一些实施例中，扩散阻断结构包含介电材料。

在一些实施例中，半导体排列包含第一栅极结构以及第二栅极结构。第一栅极结构位于第一纳米结构上方。第二栅极结构位于第二纳米结构上方。扩散阻断结构平行于第一栅极结构以及第二栅极结构。

根据一些实施例，半导体排列包含记忆体阵列以及周边逻辑区块。记忆体阵列包含位元格。周边逻辑区块用于存取位元格。周边逻辑区块包含第一纳米结构、第二纳米结构、第三纳米结构以及第四纳米结构。第一纳米结构用于提供电力至周边逻辑区块的第一逻辑单元，且具有第一宽度。第二纳米结构用于提供电力至周边逻辑区块的第二逻辑单元，且具有小于第一宽度的第二宽度。第三纳米结构具有第一宽度，且相邻于第一纳米结构。第四纳米结构具有第二宽度，且相邻于第二纳米结构。

在一些实施例中，第一纳米结构以及第二纳米结构具有第一间距。第二纳米结构以及第四纳米结构具有不同于第一间距的第二间距。

在一些实施例中，第一逻辑单元包含以下各者中的至少一者：行选择逻辑、写入驱动器逻辑、写入行选择逻辑、感测放大器逻辑或数据驱动器逻辑。第二逻辑单元包含以下各者中的至少一者：行冗余逻辑、内置自测逻辑、数据输入逻辑或写入辅助逻辑。

根据一些实施例，半导体排列的形成方法包含在半导体层上方形成纳米结构；图案化此纳米结构层，以界定具有第一宽度的第一纳米结构以及具有小于第一宽度的第二宽度的第二纳米结构。

在一些实施例中，形成方法当中图案化纳米结构层的步骤包含以下步骤：执行蚀刻制程，以实体隔离第一纳米结构与第二纳米结构。

在一些实施例中，形成方法包含以下步骤：形成扩散阻断结构于第一纳米结构与第二纳米结构之间。

在一些实施例中，形成方法包含以下步骤：形成第一栅极结构于第一纳米结构上方；形成第二栅极结构于第二纳米结构上方，其中扩散阻断结构平行于第一栅极结构以及第二栅极结构。

在一些实施例中，形成方法当中图案化纳米结构层的步骤包含以下步骤：图案化纳米结构层，以界定相邻于第一纳米结构的具有第一宽度的第三纳米结构以及相邻于第二纳米结构的具有第二宽度的第四纳米结构。

在一些实施例中，形成方法当中图案化纳米结构层的步骤包含以下步骤：图案化纳米结构层，使得第一纳米结构与第三纳米结构之间的第一间距不同于第二纳米结构与第四纳米结构之间的第二间距。

前文概述了数个实施例的特征，使得熟悉此项技术者可更好地理解本案的态样。熟悉此项技术者应了解，可易于使用本案作为设计或修改其他制程及结构的基础以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本案的精神及范畴，并且可在不脱离本案的精神及范畴的情况下在本文中实施各种变化、取代及修改。

尽管标的物已用对于结构特征或方法动作特定的语言进行了描述，但应理解，随附申请专利范围的标的物不必限于上文所描述的特定特征或动作。确切而言，上文描述的特定特征及动作揭示为实施申请专利范围中的至少一些的实例形式。

本揭示文件中提供实施例的各种操作。操作中的一些或全部经描述的次序不应解译为暗示，这些操作有必要为依赖于次序的。替代排序将了解为具有此描述内容的益处。另外，应理解，并非所有操作有必要存在于本文中提供的每一实施例中。另外，应理解，并非所有操作在一些实施例中为必要的。

应了解，在一些实施例中，本文中所描绘的层、特征、部件等例如出于理解简单及容易的目的相对于彼此通过特定尺寸诸如结构尺寸或定向图示，且同一结构的实际尺寸大体上不同于本文中所图示的尺寸。另外，存在用于形成本文中所提及的层、区、特征、部件等的多种技术，例如以下各者中的至少一者：蚀刻技术、平坦化技术、植入技术、掺杂技术、旋涂技术、溅射技术、生长技术或诸如化学气相沉积的沉积技术。

此外，“例示性”本文中用以意谓充当实例、个例、图示等，且不必为有利的。如本申请案中所使用，“或”意欲意谓包含性“或”而非排他性“或”。此外，如本申请案及随附申请专利范围中使用的“一”通常解译为意谓“一或多个”，除非以其他方式指定或自针对单数形式的上下文为清楚的。又，A及B及/或类似者中的至少一者通常意谓A或B或A及B两者。此外，就使用“包含(include)”、“具有(having)”、“具有(has)”、“具有(with)”或其变形而言，此类术语意欲以类似于术语“包含”的方式为包含性的。又，除非以其他方式指定，否则“第一”、“第二”或类似者并非意欲暗示临时态样、空间态样、次序等。确切而言，此类术语仅用作特征、元素、项目等的识别符、名称等。举例而言，第一部件及第二部件通常对应于元素A及元素B，或两个不同或两个相同部件或同一部件。

此外，尽管本揭示文件已关于一或多个实施来绘示且描述，但等效替代及修改对于熟悉此项技术者基于此说明书及随附附图的研读及理解而发生。揭示内容包含所有此类修改及替代，且仅受以下申请专利范围的范畴限制。详言之，关于通过上述元件执行的各种功能，用以描述此类元件的术语意欲对应于执行所描述元件(例如，功能上等效)的指定功能的任何元件，除非以其他方式指示，尽管并非结构上等效于所揭示结构。此外，虽然本揭示文件的特定特征可能已关于若干实施中的仅一者来揭示，但此类特征如可为所要的且对于任何给定或特定应用为有利的般可与其他实施的一或多个其他特征组合。