集成电路、数据暂存器装置及触发器电路

技术领域

本发明是有关于触发器，且特别是有关于一种集成电路、数据暂存器装置及触发器电路。

背景技术

触发器(Flip flop)(或触发器(flip-flop))电路广泛地用于数字电路以存储数据。触发器电路的功率、延迟以及可靠性直接影响形成于半导体芯片上的整个集成电路的效能及容错。举例而言，在高速电路系统中，时钟脉冲周期随电路系统变得更快而变得更短。当触发器电路在时钟脉冲周期内接收数据时，触发器电路需要较快地起作用。此外，漏电流可改变锁存于触发器电路中的数据。因此，需要提供具有高速及高可靠性的触发器电路。

发明内容

本公开描述用于管理例如具有高速和高可靠性(诸如锁存数据稳定性及装置失配容限)的触发器电路的系统及技术，其可实施于高速存储器装置，例如双倍数据速率(Double Data Rate；DDR)存储器装置中。

本公开的一个方面提供一种集成电路，包含：第一子电路，具有第一输入节点、第一输出节点以及第一输入节点与第一输出节点之间的第一内部节点；第二子电路，具有第二输入节点、第二输出节点以及第二输入节点与第二输出节点之间的第二内部节点；以及第三子电路，耦接于第一子电路的第一内部节点与第二子电路的第二内部节点之间，且经组态以：处于不导通状态来以导电方式断开第一内部节点及第二内部节点，以及处于导通状态来以导电方式连接第一内部节点及第二内部节点，使得第一输出节点处的第一输出对应于第二输入节点处的第二输入，且第二输出节点处的第二输出对应于第一输入节点处的第一输入。

在一些实施例中，第一子电路及第二子电路中的每一者经组态以接收电源电压，且第三子电路经组态以接收不同于电源电压的偏压电压。

在一些实施例中，第一子电路包含与第一内部节点及第一输出节点耦接的第一晶体管，且第二子电路包含与第二内部节点及第二输出节点耦接的第二晶体管，第三子电路包含第三晶体管，所述第三晶体管具有经组态以接收偏压电压的栅极端子、耦接至第一内部节点的源极端子以及耦接至第二内部节点的漏极端子，且第三晶体管经组态以：接通以将第三子电路变成导通状态且断开以将第三子电路变成不导通状态。

在一些实施例中，第一子电路及第二子电路中的每一者具有时钟脉冲输入节点，所述时钟脉冲输入节点经组态以接收具有第一状态及第二状态的时钟脉冲信号。当时钟脉冲输入节点处于第一状态时，第一晶体管及第二晶体管接通，第三晶体管断开，且第一内部节点处的电压与第二内部节点处的电压彼此独立。当时钟脉冲输入节点自第一状态切换至第二状态时，第三晶体管接通，使得电流经由第三晶体管自第一内部节点及第二内部节点中的一者流向第一内部节点及第二内部节点中的另一者，以使得第一输出节点处的第一输出对应于第二输入节点处的第二输入且第二输出节点处的第二输出对应于第一输入节点处的第一输入。

在一些实施例中，第一子电路更包含第四晶体管且第二子电路更包含第五晶体管，且第四晶体管及第五晶体管的源极端子耦接至电源电压，第四晶体管的漏极端子及第五晶体管的栅极端子耦接至第一输出节点，且第五晶体管的漏极端子及第四晶体管的栅极端子耦接至第二输出节点。当时钟脉冲输入节点处于第二状态时，第三晶体管接通，使得来自第四晶体管及第五晶体管中的一者的漏电流经由第三晶体管放电以使第一数据输出及第二数据输出保持不变。第四晶体管及第五晶体管可具有不同于第一晶体管、第二晶体管以及第三晶体管的晶体管类型的晶体管类型。

在一些实施例中，第一子电路更包含第六晶体管，所述第六晶体管具有作为第一输入节点的栅极端子及耦接至第一内部节点的漏极端子，第二子电路更包含第七晶体管，所述第七晶体管具有作为第二输入节点的栅极端子及耦接至第二内部节点的漏极端子，且集成电路更包含第八晶体管，所述第八晶体管具有耦接至第六晶体管及第七晶体管的源极端子的漏极端子、经组态以接收时钟脉冲信号的栅极端子以及耦接至接地或电源电压的源极端子。

在一些实施例中，第一晶体管具有耦接至第一输出节点的漏极端子、耦接至第二输出节点的栅极端子，以及耦接至第一内部节点的源极端子，第二晶体管具有耦接至第二输出节点的漏极端子、耦接至第一输出节点的栅极端子以及耦接至第二内部节点的源极端子。当时钟脉冲输入节点处于第一状态时，第一输出节点处的电压与V

在一些实施例中，第一晶体管、第二晶体管以及第三晶体管中的每一者均为n型晶体管。偏压电压经组态以在如以下的电压范围内：

V

其中V

在一些实施例中，第一晶体管、第二晶体管以及第三晶体管中的每一者均为p型晶体管，且偏压电压经组态以在如以下的电压范围内：

最大(V

其中V

在一些实施例中，集成电路包含触发器，所述触发器具有第一子电路、第二子电路以及第三子电路，第二输入与第一输入互补。

在一些实施例中，触发器更包含：锁存电路，经组态以自第一子电路的第一输出节点接收第一输出且自第二子电路的第二输出节点接收第二输出。

本公开的另一方面提供一种数据暂存器装置，包含：接口，经组态以接收数据，以及多个触发器电路，所述多个触发器电路中的每一者包含：第一子电路，具有第一输入节点、第一输出节点以及第一输入节点与第一输出节点之间的第一内部节点；第二子电路，具有第二输入节点、第二输出节点以及第二输入节点与第二输出节点之间的第二内部节点；以及第三子电路，耦接于第一子电路的第一内部节点与第二子电路的第二内部节点之间，且经组态以：处于不导通状态来以导电方式断开第一内部节点及第二内部节点，以及处于导通状态来以导电方式连接第一内部节点及第二内部节点，使得第一输出节点处的第一数据输出对应于第二输入节点处的第二数据输入，且第二输出节点处的第二数据输出对应于第一输入节点处的第一数据输入，第二数据输入与第一数据输入互补。

在一些实施例中，第一子电路及第二子电路中的每一者经组态以接收电源电压，且第三子电路经组态以接收偏压电压。第一子电路包含与第一内部节点及第一输出节点耦接的第一晶体管，且第二子电路包含与第二内部节点及第二输出节点耦接的第二晶体管。第三子电路包含第三晶体管，所述第三晶体管具有经组态以接收偏压电压的栅极端子、耦接至第一内部节点的源极端子以及耦接至第二内部节点的漏极端子。第一子电路及第二子电路中的每一者具有时钟脉冲输入节点，所述时钟脉冲输入节点经组态以接收具有第一状态及第二状态的时钟脉冲信号。当时钟脉冲输入节点处于第一状态时，第一晶体管及第二晶体管接通，第三晶体管断开，且第一内部节点处的电压与第二内部节点处的电压彼此独立。当时钟脉冲输入节点自第一状态切换至第二状态时，第三晶体管接通，使得电流经由第三晶体管自第一内部节点及第二内部节点中的一者流向第一内部节点及第二内部节点中的另一者，以使得第一数据输出对应于第二数据输入且第二数据输出对应于第一数据输入。

在一些实施例中，第一子电路更包含第四晶体管且第二子电路更包含第五晶体管。第四晶体管及第五晶体管的源极端子耦接至电源电压，第四晶体管的漏极端子及第五晶体管的栅极端子耦接至第一输出节点，且第五晶体管的漏极端子及第四晶体管的栅极端子耦接至第二输出节点。当时钟脉冲输入节点处于第二状态时，第三晶体管接通，使得来自第四晶体管及第五晶体管中的一者的漏电流经由第三晶体管放电以使第一数据输出及第二数据输出保持不变。第四晶体管及第五晶体管具有不同于第一晶体管、第二晶体管以及第三晶体管的晶体管类型的晶体管类型。

在一些实施例中，第一子电路更包含第六晶体管，所述第六晶体管具有作为第一输入节点的栅极端子及耦接至第一内部节点的漏极端子，第二子电路更包含第七晶体管，所述第七晶体管具有作为第二输入节点的栅极端子及耦接至第二内部节点的漏极端子，且触发器电路更包含第八晶体管，所述第八晶体管具有耦接至第六晶体管及第七晶体管的源极端子的漏极端子、经组态以接收时钟脉冲信号的栅极端子，以及耦接至接地或电源电压的源极端子。

在一些实施例中，第一晶体管具有耦接至第一输出节点的漏极端子、耦接至第二输出节点的栅极端子，以及耦接至第一内部节点的源极端子，且第二晶体管具有耦接至第二输出节点的漏极端子、耦接至第一输出节点的栅极端子，以及耦接至第二内部节点的源极端子。当时钟脉冲输入节点处于第一状态时，第一输出节点处的电压与V

在一些实施例中，第一晶体管、第二晶体管以及第三晶体管中的每一者均为n型晶体管，且偏压电压经组态以在如以下的电压范围内：

V

其中V

在一些实施例中，第一晶体管、第二晶体管以及第三晶体管中的每一者均为p型晶体管，且偏压电压经组态以在如以下的电压范围内：

最大(V

其中V

在一些实施例中，多个触发器电路中的每一者还包含：锁存电路，经组态以自第一子电路的第一输出节点接收第一数据输出且自第二子电路的第二输出节点接收第二数据输出，且提供对应于第一数据输出及第二数据输出中的至少一者的输出。

本公开的另一方面提供一种触发器电路，包含：第一锁存电路，包含：第一子电路，具有第一输入节点、第一输出节点以及第一输入节点与第一输出节点之间的第一内部节点；第二子电路，具有第二输入节点、第二输出节点以及第二输入节点与第二输出节点之间的第二内部节点；以及第三子电路，耦接于第一子电路的第一内部节点与第二子电路的第二内部节点之间，且经组态以：断开来以导电方式断开第一内部节点及第二内部节点，以及接通来以导电方式连接第一内部节点及第二内部节点，使得第一输出节点处的第一数据输出对应于第二输入节点处的第二数据输入，且第二输出节点处的第二数据输出对应于第一输入节点处的第一数据输入，第二数据输入与第一数据输入互补；以及第二锁存电路，经组态以自第一输出节点接收第一数据输出且自第二输出节点接收第二数据输出，且提供对应于第一数据输出及第二数据输出中的至少一者的输出。

本公开中所描述的主题可实施于特定实施例中以实现以下优势中的一或多者。举例而言，本公开的实施提供例如在高速系统中的触发器电路，所述触发器电路包含经组态以接通以由于在锁存(或保持)阶段期间从属泄漏而使电流放电的晶体管。不同于受装置失配(或偏移)问题影响的传统电路(例如，强臂锁存)，触发器电路中的晶体管可减少或消除装置失配问题。举例而言，晶体管可施加有偏压栅极电压代替电源电压以在预充电阶段期间断开，使得失配装置(例如失配晶体管)可独立地预充电至不同电压，其可减少装置的失配或偏移影响。另外，施加有偏压栅极电压的晶体管的等效电阻可大于如强臂锁存的传统电路中的晶体管的等效电阻，其可使得触发器电路更快地起作用来具有较短回应时间。较短回应时间可因此减少或消除数据输入或输出中的误差位元且改良系统的效能。亦即，触发器电路可具有比传统电路更佳的失配容限及较高速度。

所述技术可通过任何类型的晶体管实施，诸如任何类型的金属氧化硅(metal-oxide-silicon；MOS)晶体管(例如，金属氧化硅场效晶体管(metal-oxide-silicon field-effect transistor；MOSFET))，且晶体管可为n通道(或n型)晶体管(例如NMOS或N-MOSFET)，或p通道(或p型)晶体管(例如，PMOS或P-MOSFET)。触发器电路中的晶体管可替换为在感测及/或锁存阶段期间接通且在预充电阶段期间断开的任何电路或方案。所述技术可实施于需要在第一阶段期间分离两个节点而无不彼此干扰且在第二后续阶段期间连接两个节点的任何类型的电路或装置中。

所述技术可针对需要高速及/或高可靠性，诸如高数据稳定性及/或高装置失配容限的任何类型的电路或装置实施。举例来说，所述技术可应用于任何类型的存储器装置，诸如动态随机存取存储器(Dynamic Random Access Memory；DRAM)、同步动态随机存取存储器(Synchronous Dynamic Random-Access Memory；SDRAM)(诸如DDR SDRAM)、快闪存储器(诸如NOR快闪存储器或NAND快闪存储器)、电阻式随机存取存储器(resistive random-access memory；RRAM)、相变随机存取存储器(phase-change random-access memory；PCRAM)、磁阻式随机存取存储器(Magnetoresistive random-access memory；MRAM)等。另外或替代地，所述技术可应用于各种类型的装置及系统，诸如安全数字(secure digital；SD)卡、嵌入型多媒体卡(embedded multimedia cards；eMMC)或固态磁盘硬盘(solid-state drives；SSD)、嵌入型系统等。

在随附图式及以下描述中阐述一或多个所公开实施的细节。其他特征、实施例以及优势将自实施方式、图式以及权利要求书变得显而易见。

附图说明

图1为示出根据本公开的一或多个实施的包含存储器装置的系统的实例的示意图。

图2A为示出根据本公开的一或多个实施的包含触发器电路的实例数据暂存器的示意图。

图2B为示出根据本公开的一或多个实施的实例触发器电路的示意图。

图2C为示出根据本公开的一或多个实施的实例时钟脉冲信号及实例数据输入信号的图式。

图3A至图3C为示出根据本公开的一或多个实施的在包含预充电阶段(图3A)、感测阶段(图3B)以及锁存阶段(图3C)的不同阶段下的实例触发器锁存电路的电路图。

图3D为示出根据本公开的一或多个实施的具有随图3C的触发器锁存电路的输出改变的输出的实例设定/复位(Set/Reset；SR)锁存电路的电路图。

图4为示出图3A至图3C的触发器锁存电路及图3D的SR锁存电路中的电压的改变的示意图。

图5A至图5B为示出对应于图3A至图3C的触发器锁存电路的实例触发器锁存电路的电路图。

图5C为示出与在电源电压的情况下相比在偏压电压的情况下图5A至图5B的触发器锁存电路中的电压的改变的示意图。

图6为示出与在电源电压的情况下相比在偏压电压的情况下相对于电路回应时间的输出良率的示意图。

图7A为示出根据本公开的一或多个实施的另一实例触发器锁存电路的电路图。

图7B为示出根据本公开的一或多个实施的具有随图7A的触发器锁存电路的输出改变的输出的实例SR锁存电路的电路图。

图7C为示出图7A的触发器锁存电路及图7B的SR锁存电路中的电压的改变的示意图。

各种图式中相同附图标号及名称指示相同元件。

附图标记说明

100：系统

110：装置

112：装置控制器

113：处理器

114：内部存储器

116：存储器

120：主机装置

200：数据暂存器

201、DQi：数据输入

202：参考电压V

203：数据选通(DQS)信号

204：数据选通条(DQSB)信号

206：接口

210：比较器

220：时钟脉冲树

230：单转差分(S2D)放大器

240：触发器电路

242、300、500、700：触发器锁存电路

244、350、750：SR锁存电路

246、248：反相器

250：多工复用器(MUX)

252：输出

260：时钟脉冲信号

262：时钟脉冲主动边缘

264：设置时间

266：保持时间

270：数据输入信号

272：设置保持窗

301、701、CLK：时钟脉冲输入节点

302：n型晶体管M

303、703、IN：数据输入节点

305、705、INB：数据输入节点

310、710：第一子电路

311、711、X：第一输出节点

312、322：p型晶体管

313、713、P：第一内部节点

314：p型晶体管M

316：n型晶体管M

318：n型晶体管M

320、720：第二子电路

321、721、Y：第二输出节点

323、723：第二内部节点

324：p型晶体管M

326：n型晶体管M

328：n型晶体管M

330、730：第三子电路

332：n型晶体管M

400、600、770：示意图

402、404、406、408、410、412：电压电平

502、R

550、560：图式

552、554、562、564、772、774、776、778、780、782：曲线

602、604：输出良率

702：p型晶体管M

712、722：n型晶体管

714：n型晶体管M

716：p型晶体管M

718：p型晶体管M

724：n型晶体管M

726：p型晶体管M

728：p型晶体管M

732：p型晶体管M

D、DB：数据输入节点

DQiB、DQiD：数据信号

DQS2DQi：第一时钟脉冲信号

DQSB2DQi：第二时钟脉冲信号

Q、QB：节点

Q0、Q0B：输出节点

V

V

V

具体实施方式

图1示出系统100的实例。系统100包含装置110及主机装置120。装置110可为包含装置控制器112及存储器116的存储器系统。装置控制器112包含处理器113及内部存储器114。

在一些实施中，装置110为存储装置。举例而言，装置110可为嵌入式多媒体卡(embedded multimedia card；eMMC)、安全数字(SD)卡、固态磁盘硬盘(SSD)或某一其他适合的存储器。在一些实施中，装置110为智能手表、数字摄影机或媒体播放器。在一些实施中，装置110为耦接至主机装置120的用户端装置。举例而言，装置110为数字摄影机或媒体播放器中的SD卡，所述数字摄影机或媒体播放器为主机装置120。

装置控制器112为通用微处理器或专用微控制器。在一些实施中，装置控制器112为装置110的存储器控制器。以下章节基于装置控制器112为存储器控制器的实施来描述各种技术。然而，描述于以下章节中的技术亦适用于装置控制器112为不同于存储器控制器的另一类型的控制器的实施中。

处理器113经组态以执行指令且处理数据。指令包含分别作为固件码及/或其他程序码存储于辅助存储器中的固件指令及/或其他程序指令。数据包含对应于由处理器执行的固件及/或其他程序的程序数据，以及其他适合的数据。在一些实施中，处理器113为通用微处理器或专用微控制器。处理器113亦称为中央处理单元(central processing unit；CPU)。

处理器113自内部存储器114存取指令及数据。在一些实施中，内部存储器为包含于装置控制器112中的快取存储器，如图1中所绘示。内部存储器114存储对应于由处理器113执行的指令的指令码，及/或在运行时间期间由处理器113请求的数据。

装置控制器112将来自存储器116的指令码及/或数据转移至内部存储器114。在一些实施中，存储器116为经组态以长期存储指令及/或数据的非易失性存储器，例如NAND快闪存储器装置或某一其他适合的非易失性存储器装置。在存储器116为NAND快闪存储器的实施中，装置110为快闪存储器装置，例如，快闪存储器卡，且装置控制器112为NAND快闪控制器。举例而言，在一些实施中，当装置110为eMMC或SD卡时，存储器116为NAND快闪；在一些实施中，当装置110为数字摄影机时，存储器116为SD卡；且在一些实施中，当装置110为媒体播放器时，存储器116为影碟机。

在一些实施中，内部存储器114为静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。举例而言，在一些实施中，当装置110为eMMC、SD卡或智能手表时，内部存储器114为SRAM。在一些实施中，当装置110为数字摄影机或媒体播放器时，内部存储器114为DRAM。在一些实施中，存储器116亦包含SRAM或DRAM芯片作为数据缓冲器。

DDR SDRAM允许在时钟脉冲信号(例如装置110的时钟脉冲信号)的上升边缘及下降边缘两者上的数据传送，且因此可提供多于单一数据速率(single data rate；SDR)SDRAM两倍的数据或快于SDR SDRAM的运转速度两倍的运转速度。DDR SDRAM亦能够在高速数据速率下提供突发数据。归因于高速数据传送，DDR SDRAM可使用数据暂存器以暂存正在时钟脉冲信号的两个边缘上输入或输出的数据。数据暂存器可包含触发器电路以存储数据。

图2A为示出根据本公开的一或多个实施的包含触发器电路的实例数据暂存器200的示意图。数据暂存器200可实施于随机存取存储器(random access memory；RAM)装置，例如，DDR SDRAM中。RAM装置可位于图1的内部存储器114或图1的存储器116中。

数据暂存器200可经组态以同时暂存多个数据输入201。仅出于说明的目的，以下描述使用8个数据输入作为实例，例如，DQ<0>、...、DQ<7>。数据暂存器200亦可使用双向数据选通(data strobe；DQS)信号203及数据选通条(data strobe bar；DQSB)信号204以提供用于暂存数据输入201的时钟脉冲信号。DQSB信号204可为DQS信号203的反相信号。

如图2A中所示出，数据暂存器200包含接口206，所述接口206包含分别用于接收例如DQ<0>、…、DQ<7>的数据输入201、参考电压VREF202、DQS信号203以及DQSB信号204的节点(或插脚)。数据暂存器200包含耦接至接口206的多个比较器210。每一比较器210包含两个输入节点及一个输出节点。数据输入201、DQS信号203以及DQSB信号204中的每一者连接至对应比较器210的输入节点中的一者，所述比较器210在输入节点的另一节点处接收参考电压V

数据暂存器200可包含时钟脉冲树220，所述时钟脉冲树220耦接至比较器210且经组态以基于来自对应比较器210的输出而提供具有相关联时钟脉冲信号(例如DQS2DQi及DQSB2DQi)的经调整数据输入(例如DQi信号)，所述输出是基于例如DQ数据输入的对应数据输入及DQS信号203以及DQSB信号204。应注意，i为整数，例如0、1、…、7。

数据暂存器200可包含多个单转差分(single to differential；S2D)放大器230。对于每一经调整数据输入DQi，各别S2D放大器230经组态以基于经调整数据输入DQi而产生一对反相(或补充)数据信号DQiD及数据信号DQiB(例如“1”及“0”)。数据信号DQiB可视为DQiD信号的互补信号。两个S2D放大器230亦可分别基于相关联的时钟脉冲信号DQS2DQi及时钟脉冲信号DQSB2DQi而产生两个时钟脉冲信号。

数据暂存器200可包含耦接至S2D放大器230的多个触发器电路240。每一触发器电路240可包含两个数据输入节点D及数据输入节点DB、时钟脉冲输入节点CLK以及输出节点Q。例如DQ的每一数据输入201可对应于三个S2D放大器230及两个触发器电路240。第一触发器电路240经组态以在对应数据输入节点D及数据输入节点DB处自第一S2D放大器230接收数据信号DQiD及数据信号DQiB，且自第二S2D放大器230接收第一时钟脉冲信号DQS2DQi。第二触发器电路240经组态以自第一S2D放大器230接收相同数据信号DQiD及数据信号DQiB且自第三S2D放大器230接收第二时钟脉冲信号DQSB2DQi。

数据暂存器200可更包含多个多工复用器(multiplexer；MUX)250，例如，2个至16个多工复用器。例如DQ的每一数据输入201对应于各别MUX 250。举例而言，每2个至16个MUX 250经组态以自两个对应触发器电路240接收两个输出，且产生16个输出252，例如，Di_0、Di_1、...、Di_14、Di_15。

图2B为示出可实施为图2A的触发器电路240的实例触发器电路的示意图。如图2B中所示出，触发器电路240可包含第一锁存电路242(例如触发器锁存电路242)，及第二锁存电路244(例如SR锁存电路244)。如下文更详细论述，触发器锁存电路242可通过图3A至图3C的触发器锁存电路300或图7A的触发器锁存电路700来实施。触发器锁存电路242包含用于接收互补信号(例如“1”及“0”)的两个数据输入节点D及数据输入节点DB，时钟脉冲输入节点CLK以及用于产生两个输出(例如“1”及“0”、“0”及“1”、“1”及“1”或“0”及“0”)的两个输出节点X及输出节点Y。SR锁存电路244可包含分别连接至触发器锁存器242的X输出节点及Y输出节点的一对交叉耦接的2-输入NAND 246、NAND 248。反相器246、反相器248中的每一者可为NAND逻辑栅极。每一NAND 246、NAND 248可在Q节点及QB节点处产生各别输出。作为实例，若X、Y为0及1，则SR锁存电路244可分别将Q节点及QB节点处的输出变成1、0。

图2C为示出根据本公开的一或多个实施的输入至触发器电路的实例时钟脉冲信号260和实例数据输入信号270的图式。时钟脉冲信号260包含上升边缘及下降边缘。每一边缘可用作用于将数据存储于数据输入信号270中的时钟脉冲主动边缘。为了说明，如图2C中所绘示，时钟脉冲信号260的上升边缘用作时钟脉冲主动边缘262。时钟脉冲信号260具有通过时钟脉冲主动边缘262分离的较低电平“0”及较高电平“1”。

如下文更详细论述，例如，在图3A至图3C中，在设置保持窗272期间可将数据输入信号270中的数据存储且保持于触发器电路中，所述设置保持窗272可包含在时钟脉冲主动边缘262之前的设置时间264及在时钟脉冲主动边缘262之后的保持时间266。设置时间264可表示在时钟脉冲主动边缘262之前触发器电路使数据输入稳定的时段，且保持时间266可与在时钟脉冲主动边缘262之后的触发器电路的感测阶段的时段相关联。触发器电路的回应时间可表示自触发器电路使数据输入稳定时的第一时间点至触发器电路提供输出时的第二时间点的时段，且回应时间可与设置时间264及保持时间266相关联。

在高速电路系统中，时钟脉冲周期随着电路系统变得较快而变得较短。由于时钟脉冲周期较短，因此触发器电路的回应时间需要甚至更短，使得触发器电路可在时钟脉冲周期内准确锁存数据。在一些情况下，强臂锁存电路实施于高速电路系统中以改良速度且避免可过量充电而改变锁存数据的漏电流。然而，强臂锁存电路可由于装置失配(例如晶体管失配)而使保持时间较长。

本公开的实施提供可解决装置失配问题及漏电流问题，同时亦改良速度的触发器电路。触发器电路可由如图3A至图3C中所描述的使用n型晶体管(例如，N-MOSFET)作为可连接晶体管的触发器电路或如图7A中进一步详细描述的使用p型晶体管(例如，P-MOSFET)作为可连接晶体管的触发器电路来实施。在任一情况下，将偏压电压施加至触发器电路中的可连接晶体管的栅极。代替使用电源电压，可基于电源电压及触发器电路中的晶体管的一或多个特性(例如，阈值电压)而调整或判定偏压电压，使得可连接晶体管在预充电阶段(例如，设置时段)期间断开以消除装置失配问题且在感测阶段(例如，保持时段)及锁存阶段期间接通以消除漏电流问题。施加有偏压电压的晶体管可具有比施加有电源电压的晶体管更大的等效电阻，其可缩短回应时间且改良速度。

图3A至图3C为示出根据本公开的一或多个实施的在包含预充电阶段(图3A)、感测阶段(图3B)以及锁存阶段(图3C)的不同阶段下的实例触发器锁存电路300的电路图。图3D为示出根据本公开的一或多个实施的具有随图3C的触发器锁存电路的输出改变的输出的实例SR锁存电路350的电路图。图4为示出图3A至图3C的触发器锁存电路300及图3D的SR锁存电路350中的电压的改变的示意图400。

触发器锁存电路300可实施为图2B的触发器锁存电路242。触发器锁存电路300使用n型晶体管，例如n-MOSFET作为可连接晶体管，例如晶体管M

如所图3A至图3C中所示出，触发器锁存电路300包含第一子电路310、第二子电路320以及第三子电路330。触发器锁存电路300亦可包含用于接收反相(或补充)数据输入(例如，1及0或0及1)的两个数据输入节点IN 303及数据输入节点INB 305以及用于接收时钟脉冲信号的时钟脉冲输入节点301。触发器锁存电路300亦可包含第一输出节点X 311及第二输出节点Y 321，其中VOUT可为输出节点X 311与输出节点Y 321之间的电压差。触发器锁存电路300可更包含n型晶体管M

第一子电路310与第二子电路320彼此对称且彼此交叉连接。举例而言，第一子电路310包含p型晶体管M

另外，第一子电路310包含p型晶体管312，所述p型晶体管312具有耦接至用于接收时钟脉冲信号的时钟脉冲输入节点301的栅极端子，且第二子电路320包含p型晶体管322，所述p型晶体管322具有耦接至用于接收时钟脉冲信号的时钟脉冲输入节点301的栅极端子。晶体管312及晶体管322的两个源极端子经组态以接收电源电压VDD。晶体管312的漏极端子耦接于第一子电路310中的晶体管314的漏极端子与第一输出节点X之间，而晶体管322的漏极端子耦接于第二子电路320中的晶体管324的漏极端子与第二输出节点Y之间。

第一子电路310包含n型晶体管M

第三子电路330耦接于第一子电路310的第一内部节点P 313与第二子电路320的第二内部节点Q 323之间。第三子电路330可经组态以：处于不导通状态来以导电方式断开第一内部节点P 313及第二内部节点323Q，使得第一输出节点X 311处的第一输出独立于第二输入节点INB 305处的第二输入，且第二输出节点Y 321处的第二输出独立于第一输入节点IN 303处的第一输入。第三子电路330亦可经组态以处于导通状态来以导电方式连接第一内部节点P 313及第二内部节点Q 323，使得第一输出节点X 311处的第一输出对应于第二输入节点INB 305处的第二输入，且第二输出节点Y 321处的第二输出对应于第一输入节点IN 303处的第一输入。

在一些实施中，第三子电路330包含n型晶体管M

穿过晶体管的电流ID可表示如下：

(线性区)，

(饱和区)，

其中μ

触发器锁存电路中的不同晶体管可例如由于制造条件而具有各种阈值电压。晶体管的各种阈值电压可在触发器锁存电路中引起晶体管失配(或装置失配)问题。举例而言，如图3A中所示出，在预充电阶段期间，当时钟脉冲信号处于较低电平“0”，且输入节点IN303以及输入节点INB 305处的数据输入为“1”及“0”时，输出节点X 311及输出节点Y 321处的电压均可与对应于数据位元“1”的电源电压VDD相同。晶体管M

若第三子电路在预充电阶段期间处于接通阶段，例如在V

若第三子电路330在如图3A中所绘示的预充电阶段期间处于断开状态，例如，通过用偏压电压V

如图3B及图3C中进一步详细论述，在感测阶段及锁存阶段期间，第三子电路需要接通，例如，通过用偏压电压V

V

另外，如图5A至图5B中进一步详细论述，偏压电压V

如图4中所示出，在预充电阶段期间，时钟脉冲信号的电压电平402处于较低电平“0”下。内部节点313 P及内部节点323 Q的电压电平404及电压电平406经预充电至较高电压。输出节点311 X及输出节点321 Y的电压电平408及电压电平410维持在较高电压下，所述电压电平对应于“1”及“1”。SR锁存电路350中的锁存数据的电压电平412处于对应于位元“0”的较低电平下。

返回参看图3B，在时钟脉冲信号上升至对应于“1”的较高电平之后，如图4中所示出，触发器锁存电路300进入感测阶段。晶体管M

如图4中所示出，在感测阶段期间，时钟脉冲信号维持在对应于“1”的较高电平下。内部节点P及内部节点Q处的电压电平404及电压电平406首先减小至对应于“0”的较低电平，且接着稳定在较低电平下。由于两个电流路径穿过内部节点P且一电流路径穿过内部节点Q，如图3B中所绘示，因此内部节点P处的电压电平404较内部节点Q处的电压电平406更快地减小。输出节点X处的电压电平408减小至对应于“0”的较低电平，同时输出节点Y处的电压电平410维持在对应于“1”的较高电平下。因此，通过接通晶体管M

返回参看图3C，当输出节点X处的电压电平减小至对应于“0”的较低电平且输出节点Y处的电压电平维持对应于“1”的较高电平时，触发器锁存电路300进入锁存阶段。在锁存阶段中，时钟脉冲信号的电压电平402维持在较高电平“1”下，内部节点P及内部节点Q维持在较低电平“0”下。尽管时钟脉冲输入节点301处的时钟脉冲信号断开晶体管314及晶体管324，但晶体管314及晶体管324在源极端子处接收较高电源电压V

如图3D所绘示，X节点处的电压电平“0”及Y处的电压电平“1”可在Q0节点处将SR锁存电路350中的锁存数据自“0”设定至“1”(如图4绘示)且在Q0B节点处自“1”设定至“0”。类似地，在下一时钟脉冲周期下，当数据输入在输入节点IN处为“0”且在输入节点INB处为“1”时，X节点及Y节点处的电压电平分别变成“1”及“0”，其可在Q0节点处将锁存数据自“1”复位至“0”且在Q0B节点处自“0”复位至“1”。

图5A至图5B为示出对应于图3A至图3C的触发器锁存电路300的实例触发器锁存电路500的电路图。第三子电路330(例如，用偏压电压V

图5A绘示触发器锁存电路500的预充电阶段。不同于图3A的触发器锁存电路300的预充电阶段，输入节点IN 303及输入节点INB 305处的数据输入分别为“0”及“1”。类似地，与晶体管M

当例如在时钟脉冲上升主动边缘之后，时钟脉冲信号自较低电平“0”变为较高电平“1”时，内部节点313 P及内部节点323 Q处的电压开始改变。如图5B中所绘示，由于输入节点IN 303处的数据输入为“0”且输入节点INB 305处的数据输入为“1”，因此晶体管M

如图5C中所示出，图式550绘示在晶体管M

相比而言，图式560绘示在晶体管M

如上文所提及，实施于本公开中的触发器锁存电路具有预判定在以下的范围内的偏压电压：V

另外，在偏压电压作为栅极电压的情况下，晶体管M

图6为示出在与电源电压相比晶体管M

图7A为示出根据本公开的一或多个实施的另一实例触发器锁存电路700的电路图。不同于使用n型晶体管作为晶体管M8的图3A至图3C的触发器锁存电路300，触发器锁存电路700使用例如p-MOSFET的p型晶体管作为晶体管M

类似于触发器锁存电路300，触发器锁存电路700包含第一子电路710、第二子电路720以及第三子电路730。触发器锁存电路700亦可包含用于接收反相(或补充)数据输入(例如，1及0或0及1)的两个数据输入节点IN 703及数据输入节点INB 705，以及用于接收时钟脉冲信号的时钟脉冲输入节点701。触发器锁存电路700亦可包含第一输出节点X 711及第二输出节点Y 721，其中V

第一子电路710与第二子电路720彼此对称且彼此交叉连接。举例而言，第一子电路710包含n型晶体管M

另外，第一子电路710包含n型晶体管712，所述n型晶体管712具有耦接至用于接收时钟脉冲信号的时钟脉冲输入节点701的栅极端子，且第二子电路720包含n型晶体管722，所述n型晶体管722具有耦接至用于接收时钟脉冲信号的时钟脉冲输入节点701的栅极端子。晶体管712及晶体管722的两个源极端子耦合至接地。晶体管712的漏极端子耦接于第一子电路710中的晶体管714的漏极端子与第一输出节点X 711之间，而晶体管722的漏极端子耦接于第二子电路720中的晶体管724的漏极端子与第二输出节点Y 721之间。

第一子电路710包含p型晶体管M

第三子电路730耦接于第一子电路710的第一内部节点P 713与第二子电路720的第二内部节点Q 723之间。第三子电路730可经组态以处于不导通状态来以导电方式断开第一内部节点P 713及第二内部节点Q 723，使得第一输出节点X 711处的第一输出独立于第二输入节点INB 705处的第二输入，且第二输出节点Y 721处的第二输出独立于第一输入节点IN 703处的第一输入。第三子电路730亦可经组态以处于导通状态来以导电方式连接第一内部节点P 713及第二内部节点Q 723，使得第一输出节点X 711处的第一输出对应于第二输入节点INB 705处的第二输入，且第二输出节点Y 721处的第二输出对应于第一输入节点IN 703处的第一输入。

在一些实施中，第三子电路730包含p型晶体管M

最大(V

其中V

如图7B中所示出，触发器锁存电路700可耦接至SR锁存电路750，例如，图2B的SR锁存电路244或图3D的SR锁存电路350。通过输出节点X 711及输出节点Y 721处的触发器锁存电路700的输出来判定输出节点Q0及输出节点Q0B处的SR锁存电路750的输出。

图7C为示出当在时钟脉冲下降边缘之后时钟脉冲信号自较高电平“1”改变成较低电平“0”且输入节点IN及输入节点INB处的数据输入为“0”及“1”时，图7A的触发器锁存电路700及图7B的SR锁存电路750中的电压的改变的示意图770。

如图7C中所示出，曲线772绘示时钟脉冲信号的改变，曲线774及曲线776分别绘示内部节点P 713及内部节点Q 723处的电压改变，曲线778及曲线780分别绘示输出节点X711及输出节点Y 721处的电压改变，且曲线782绘示SR锁存电路750的输出节点Q0处的输出改变。

在预充电阶段期间，时钟脉冲信号处于较高电平“1”下。内部节点P及内部节点Q处的电压独立地与各别阈值电压V

所公开及其他实例可实施为一或多个电脑程序产品，例如在电脑可读媒体上编码的电脑程序指令的一或多个模块，所述一或多个模块由数据处理设备执行或控制数据处理设备的操作。电脑可读媒体可为机器可读存储装置、机器可读存储基底、存储器装置或其中一或多者的组合。术语“数据处理设备”涵盖用于处理数据的所有设备、装置以及机器，包含例如可编程处理器、电脑或多个处理器或电脑。除了硬件之外，设备可包含为所讨论的电脑程序创建执行环境的程序码，例如构成下述者的程序码：处理器固件、协定堆叠、数据库管理系统、运行系统或其中一或多者的组合。

系统可涵盖用于处理数据的所有设备、装置以及机器，包含例如可编程处理器、电脑或多个处理器或电脑。除了硬件之外，系统可包含为所讨论的电脑程序创建执行环境的程序码，例如构成下述者的程序码：处理器固件、协定堆叠、数据库管理系统、运行系统或其中一或多者的组合。

电脑程序(亦称为程序、软件、软件应用程序、指令码或程序码)可以任何形式的编程语言写入，包含编译或解译语言，且其可以任何形式部署，包含作为独立程序或作为模块、组件、次常式或适用于计算环境中的其他单元。电脑程序未必对应于档案系统中的档案。程序可存储于保持其他程序或数据(例如，存储于标示语言文件中的一或多个指令码)的档案的一部分中、存储于专用于所讨论的程序的单个档案中，或存储于多个经协调档案(例如，存储一或多个模块、子程序或部分程序码的档案)中。电脑程序可经部署以在一个电脑上执行或在定位于一个位点或跨越多个位点分布且由通信网络互连的多个电脑上执行。

本发明中描述的方法及逻辑流程可由一或多个可编程处理器执行，所述可编程处理器执行一或多个电脑程序从而执行本发明中所描述的功能。方法及逻辑流程亦可由专用逻辑电路执行，且设备亦可经实施为专用逻辑电路，所述专用逻辑电路例如场可编程栅阵列(field programmable gate array；FPGA)或特殊应用集成电路(application specificintegrated circuit；ASIC)。

适用于执行电脑程序的处理器包含例如通用微处理器及专用微处理器两者，及任何种类的数字电脑的任何一或多种处理器。一般而言，处理器将自唯读存储器或随机存取存储器或两者接收指令及数据。电脑的基本元件可包含用于执行指令的处理器及用于存储指令及数据的一或多个存储器装置。一般而言，电脑亦可包含用于存储数据的一或多个大容量存储装置，例如磁盘、磁光盘或光盘，或以操作方式耦接至所述一或多个大容量存储装置以自其接收数据，或将数据转移至所述一或多个大容量存储装置，或二者皆有。然而，电脑无需具有此类装置。适用于存储电脑程序指令及数据的电脑可读媒体可包含所有形式的非易失性存储器、媒体以及存储器装置，包含例如半导体存储器装置，例如EPROM、EEPROM以及快闪存储器装置；磁盘。处理器及存储器可由专用逻辑电路补充或并入于专用逻辑电路中。

尽管本发明件可描述许多细节，但此等细节不应视为对本发明的所主张或可主张的范畴的限制，而是视为描述特定针对特定实施例的特征。在独立实施例的情形下描述于此文件中的某些特征亦可在单一实施例中组合地实施。相反，描述于单独实施例的上下文中的各种特征亦可单独地或以任何适合的子组合在多个实施例中实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张组合的一或多个特征在一些情况下可自所述组合删除，且所主张组合可以是针对子组合或子组合的变化。类似地，尽管在图式中以特定次序来描绘操作，但不应将此理解为需要以所绘示的特定次序或以顺序次序执行此等操作，或执行所有所说明操作以达成合乎需要的结果。

仅公开若干实例及实施。对所描述实例及实施以及其他实施的变化、修改以及增强可基于所公开的内容进行。