具有减小的开关振荡的电子器件

技术领域

本公开涉及一种电子器件，特别是SiC MOSFET，其具有减小的开关振荡。

背景技术

众所周知，半导体材料具有宽带隙(WBG)，特别是具有高于1.1eV的带隙能量值Eg、低接通电阻(R

与硅衬底上提供的类似器件相比，碳化硅衬底上提供的电子器件具有数个有利的特性，例如低接通输出电阻、低泄漏电流、高工作温度和高工作频率。

WBG半导体器件可以在高压、高温以及高开关频率工作。SiC MOSFET作为最受欢迎的WBG功率器件之一，已经被广泛研究于快速开关功率转换器。然而，SiC MOSFET的快速开关特性会导致在接通和关断切换期间出现不期望的电压和电流振荡。由此产生的电压过载可能会损坏同一器件、增加功率损耗并且由于电磁干扰而引入大量噪声。这限制了SiCMOSFET在电力电子应用中的使用。

在对SiC MOSFET器件的许多研究中已经观察到了开关振荡或“振铃(ringing)”现象。开关振荡现象与功率晶体管的快速开关特性密切相关。

此外，由栅极端子的延伸的相应减少引起的在栅极端子下方形成彼此靠近的体阱的电流趋势，导致栅极与下伏的漏极(对于垂直传导MOSFET器件)之间的电容耦合(栅极-漏极电容C

减少开关振荡的已知解决方案包括，例如，PCB布局的优化以及MOSFET栅极电阻的增加。另一种方法提供了控制功率MOSFET的栅极电荷以抑制关断振荡。然而，这些方法增加了制造以及由此制造的器件的复杂性。

发明内容

本公开提供了没有现有技术的缺点的电子器件。

在各种实施例中，电子器件包括半导体本体，具有第一导电性并且设置有前侧；半导体本体的有源区，容纳电子器件的源极区域和栅极区域，并且被配置为在使用时容纳电子器件的导电沟道；以及围绕有源区的电子器件的边缘区域。边缘区域至少部分地容纳边缘终端区域，具有与第一导电性相对的第二导电性，在前侧延伸到半导体本体中；以及导电材料的栅极连接端子，电耦合到栅极区域，在前侧延伸，部分地叠加在边缘终端区域上，并且与半导体本体的邻近且位于边缘终端区域外部的部分电容耦合。

附图说明

为了更好地理解本公开，现在参照附图仅通过非限制性示例的方式描述其实施例，其中：

图1示出了容纳电子器件，特别是MOSFET的半导体管芯的俯视图；

图2-图6以截面视图示出了根据本公开的各个实施例的电子器件，特别是MOSFET；

图7以俯视图图示根据本公开的一方面的图1的半导体管芯，其中栅极连接端子存在于边缘区域中；以及

图8以截面视图示出了根据本公开的另一实施例的电子器件，特别是MOSFET。

具体实施方式

参照附图说明本公开，附图示出了彼此正交的X、Y、Z轴线的三轴线系统中的晶片或其一部分。

参照图1，在半导体晶片的切割步骤之后获得管芯或芯片1。在XY平面上(这是在管芯1的前侧1a处的视图)的俯视图中示意性地示出了管芯1。管芯1包括物理地界定管芯1的外边缘2。管芯1容纳至少一个电子器件(图1中未示出)，例如MOSFET。在下文中，将同时使用术语“电子器件”和“MOSFET”，而不因此失去一般性。

管芯1包括至少两个功能区域：通常延伸到管芯1的中心部分中的有源区或区域4，以及完全围绕有源区4的边缘区域6或外围区域或边界区域。换句话说，边缘区域6围绕有源区4。换句话说，边缘区域在有源区4和外部边缘2之间延伸。

有源区4是管芯1的容纳参与接通状态传导的电子器件的元件的部分，或者，通常是管芯1(在使用时)中形成导电沟道的区域。有源区4容纳例如源极区域、漏极区域以及包括MOSFET的导电沟道的沟道区域。例如在垂直传导器件的情况下，漏极区域在管芯1的后侧1b(在图1中不可见，因为它与前侧1a平行且相对)延伸。导电沟道沿朝向后侧1b的主要垂直方向(沿Z)延伸到包括在前侧1a和后侧1b之间，即源极和漏极之间，的有源区4的区域中。

另一方面，边缘区域6是不具有沟道区域的区域，更具体地，在使用时，不具有导电沟道。换句话说，导电沟道包含在有源区4中，并且不延伸到边缘区域6中。边缘区域6可以具有用于减少或防止有源区外的电场拥挤(crowding)的功能元件。

图2是管芯1的一部分的截面图(在XZ平面上)，例如沿图1的划线II-II考虑。图2示出了形成在管芯1中的电子器件，特别是垂直传导MOSFET的部分。

参照图2，管芯1包括：半导体本体，例如碳化硅(SiC)或硅(Si)，具有第一导电性(例如，N型)。半导体本体包括衬底8(N+掺杂)以及衬底8上的漂移层10(N型掺杂)。例如金属材料的漏极端子9在半导体本体的后侧1b上延伸。

具有与第一导电类型相对的第二导电类型(P)的本体区域11，以及在本体区域11中具有第一导电类型(以及N+掺杂)的源极区域12存在于漂移层10的前侧1a。本体区域11和源极区域12被以本身已知的方式注入到漂移层10中的区域。

栅极区域14在前侧1a上方延伸，并且包括栅极电介质14a与栅极导电区域14b。栅极电介质插置在栅极导电区14b与半导体本体(特别是漂移层10)之间。

为了简化表示，图2示出了容纳相应源极区域12的单一本体区域11，相应的栅极区域14在其上延伸。特别地，如前所述，这些示出的本体区域11、源极区域12与栅极区域14在有源区4的末端附近延伸，在边缘区域6开始之后延伸。

电子器件进一步包括源极(例如，金属)端子16，在源极区域12处与前侧1a接触地延伸，并且通过绝缘层18与栅极区域14隔离。如图2所示，源极端子16位于源极区域12和边缘终端区域20上。

管芯1进一步在半导体本体内部(特别是在漂移层10中)容纳边缘终端区域20，边缘终端区域20在前侧1a处被注入并且面向前侧1a。边缘终端区域20具有第二导电性并且比本体区域11大的掺杂(P+)。边缘终端区域20从与源极区域12和本体区域11电接触的有源区4延伸，并且在边缘区6内沿X轴线前进。边缘终端区域20具有防止或抑制在区域22b下方的介电层22a中产生其值损坏介电层22a的电场的功能。

介电层22a(类似于栅极电介质14a)与介电层22a上的导电层22b(类似于栅极导电区域14b)在边缘终端区域20(在前侧1a上)上方延伸。然而，层22a和层22b在使用时不具有栅极端子的功能(即，它们不会有助于形成导电沟道)。

电子器件还包括导电材料(例如金属或N型掺杂多晶硅)的栅极连接端子24，包括在边缘区域6中与导电层22b电接触地延伸的第一部分24a以及在导电层22b上方并且与导电层22b相距一定距离地延伸的第二部分24b。第一部分和第二部分24a、24b是结构上的单件(单片)并且彼此电连接。第二部分24b形成边缘场板，也是电子器件的所述栅极屏蔽。

此外，栅极连接端子24(以图中未示出的方式)与栅极区域14电接触。栅极连接端子24还具有用于电接触(例如，通过引线接合或其它技术)的区域，以在使用期间为电子器件提供栅极偏置。

图2中区分有源区4与边缘区域6的虚线应被理解为定性的(qualitive)。为了描述本公开的目的，栅极连接端子24的第二部分24b完全容纳在边缘区域6中，并且因此相对于有源区4与边缘区域6之间的虚线分界线位于右侧部分中。

钝化层28在栅极连接端子24和源极端子16上延伸，以保护并且绝缘栅极连接端子24与源极端子16。在钝化层28中提供开口28’，用于能够电接触栅极连接端子24和源极端子16(如上所述，例如通过引线接合，以在使用期间提供相应的偏置)。

栅极连接端子24的第二部分24b从前侧1a延伸一定距离，并且特别地通过电介质或绝缘层30与半导体本体的前侧1a(特别地，与漂移层10)分隔。介电层30也在导电层22b与栅极连接端子24之间延伸；栅极连接端子24的第一部分24a与导电层22b之间的物理接触通过延伸穿过介电层30的整个厚度(沿Z)的导电通孔而发生。

由介电层30与下面的介电层22a形成的叠层沿Z轴线的最大延伸(厚度)在下文中表示为Th

根据本公开的实施例，介电层22a和介电层30是相同的材料。

根据本公开的另一实施例，介电层22a仅在导电层22b下方延伸，并且在介电层30下方不存在；在这种情况下，介电层30在前侧1a和栅极连接端子24的第二部分24b之间延伸，并且，因此Th

根据本公开的一个方面，栅极连接端子24(特别是第二部分24b)沿X轴线的延伸大于边缘终端区域20，再次地沿X，的延伸。换言之，在图2的截面图或图7的俯视图中，栅极连接端子24部分地叠加在边缘终端区域20上，并且部分地延伸超过边缘终端区域20，以这样的方式，使它通过介电层30和绝缘层22a(如果存在的话)面向半导体本体(特别是漂移层10)，对应于半导体本体的前侧1a的N型掺杂部分，也就是其中边缘终端区域20不延伸(不存在)。

栅极连接端子24的面向前侧1a的相应N型掺杂部分的部分沿X(类似地，如从图7可以看出，也沿Y)的延伸在下文中表示为L

需要注意的是，栅极连接端子24面向的前侧1a的N型掺杂部分与电子器件的漏极区域9电连接。因此，在栅极连接端子24(电容器32的第一极板)和漏极区域9(电容器32的第二极板)之间提供了电容耦合(在图2中用电容器32的符号示意性地示出)，其中介电层30和绝缘层22a(如果有的话)形成插置在电容器32的两个极板之间的电介质。由于栅极连接端子24(电容器32的第一极板)与MOSFET的栅极端子14电连接，并且从电的观点来看，电容器32的第二极板与MOSFET的漏极区域9重合，因此电容耦合发生在MOSFET的栅极端子14和漏极端子9之间。

以这种方式，电子器件(MOSFET)的总栅极-漏极电容C

电容C

通过在设计步骤期间适当地限定栅极连接端子24和漂移层10之间的电容耦合的延伸(区域)，可以产生预限定的和/或期望的电容值C

因此，以下关系式(1)适用：

类似地，通过明确常数ε

常数ε

以上针对L

i)管芯1具有基本上正方形的形状(可能具有圆角)，具有边W

ii)有源区4具有基本上正方形形状(可能具有圆形边缘)，具有侧面W

iii)在有源区中，对于V

替代上面已经阐述的内容，关系式(1)和(2)可分别由下文所示的等效关系式(3)和(4)代替，其中参数L

类似地，通过明确常数ε

关系式(3)和(4)是近似的，因为不考虑边缘处的面积贡献，假设L

根据本公开的一个方面，以这样的方式选择电容贡献C

根据实施例，在电容耦合区域中可以省略绝缘层22a，使得插置在电容器的两个极板之间的电介质仅由介电层30形成。因此，可以根据需要适当地选择层30的介电材料，而与绝缘层22a选择的材料无关。

介电层30(类似地，绝缘层22a)可以是以下之一：氧化硅(SiO

图3示出了本公开的另一实施例。与图2相同的图3的元件用相同的附图标记表示，并且不再进一步描述。

除了已经参照图2描述的之外，图3的管芯1’还包括具有第二导电性(P型)并且掺杂低于边缘终端区域20的掺杂的另一注入区域40。注入区域40在边缘终端区域20的端部延伸，与本体区域11相距一定距离。换句话说，本体区域11和注入区域40位于边缘终端区域20的相对端。因此，注入区域40作为边缘终端区域20的延伸而延伸。注入区域40具有分布或减薄电势的场线的功能，以这样的方式，使得它避免场线在边缘终端区域20的曲率半径上变厚，并且因此最大化边缘击穿电压值。

根据该实施例，栅极连接端子24(特别是第二部分24b)沿X轴线的延伸大于注入区域40(如上所述，其作为边缘终端区域20的延伸而延伸)沿X轴线所达到的最大高度。换句话说，在图3的截面图中(或在图1中的对应俯视图中)，栅极连接端子24完全叠加在边缘终端区域20上，并且还延伸超过注入区域40。以这种方式，栅极连接端子24通过介电层30(和绝缘层22a，如果有的话)面向半导体本体(特别是漂移层10)，而其间不存在注入区域40。因此，在栅极连接端子24和N型半导体本体之间提供了类似于参照图2描述的电容耦合(以电容器32的符号示出)。

图4示出了本公开的另一实施例。与图2和图3相同的图4的元件用相同的附图标记表示，并且不再进一步描述。

除了已经参照图2和图3描述的内容之外，图4的管芯1”还包括电流扩展层(CSL)50，延伸到面向前侧1a的半导体本体中(特别是延伸到漂移层10中)。电流扩散层50由具有第一导电性的掺杂物质的一个或多个注入提供，并且形成从前侧1a在深度上延伸的富集层。或者，通过外延生长获得电流扩散层50。电流扩散层50还可以通过结合外延生长步骤和后续的注入(例如在有源区4中)来形成。

在一个实施例中，电流扩散层50延伸到的深度大于本体区域11、注入区域40以及边缘终端区域20达到的最大深度。换句话说，在该实施例中，所有的本体区域11，注入区域40和边缘终端区域20都完全包含在电流扩展层50内。

在另一个实施例中，电流扩散层50(至少或专门地，在边缘区域6中)延伸到比本体区域11、注入区域40和边缘终端区域20达到的最大深度更低的深度。

与实施例无关，电流扩散层50的掺杂大于容纳它的漂移层10的掺杂。电流扩散层50具有例如10

电流扩散层50延伸穿过表面1a的整个延伸部分，或者延伸穿过表面1a的一部分。不管电流扩散层50选择的布局如何，在本公开的上下文中，其至少部分地重叠(在俯视图中)延伸到栅极连接端子24上。以这种方式，栅极连接端子24部分地通过介电层30(和绝缘层22a，如果有的话)面向电流扩散层50，而其间不存在注入区域40或边缘终端区域20。因此，在半导体本体中的栅极连接端子24和电流扩散层50之间提供了类似于参照图2或图3描述的电容耦合(用电容器32的符号示出)。

电流扩散层50的使用本身是已知的，并且广泛用于高频应用的MOSFET中，其优点和功能是已知的，在此不作讨论。在本公开的上下文中，电流扩散层50的存在具有在使用时改善栅极连接端子24和半导体本体之间(具体地，栅极连接端子24和漏极端子之间)的电容耦合的进一步优点。

图5示出了管芯1”的视图(类似地，管芯1和1’的视图，其中相对于管芯1”还存在或缺少相应的元件)，其中示出了边缘区域6的扩展部分。特别地，图5的视图示出了在面向前侧1a的半导体本体中(特别是在漂移层10中)存在另一注入区域60。注入区域60具有第二导电性(P型，例如5·10

在图5的实施例中，长度L

图6示出了本公开的另一实施例，其中通过在前侧1a处注入掺杂物质而提供的一个或多个的P型浮置区域61存在于注入区域40和注入区域60之间。浮置区域61彼此相距一定距离地延伸(即，半导体本体的N型部分——特别是漂移层10——存在于浮置区域61和沿X轴线方向的后续部分之间)。沿Y方向可以观察到类似的布局。

在图6的实施例中，长度L

与浮置区域61的存在有关的图6的实施例也可以以本身明显的方式应用于图2至4的实施例。

图7示出了图1的管芯1的俯视图(在XY平面上)，其中还示意性地示出了栅极连接端子24的延伸。如所观察到的，在该示例中，栅极连接端子24具有环形形状并且完全围绕有源区4。然而，可以提供其中栅极连接端子24基于特定布局和设计需要而部分地围绕有源区4的实施例。

所提出的解决方案的优点从先前所描述的内容中是显而易见的。

特别地，根据本技术方案，电容C

栅极端子和漏极端子之间的电容C

最后，清楚的是，在不脱离本公开的范围的情况下，可以对本文所描述和示出的内容进行修改和变化。

例如，在图8所示的本公开的另一实施例中，在前侧1a处存在P型电容解耦层70，其在栅极连接端子24下方无缝地延伸，或者，换言之，插置在栅极连接端子24和下伏的半导体本体的N型掺杂区域之间。电容解耦层70具有例如包括在0.2-0.4μm之间的厚度，并且示例性地具有10

虽然图8的实施例基于图5，但该实施例(层70的存在)类似地适用于图2-图4的实施例。

例如，虽然已明确参照N沟道器件来描述本公开，但是所提出的技术方案以类似的方式应用于P沟道器件。

电子器件可以概括为包括：半导体本体(8，10)，具有第一导电性(N)和前侧(1a)；半导体本体的有源区(4)，容纳电子器件的源极(12)区域和栅极(14)区域，并且被配置为在使用时容纳电子器件的导电沟道；电子器件的边缘区域(6)，围绕有源区(4)并且至少部分地容纳：边缘终端区域(20)，具有与第一导电性(N)相对的第二导电性(P)，在前侧(1a)延伸到半导体本体中；以及导电材料的栅极连接端子(24)，电耦合到栅极区域(14)，在前侧(1a)延伸，部分地叠加在边缘终端区域(20)上，被配置为在使用时建立与具有第一导电性(N)的半导体本体的邻近且位于边缘终端区域(20)的外部的部分电容耦合(32，C

边缘终端区域(20)可以与源极区域(12)电接触。

有源区(4)还可以包括具有第二导电性(P)的本体区域(11)，所述源极区域在本体区域内部延伸，并且边缘终端区域(20)也可以与本体区域电接触并且具有大于本体区域的相应掺杂剂量的掺杂剂量。

电子器件还可以包括插置在前侧(1a)和栅极连接端子(24)之间的介电层(30；30，22a)。

栅极连接端子(24)可以形成电容器(32)的第一极板，半导体本体可以形成电容器(32)的第二极板，以及介电层(30；30，22a)可以插置在电容器(32)的第一极板和第二极板之间。

介电层(30；30，22a)可以是氧化硅，或氮化硅，或氧氮化硅。

介电层(30；30，22a)可以是高k材料，特别是具有高于7的参数k的值。

电子器件还可以包括第一保护环(40)，具有第二导电性(P)以及低于边缘终端区域(20)的掺杂值的掺杂值，第一保护环(40)在边缘终端区域(20)的最后部分延伸到半导体本体中。

电子器件还可以包括第二保护环(60)，具有第二导电性(P)和低于边缘终端区域(20)的掺杂值的掺杂值，第二保护环(60)栅极连接端子(24)的最终部分(24b’)延伸到半导体本体中。

电子器件还可以包括具有第二导电性(P)的一个或多个浮置区域(61)，一个或多个浮置区域(61)在第一保护环(40)和第二保护环(60)之间延伸到半导体本体中。

边缘区域(6)还可以包括在前侧(1a)延伸到半导体本体(8，10)中的电流扩散层CSL(50)，其中CSL(50)可以具有第一导电性(N)和高于其中包含它的半导体本体(8，10)的部分的掺杂值的掺杂值。

电子器件还可以包括在半导体本体(8，10)的与前侧(1a)相对的后侧(1b)延伸的漏极区域(9)。

与边缘终端区域(20)邻近且位于边缘终端区域(20)外部的具有第一导电性(N)的半导体本体部分也可以与漏极区域(9)电接触。

栅极区域(14)可以通过在栅极区域(14)下方延伸并且具有第一导电性(N)的半导体本体(8，10)的部分来限定在电子器件的栅极区域和漏极区域之间的电容(C

电容耦合(32，C

第二贡献(C

边缘终端区域(20)与具有第一导电性(N)的半导体本体的邻近且位于边缘终端区域的外部的部分重叠，可以具有沿平行于前侧(1a)的参考轴线(X；Y)的值L

或者，等效地：

其中：

W

ε

ε

边缘区域(6)还可以容纳电容解耦层(70)，电容解耦层(70)在与边缘终端区域(20)横向的前侧(1a)延伸到半导体本体(8，10)中，并且插置在栅极连接端子(24)和具有第一导电性(N)的半导体本体的邻近且位于边缘终端区域(20)的外部的部分之间。

其中，电容解耦层(70)被配置为在使用电子器件时耗尽具有第二导电性(P)的多数载流子，从而允许建立所述电容耦合。

电容解耦层(70)可以具有10

电子器件可以是垂直传导MOSFET。

半导体本体可以是碳化硅。

上述各种实施例可以组合以提供另外的实施例。

根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。