非易失性存储器件

相关申请的交叉引用

本专利文件要求于2021年11月26日提交的韩国专利申请第10-2021-0165620号的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开的各种实施方式涉及半导体设计技术，特别是非易失性存储器件。

背景技术

非易失性存储器件是一种使用非易失性存储单元的存储器件，即使在未供电时也能保留存储的数据。例如，非易失性存储器件可以包括磁随机存取存储器(MRAM)、相变RAM(PCRAM)、电阻RAM(ReRAM)。

发明内容

公开技术的各种实施方式指向非易失性存储器件，用于降低读取干扰。

根据实施方式，一种非易失性存储器件可以包括：可操作以存储数据的多个存储单元，每个存储单元构造成包括阻变层，该阻变层呈现具有不同电阻值的不同电阻状态用于表示数据；写入电路，与存储单元通信并适用于：在写入模式下生成写入脉冲，以在多个存储单元的存储单元中写入数据，其中，写入脉冲具有依据写入脉冲的脉冲宽度而定的电压电平；以及读取电路，与存储单元通信并适用于：在读取模式下生成读取脉冲，以从多个存储单元的存储单元中读取数据，其中，读取脉冲具有依据读取脉冲的脉冲宽度而定的电压电平，其中，存储单元每一个构造成：当与读取脉冲的脉冲宽度变化相对应的读取脉冲的电压电平变化的范围在与写入脉冲的脉冲宽度变化相对应的写入脉冲的电压电平变化的范围内时，可操作于写入数据或读取数据。

根据实施方式，一种非易失性存储器件可以包括：存储单元阵列，包括存储单元，每个存储单元具有阻变层，阻变层具有在高电阻状态和低电阻状态之间变化的电阻用于存储数据；写入电路，与存储单元阵列通信，并配置为接收模式选择信号以及基于选择的模式生成将数据写入存储单元的写入脉冲；以及读取电路，与存储单元阵列通信，并配置成：生成读取脉冲，以读取存储在存储单元中的数据，而不改变存储单元的电阻状态，其中，与读取脉冲的脉冲宽度变化对应的读取脉冲的电压电平变化的范围在与写入脉冲的脉冲宽度变化对应的写入脉冲的电压电平变化的范围内。

附图说明

图1是图示根据公开技术的实施方式的非易失性存储器件的框图。

图2是图示图1中所示的写入电路的框图。

图3是图示图1中所示的一个读取电路的框图。

图4至图7是图示根据公开技术的实施方式的非易失性存储器件的操作的示意图。

具体实施方式

以下参照附图描述了各种实施方式，以便详细描述本公开，使得具有本公开所属技术领域中的普通技艺的人员可以轻松执行本公开的技术实质。

图1是图示根据一实施方式的非易失性存储器件100的框图。

参考图1，非易失性存储器件100可以包括存储单元阵列110、写入电路120、字线选择电路130、位线选择电路140和读取电路150。

存储单元阵列110可以包括设置在多个字线WL与多个位线BL交叉处的多个存储单元。在一些实现中，多个存储单元中的每一个可以包括阻变层，该阻变层响应于控制信号(例如电压脉冲)而呈现在不同电阻值下的不同的电阻状态，并且可以响应于控制信号而呈现阻变以改变其电阻状态。不同的电阻状态可以用来表示存储数据的不同逻辑电平，并因此根据电阻状态在其中存储数据。阻变层可以是夹在两个金属电极之间的电阻层(例如金属氧化物)，以呈现阻变特性，其中电阻值根据施加在两个金属电极上的外部电压(例如写入脉冲WP)的幅值或极性而在高电阻状态和低电阻状态之间改变。阻变层可以具有当外部电压被去除时保持改变后的电阻值的存储功能，使得这种结构可以作为电阻式随机存取存储器(RRAM)单元用作非易失性存储单元。例如，阻变层可以具有一特性，其中对应于读取脉冲VREAD的脉冲宽度变化的读取脉冲VREAD的电压电平变化的范围落在对应于写入脉冲WP的脉冲宽度变化的写入脉冲WP的电压电平变化的范围内(参见图5)。例如，在一些实现中，阻变层可以包括以氧化银或氧化铜形式存在的银(Ag)和/或铜(Cu)中的至少一个。

写入电路120可以基于写入使能信号WT、模式选择信号MD、置位使能信号EN1和复位使能信号EN2来生成写入脉冲WP。响应于对写入使能信号WT，写入电路120可以在写入模式下被使能并生成写入脉冲WP来改变阻变层的电阻状态，以实现在存储单元中的写入操作。写入电路120可以基于模式选择信号MD确定针对写入操作的第一至第三操作模式而被优化的写入脉冲WP的波形(参见图7)，并基于置位使能信号EN1和复位使能信号EN2确定写入脉冲WP的极性。

字线选择电路130可以基于字线选择信号XADD将多个字线WL中选择的字线与写入电路120耦接。字线选择电路130可以为选择的字线提供写入脉冲WP。

位线选择电路140可以基于位线选择信号YADD将多个位线BL中选择的位线与读取电路150耦接。位线选择电路140可以为选择的位线提供数据脉冲DP。数据脉冲DP可以对应于存储在多个存储单元中选择的存储单元中的数据值。

读取电路150可以基于读取使能信号RD生成对应于数据脉冲DP的读取数据DT。响应于读取使能信号RD，读取电路150可以在读取模式下被使能以生成读取脉冲VREAD。读取电路150可以基于读取脉冲VREAD和数据脉冲DP生成读取数据DT。

图2是图示图1中所示的写入电路120的框图。

参考图2，写入电路120可以包括写入脉冲发生电路121和写入脉冲选择电路123。

写入脉冲发生电路121可以基于写入使能信号WT生成对应于执行写入操作的第一至第三操作模式的第一至第三置位脉冲VSET1至VSET3和第一至第三复位脉冲VRESET1至VRESET3。写入操作的第一操作模式可以是在将数据写入存储单元时需要通过使用具有高电压值的短电压脉冲的高速操作的写入模式(例如图7中的VSET1)，第三操作模式可以是在将数据写入存储单元时需要低写入速度(长脉冲宽度)和低电压电平的低电压操作的模式(如图7中的VSET3)，而第二操作模式可以是需要在第一操作模式中的速度和第三操作模式中的速度之间的适当的速度以及在第一操作模式中的写入电压电平和第三操作模式中的写入电压电平之间适当的电压的模式(如图7中的VSET2)。写入脉冲发生电路121可以基于阻变层的特性生成针对每个写入操作模式而被优化的第一至第三置位脉冲VSET1至VSET3和第一至第三复位脉冲VRESET1至VRESET3。

写入脉冲选择电路123可以基于模式选择信号MD、置位使能信号EN1和复位使能信号EN2来选择第一至第三置位脉冲VSET1至VSET3和第一至第三复位脉冲VRESET1至VRESET3中的任意一个，并输出选择的脉冲作为写入脉冲WP。

图3是图示图1中所示的读取电路150的框图。

参考图3，读取电路150可以包括读取脉冲发生电路151和感测电路153。

读取脉冲发生电路151可以基于读取使能信号RD生成读取脉冲VREAD。读取脉冲发生电路151可以考虑阻变层的特性使得在写入脉冲WP和读取脉冲VREAD之间的电压裕度是足够的来生成读取脉冲VREAD，以在不改变改存储单元的电阻状态的情况下读取该电阻状态。例如，读取脉冲发生电路151可以根据阻变层的特性设置读取脉冲VREAD的目标电压电平，使得写入脉冲WP的电压电平与读取脉冲VREAD的电压电平之间的差值对应于写入脉冲WP电压电平的2/3至1/10倍(称为第一条件)。读取脉冲发生电路151可以根据阻变层的特性设置读取脉冲VREAD的目标脉冲宽度，以对应于参考脉冲宽度的1/10至1/1000倍(被称为第二条件)。参考脉冲宽度可以是对应于第一特性曲线与第二特性曲线的交叉部的脉冲宽度，第一特性曲线指示对应于写入脉冲WP的脉冲宽度变化的写入脉冲WP的电压电平变化；而第二特性曲线指示根据读取脉冲VREAD的脉冲宽度变化的读取脉冲VREAD的电压电平变化。读取脉冲发生电路151可以设置读取脉冲VREAD的目标电压电平和目标脉冲宽度，以满足第一和第二条件中的任何一个或同时满足第一和第二条件。

感测电路153可以基于读取脉冲VREAD和数据脉冲DP生成与存储在选择的存储单元中的数据值相对应的读取数据DT。感测电路153考虑阻变层的特性来生成并使用读取脉冲VREAD，这使得可以防止读取操作期间因读取脉冲VREAD而导致存储在选择的存储单元中的数据值(由阻变层的电阻状态表示)意外变化的不良读取干扰。

此后，参考图4和图7描述了根据实施方式的具有上述配置的非易失性存储器件100的操作。

图4是图示在写入模式下将数据存储在选择的存储单元中的操作的示意图。

参考图4，存储单元具有一特性，其中电阻值根据电流而改变并且改变后的电阻值被保持。例如，当写入脉冲WP满足预定条件时，电阻值改变。除非写入脉冲WP满足预定条件的事件，否则电阻值保持。

在图4中所示的存储单元中，当施加到存储单元的写入脉冲WP具有正(+)电压电平时，流经存储单元的电流可以增大，以及当写入脉冲WP等于或大于置位脉冲VSET的阈值电压电平时，流经存储单元的电流可以迅速增大(参见图4中写入脉冲WP具有电压VSET时的箭头)。写入脉冲WP的高电压等于或大于阈值置位脉冲电压VSET，存储单元可以通过从高电阻状态转换为低电阻状态来改变其电阻状态，如图4所示。当将读取脉冲VREAD被设置为低于阈值置位脉冲VSET的第一电压电平VREAD1，以避免在读取操作中改变单元的电阻状态时，在读取操作中写入脉冲WP和读取脉冲VREAD之间的电压电平可以具有第一裕度M1。

当施加到存储单元的写入脉冲WP具有负(-)电压电平时，流经存储单元的电流可以增大，以及当负写入脉冲WP等于或大于复位脉冲VRESET的阈值电压电平时，流经存储单元的电流可以迅速减小，以引起电阻状态从低电阻状态转变为高电阻状态。当将读取脉冲VREAD被设置为第二电压电平VREAD2(作为电压电平低于阈值VRESET的负读取电压)时，在读取操作中写入脉冲WP和读取脉冲VREAD之间的电压电平可以有第二裕度M2。

因此，将电流和电压施加到存储单元可以使存储单元反复经受其中电流根据电压迅速增大和减小的现象。

图5是图示在存储单元的一个例子中阻变层特性的曲线图。图5图示了对应于置位脉冲VSET的第一特性曲线和对应于读取脉冲VREAD的第二特性曲线。

参考图5，存储单元的阻变层可以具有一特性，其中根据读取脉冲VREAD的脉冲宽度变化的读取脉冲VREAD的电压电平变化的范围落在根据置位脉冲的脉冲宽度变化的置位脉冲VSET的电压电平变化的范围内。

可以根据阻变层的特性设置读取脉冲VREAD的目标电压电平，使得置位脉冲VSET的电压电平与读取脉冲VREAD的电压电平之间的差值VD对应于置位脉冲VSET电压电平的2/3至1/10倍。

根据阻变层的特性，可以将读取脉冲VREAD的目标脉冲宽度设置为参考脉冲宽度的1/10至1/1000。参考脉冲宽度可以是对应于第一特性曲线与第二特性曲线的交叉部的脉冲宽度，第一特性曲线指示根据置位脉冲VSET的脉冲宽度变化的置位脉冲VSET的电压电平变化，以及第二特性曲线指示根据读取脉冲VREAD的脉冲宽度变化的读取脉冲VREAD的电压电平变化。例如，当第一特性曲线和第二特性曲线的对应于交叉部的脉冲宽度为10微秒(μsec)至1毫秒(msec)时，可以将读取脉冲VREAD的目标脉冲宽度设置为1μsec或更小。

图6是图示读取干扰的曲线图。

参考图6，当考虑阻变层的特性生成读取脉冲VREAD时，因足够的裕度M1和M2而可以防止读取干扰。例如，当读取脉冲VREAD被设置为第一电压电平VREAD1时，在置位脉冲VSET的电压电平和读取脉冲VREAD的第一电压电平VREAD1之间有足够的第一裕度M1。因此，在读取模式下，读取脉冲VREAD不影响每个具有低电阻状态的存储单元的分布B1。或者，当将读取脉冲VREAD被设置为第二电压电平VREAD2时，在复位脉冲VRESET的电压电平和读取脉冲VREAD的第二电压电平VREAD2之间有足够的第二裕度M2。因此，在读取模式下，读取脉冲VREAD不影响每个具有高电阻状态的存储单元的分布B2。

图7是图示在操作操作中根据第一至第三操作模式的写入脉冲WP和读取脉冲VREAD的示意图。为便于描述，将置位脉冲VSET作为示例来描述。

参考图7，第一写入操作模式可以是需要高速写入操作的模式。相应地，在第一写入操作模式下，写入脉冲发生电路121可以生成在第一至第三操作模式中具有最高第一电压电平和最小第一脉冲宽度的第一置位脉冲VSET1。

第三写入操作模式可以是需要低压写入操作的写入模式。相应地，在第三操作模式下，写入脉冲发生电路121可以生成在第一至第三写入操作模式中具有最低第二电压电平和最大第二脉冲宽度的第三置位脉冲VSET3。

第二写入操作模式可以是需要适当的速度和适当的电压的写入模式。相应地，在第二写入操作模式下，写入脉冲发生电路121可以生成第二置位脉冲VSET2，其具有在第一电压电平和第二电压电平之间的第三电压电平和在第一脉冲宽度和第二脉冲宽度之间的第三脉冲宽度。

根据本公开的实施方式，在写入模式下使用优化的写入脉冲以及在读取模式下防止读取干扰是可能的。

根据本公开的实施方式，可以降低读取干扰，这使得在读取操作期间提高操作可靠性成为可能。

虽然提供了所公开技术的一些实施方式的具体示例，但可以基于公开或图示的内容对公开的实施方式和其他实施方式进行改变和改进。