半导体装置

相关申请的交叉引用

本申请基于并要求于2021年11月26日在韩国知识产权局提交的韩国专利申请No.10-2021-0165802和于2022年4月20日在韩国知识产权局提交的韩国专利申请No.10-2022-0049003的优先权，所述申请的全部内容以引用方式全文并入本文中。

技术领域

本公开涉及半导体装置。

背景技术

半导体存储器装置通过传输线连接至存储器控制器。当数据信号通过传输线传输时，根据传输线的频率的传输特性具有低通滤波器(LPF)的特性，从而高频数据率的数据信号可能衰减。

为了补偿衰减的高频分量，使用了用于提高高频分量的增益的预加重方案和用于减小低频分量的增益的去加重方案。

发明内容

根据本公开的一方面，提供了一种能够响应于PVT(工艺、电压、温度)波动改变加重驱动(即，预加重方案和去加重方案)的驱动强度的半导体装置。

根据本公开的一方面，提供了一种能够根据操作频率的改变而改变驱动强度和加重驱动的持续时间的半导体装置。

根据本公开的一方面，提供了一种半导体装置，该半导体装置包括：校准码生成器电路，其被配置为根据外部条件的变化生成校准码；第一驱动器电路，其被配置为基于校准码输出具有阻抗值的数据信号；加重控制电路，其被配置为基于数据信号生成加重数据信号，以及通过基于操作频率改变校准码生成加重码；和第二驱动器电路，其被配置为以基于加重码生成的阻抗值输出加重数据信号。

根据第一操作频率生成的加重码可比根据大于第一操作频率的第二操作频率生成的加重码具有更小的值。

加重控制电路可被配置为通过将校准码电平移位基于操作频率的比特数来生成加重码。

根据第一操作频率的电平移位的比特数可等于或大于根据第二操作频率的电平移位的比特数。

可通过将数据信号反相并将数据信号延迟对应于加重码的时间段来生成加重数据信号。

加重数据信号可包括第一加重数据信号和第二加重数据信号，其中加重控制电路可为被配置为：生成第一加重数据信号以将数据信号加重从数据信号的上升沿开始对应于加重码的时间段，以及生成第二加重数据信号以通过将数据信号加重从数据信号的下降沿开始对应于加重码的时间段。

可通过将数据信号反相并将数据信号延迟对应于校准码的时间段来生成加重数据信号。

加重数据信号可包括第一加重数据信号和第二加重数据信号，其中，加重控制电路可为被配置为：生成第一加重数据信号以将数据信号加重从数据信号的上升沿开始对应于校准码的时间段，以及生成第二加重数据信号以将数据信号加重从数据信号的下降沿开始对应于校准码的时间段。

第二驱动器电路可为被配置为在加重控制电路的控制下输出具有通过校准码调整的阻抗值的加重数据信号。

半导体装置还可包括第三驱动器电路，其被配置为以通过加重码调整的阻抗值输出加重数据信号，其中，加重控制电路可为被配置为控制第三驱动器电路以根据操作频率操作。

根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；解码器，其被配置为基于命令信号确定频率信息；校准电路，其被配置为：利用连接至校准电路的外部ZQ电阻器生成校准码，以及基于校准码和频率信息生成加重码；以及数据输出电路，其被配置为基于加重码通过反映输出数据的信号电平输出从存储器单元阵列读取的数据。

根据基于第一操作频率的加重码的信号幅值可小于根据基于大于第一操作频率的第二操作频率的加重码的信号幅值。

数据输出电路可被配置为通过根据加重码的信号电平加重并输出数据。

数据输出电路可被配置为在从数据转换的时间开始的根据加重码的时间段加重并输出数据。

数据输出电路可被配置为将数据减小根据加重码的信号电平并且输出减小的数据。

数据输出电路可为被配置为在从数据转换的时间开始已经过去根据加重码的时间段之后减小并且输出数据。

校准电路可包括：模式选择器，其被配置为设置对应于频率信息的操作模式；以及加重码生成器，其被配置为通过将校准码电平移位根据操作模式的比特数来生成加重码。

对应于第一操作频率的操作模式中的电平移位的比特数可等于或大于对应于大于第一操作频率的第二操作频率的操作模式中的电平移位的比特数。

加重码可比校准码具有更小的值。

根据本公开的另一方面，提供了一种发送器，该发送器包括：第一驱动器电路，其连接至被配置为输出数据的传输线，第一驱动器电路包括多个第一上拉晶体管和多个第一下拉晶体管；校准码生成器电路，其被配置为生成用于基于外部变化选择性地操作所述多个第一上拉晶体管和所述多个第一下拉晶体管的校准码；第二驱动器电路，其连接至传输线，以及第二驱动器电路，其包括多个第二上拉晶体管和多个第二下拉晶体管；以及加重码生成器电路，其被配置为基于频率的改变生成用于选择性地操作所述多个第二上拉晶体管和所述多个第二下拉晶体管的加重码。

根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；校准电路，其被配置为通过利用连接至校准电路的外部ZQ电阻和操作频率信息生成加重码；控制电路，其被配置为基于加重码通过延迟从存储器单元阵列中读取的数据生成加重数据；以及数据输出电路，其被配置为将数据和加重数据组合并输出。

根据本公开的另一方面，提供了一种半导体装置，该半导体存储器装置包括：控制电路，其被配置为通过根据操作频率延迟数据信号生成延迟的数据信号；以及数据输出电路，其被配置为将数据信号和延迟的数据信号组合并输出。

附图说明

图1是根据示例实施例的存储器系统的示例框图。

图2是示出根据示例实施例的半导体存储器装置的框图。

图3是示出根据示例实施例的半导体存储器装置的数据输出电路和校准电路的框图。

图4是示出图3中示出的加重控制电路的操作的示例的图。

图5是示意性地示出根据示例实施例的主驱动器电路的电路图。

图6是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

图7A和图7B是示出根据示例实施例的加重码生成器电路和加重码生成器电路的输入/输出数据的图。

图8是示出根据示例实施例的数据延迟电路的图。

图9是示意性地示出图8的数据延迟电路的示例的电路图。

图10是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

图11A和图11B是示出根据示例实施例的数据输出电路的输出的曲线图。

图12是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

图13是示意性地示出根据示例实施例的额外辅助驱动器电路的电路图。

图14A和图14B是示出根据示例实施例的数据输出电路的输出的曲线图。

图15是示出根据又一示例实施例的加重控制电路和辅助驱动器电路的框图。

图16是示出根据示例实施例的边缘检测器电路的图。

图17是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

图18A和图18B是示出根据示例实施例的数据输出电路的输出的曲线图。

图19是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

图20是示意性地示出根据示例实施例的额外辅助驱动器电路的电路图。

图21A和图21B是示出根据示例实施例的数据输出电路的输出的曲线图。

图22是示意性地示出根据示例实施例的主驱动器电路的电路图。

图23是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

图24是示出根据示例实施例的边缘检测器电路的图。

图25是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

图26是示出根据示例实施例的计算机系统的示例框图。

具体实施方式

在下面的详细描述中，简单地通过示出的方式仅示出并描述了本发明的特定实施例。本领域技术人员应该认识到，描述的实施例可按照各种不同方式修改，这些全部没有脱离本发明的精神或范围。因此，附图和说明被看作本质上是示出性而非限制性的。相同标号在说明书中始终指代相同元件。在参照附图描述的流程图中，操作或步骤的次序可改变，可将数个操作或步骤合并，可将特定操作或步骤切分，并且可不执行特定操作或步骤。在描述中，本说明书中以单个描述的表述可解释为单个或多个，除非使用了诸如“一个”或“单个”这种明确的表述。诸如“第一”和“第二”的表述指示各种构成元件而不论次序和/或重要性如何，其用于将构成元件与另一构成元件进行区分，并且不限制对应构成元件。例如，第一构成元件可被称作第二构成元件，而不脱离本说明书中描述的范围，相似地，第二构成元件可被称作第一构成元件。

图1是根据示例实施例的存储器系统的示例框图。

参照图1，存储器系统100包括存储器装置110和存储器控制器120。根据一些示例实施例，存储器装置110和存储器控制器120可通过存储器接口连接，以通过存储器接口发送和接收信号。

存储器装置110包括存储器单元阵列111和数据输入/输出(I/O)电路112。例如，数据输入/输出(I/O)电路112可包括用于数据输入和数据输出的电路。存储器单元阵列111包括连接至多行和多列的多个存储器单元。根据一些示例实施例，可通过字线限定行，可通过位线限定列。数据I/O电路112将存储在存储器单元阵列111中的数据DATA输出至存储器装置110外部(例如，存储器控制器120等)，或者可将从外部发送的数据DATA存储在存储器单元阵列111中。

根据示例实施例，数据I/O电路112可执行ZQ校准。作为示例，数据I/O电路112可通过利用根据工艺、电压和/或温度(PVT)改变而改变的ZQ校准码(下文中，称作“校准码”)，来调整连接至数据信号DATA线或存储器装置110的其它信号线(例如，命令信号CMD/地址信号ADDR线等)的输出驱动器电路的强度或者设置片内终端电阻(ODT)值。

在示例实施例中，数据I/O电路112可当输出数据信号DATA时对数据信号DATA执行加重驱动。

数据I/O电路112可按照加重数据信号DATA的高频分量的预加重方法和/或减小数据信号DATA的低频分量的去加重方法执行加重驱动。根据一些示例实施例，数据I/O电路112可利用校准码执行加重驱动。

在示例实施例中，数据I/O电路112可基于存储器装置110的操作频率执行加重驱动。在高频，信道响应特性低，在低频，信道响应特性高。当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的强度设置得小，或者将数据信号DATA的减小程度设置得小。根据示例实施例，在预加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的强度设置得小。根据示例实施例，在去加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA的减小程度设置得小。此外，当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的时段设置得短，或者可将数据信号DATA减小的时段设置得短。根据示例实施例，在预加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的时段设置得短。根据示例实施例，在去加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA减小的时段设置得短。当信道响应特性高时，数据I/O电路112可将数据信号DATA被加重的强度设置得大，或者将数据信号DATA减小的程度设置得大。根据示例实施例，在预加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的强度设置得大。根据示例实施例，在去加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA减小的程度设置得大。当信道响应特性高时，数据I/O电路112可将数据信号DATA被加重的时段设置得长，或者将数据信号DATA减小的时段设置得长。根据示例实施例，在预加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA被加重的时段设置得长。根据示例实施例，在去加重驱动的情况下，当信道响应特性低时，数据I/O电路112可将数据信号DATA减小的时段设置得长。

根据一些示例实施例，数据I/O电路112可根据存储器装置110的操作频率改变数据信号DATA被加重的时段和/或数据信号DATA减小的时段。数据I/O电路112可根据存储器装置110的操作频率调整数据信号DATA被加重的强度和/或数据信号DATA减小的程度。例如，数据I/O电路112可根据存储器装置110的操作频率利用从校准码移位的码执行加重驱动。

存储器控制器120通过将信号提供至存储器装置110控制存储器装置110的存储器操作。信号可包括命令(CMD)和地址(ADDR)。根据一些示例实施例，存储器控制器120可将指令CMD和地址ADDR提供至存储器装置110，以访问存储器单元阵列111和控制诸如读或写的存储器操作。根据读操作，数据可从存储器单元阵列111转移至存储器控制器120，并且根据写操作，数据可从存储器控制器120转移至存储器单元阵列111。

指令CMD可包括激活指令、读/写指令和刷新指令。根据一些示例实施例，指令CMD还可包括预充电指令。激活指令可为用于将存储器单元阵列111的目标行切换为激活状态的指令，以将数据写至存储器单元阵列111或从存储器单元阵列111中读数据。目标行的存储器单元可响应于激活指令被激活(例如，驱动)。读/写指令可为用于对转换为激活状态的行的目标存储器单元执行读操作或写操作的指令。根据一些示例实施例，读命令可为用于激活加重驱动的命令。刷新命令可为在存储器单元阵列111中用于执行刷新操作的命令。

根据一些示例实施例，存储器控制器120可根据从外部的存储器系统100的主机的请求接至存储器装置110。存储器控制器120可利用各种协议与主机通信。

存储器装置110可为基于半导体元件的储存装置。根据一些示例实施例，存储器装置110可包括动态随机存取存储器(DRAM)装置。根据一些示例实施例，存储器装置110可包括可应用加重驱动的其它易失性或非易失性存储器装置。

图2是示出根据示例实施例的半导体存储器装置的框图。

参照图2，存储器装置200包括存储器单元阵列210、读出放大器211、控制逻辑电路220、地址缓冲器230、行解码器250、列解码器260、I/O门控电路270和数据I/O电路280。

存储器单元阵列210包括多个存储器单元MC。根据一些示例实施例，存储器单元阵列210可包括多个存储器分块210a至210h。图2示出了八个存储器分块BANK0(210a)至BANK7(210h)，但是存储器分块的数量不限于此。存储器分块210a至210h中的每一个可包括多行、多列和排列在多行和多列的交叉位置上的多个存储器单元MC。根据一些示例实施例，多行可通过多条字线WL限定，多列可通过多条位线BL限定。

控制逻辑电路220控制存储器装置200的操作。例如，控制逻辑电路220可生成控制信号，使得存储器装置200执行读操作、写操作、ZQ校准操作、加重驱动等。根据一些示例实施例，控制逻辑电路220可包括命令解码器221。命令解码器221可通过解码从存储器控制器(例如，图1的120)接收到的命令CMD生成控制信号。命令解码器221可解码命令CMD以确定频率信息(例如，读取延迟、数据率、列地址选通(CAS)延迟等)，并且因此可生成用于控制加重驱动的控制信号。根据一些示例实施例，控制逻辑电路220还可包括用于设置存储器装置200的操作模式的模式寄存器222。

地址缓冲器230接收从存储器控制器120提供的地址ADDR。地址ADDR包括指示存储器单元阵列210的行的行地址RA和指示存储器单元阵列210的列的列地址CA。行地址RA被提供至行解码器250，列地址CA被提供至列解码器260。行地址RA还可被提供至刷新控制电路。根据一些示例实施例，行地址RA可通过行地址复用器251被提供至行解码器250。根据一些示例实施例，地址ADDR还可包括指向存储器分块的分块地址BA。可通过分块控制逻辑240提供分块地址BA。

根据一些示例实施例，存储器装置200还可包括用于响应于分块地址BA生成分块控制信号的分块控制逻辑240。响应于分块控制信号，分块控制逻辑240可激活多个行解码器250中的对应于分块地址BA的行解码器250并且激活多个列解码器260中的对应于分块地址BA的列解码器260。

行解码器250基于行地址从存储器单元阵列210的多行中选择待激活的一行。为此，行解码器250可将驱动电压施加至对应于待激活的行的字线。根据一些示例实施例，可提供对应于多个存储器分块210a至210h的多个行解码器250a至250h。

列解码器260基于列地址从存储器单元阵列210的多列中选择待激活的一列。为此，列解码器260可通过I/O门控电路270激活对应于列地址CA的读出放大器211。根据一些示例实施例，可提供分别对应于多个存储器分块210a至210h的多列解码器260a至260h。根据一些示例实施例，I/O门控电路270对输入/输出数据进行门控并且可包括用于存储从存储器单元阵列210读取的数据的数据锁存器和用于将数据写至存储器单元阵列210的写驱动器电路。从存储器单元阵列210读取的数据可被读出放大器211感测，并且被存储在I/O门控电路270(例如，数据锁存器)中。根据一些示例实施例，可提供分别对应于多个存储器分块210a至210h的多个读出放大器211a-211h。

根据一些示例实施例，从存储器单元阵列210读取的数据(例如，存储在数据锁存器中的数据)可通过数据I/O电路280提供至存储器控制器120。待写至存储器单元阵列210中的数据可从存储器控制器120提供至数据I/O电路280，并且提供至数据I/O电路280的数据可提供至I/O门控电路270。

根据一些示例实施例，数据I/O电路280包括数据输出电路281和校准电路282。

根据一些示例实施例，校准电路282生成校准数据CAL_DATA。在示例实施例中，校准电路282可利用ZQ电阻器RZQ生成校准码。当根据通过校准电路282生成的校准码精确校正终端电阻器值时，可合适地执行存储器系统中的阻抗匹配。校准电路282可根据控制信号CONT中包括的频率信息生成加重数据。校准电路282可当执行加重驱动时通过延迟数据信号DATA生成加重数据。根据一些示例实施例，可根据频率信息确定延迟数据信号DATA的时段。校准电路282可根据控制信号CONT中包括的频率信息基于校准码(或者通过修改校准码)生成加重码。根据第一频率生成的加重码可比根据高于第一频率的第二频率生成的加重码具有更小的值。根据一些示例实施例，校准电路282可通过根据频率信息将校准码电平移位数个比特来生成加重码。例如，可在一比特至几比特单元的范围内确定根据频率的比特单元，并且校准码可按照确定的比特单元电平移位。校准电路282可通过根据频率将校准码电平移位数位比特来生成加重码。根据第一频率的电平移位的比特数可等于或大于根据第二频率的电平移位的比特数。根据一些示例实施例，校准电路282可生成将用于一个加重驱动的两个或更多个加重码。两个或更多个生成的加重码可具有利用相同的频率信息的不同的移位值。

数据输出电路281可将存储在存储器单元阵列210中的数据输出至半导体存储器装置200的外部。数据输出电路281可连接至数据输出焊盘DQ。传输线可连接至数据输出焊盘DQ。传输线可连接至存储器控制器。数据输出电路281可通过数据输出焊盘DQ将数据输出至存储器控制器。在示例实施例中，数据输出电路281可利用校准数据CAL_DATA执行加重驱动。数据输出电路281可利用加重数据执行加重驱动。数据输出电路281可通过进一步利用校准码或加重码执行加重驱动。

图3是示出根据示例实施例的半导体存储器装置的数据输出电路和校准电路的框图，并且图4是示出图3所示的加重控制电路的操作的示例的图。

参照图3，数据I/O电路300可包括校准电路310和数据输出电路320。校准电路310可包括校准码生成器电路311和加重控制电路312，并且数据输出电路320可包括主驱动器电路321和辅助驱动器电路322。

校准码生成器电路311可利用ZQ电阻器RZQ生成校准码PCODE和NCODE。根据一些示例实施例，校准码生成器电路311执行将ZQ电阻器RZQ的电位与参考电位进行比较的ZQ校准，并且根据ZQ校准结果生成上拉码PCODE和下拉码NCODE。根据示例实施例，参考电位可为预定参考电位。

参照图3和图4，在操作S400中，加重控制电路312接收频率信息FREQ。然后，在操作S410中，加重控制电路312根据频率信息FREQ设置操作模式。

根据一些示例实施例，当频率信息FREQ指示的频率高时，加重控制电路312可设置用于以高驱动强度执行加重驱动的操作模式。当频率信息FREQ指示的频率低时，加重控制电路312可设置用于以低驱动强度执行加重驱动的操作模式。

根据一些示例实施例，当频率信息FREQ指示的频率高时，加重控制电路312可设置用于以长延迟时段执行加重驱动的操作模式。当频率信息FREQ指示的频率低时，加重控制电路312可设置用于以短延迟时段执行加重驱动的操作模式。

根据一些示例实施例，加重控制电路312可基于一个或多个频率值确定频率电平，其中一个或多个频率值可根据存储器装置的特性针对各存储器装置不同地设置。

在操作S420中，加重控制电路312接收校准码PCODE和NCODE。在操作S430中，加重控制电路312利用操作模式和校准码PCODE和NCODE生成加重码EPCODE和ENCODE。

根据一些示例实施例，加重控制电路312可通过根据操作模式将校准码PCODE和NCODE电平移位来生成加重码EPCODE和ENCODE。例如，当操作模式对应于高频时，加重控制电路312通过校准码PCODE和NCODE的1比特电平移位生成加重码EPCODE和ENCODE，并且当操作模式对应于低频时，加重控制电路312可通过校准码PCODE和NCODE的2比特电平移位生成加重码EPCODE和ENCODE。对应于高频的操作模式中的电平移位的比特数可小于或等于对应于低频的操作模式中的电平移位的比特数。根据操作模式的电平移位的比特数可根据实施例不同。根据一些示例实施例，当操作模式对应于高频时，加重控制电路312通过校准码PCODE和NCODE的2比特电平移位生成加重码EPCODE和ENCODE，并且当操作模式对应于低频时，加重控制电路312可通过校准码PCODE和NCODE的3比特电平移位生成加重码EPCODE和ENCODE。

在操作S440中，加重控制电路312可基于加重码EPCODE和ENCODE延迟数据DOUT和DOUTB并且输出数据DOUT和DOUTB作为加重数据OUT。根据示例实施例，加重控制电路312可接收从图2中的I/O门控电路270提供的数据DOUT和DOUTB，并且通过由加重码EPCODE和ENCODE调整延迟时段来输出数据DOUT和DOUTB作为加重数据OUT。

根据一些示例实施例，校准码生成器电路311可通过进一步利用频率信息FREQ生成加重码EPCODE和ENCODE。在这种情况下，可不执行通过加重控制电路312的加重码EPCODE和ENCODE生成。具体地说，校准码生成器电路311可接收频率信息FREQ并且根据频率信息FREQ设置操作模式。校准码生成器电路311可根据操作模式直接生成加重码EPCODE和ENCODE。例如，校准码生成器电路311可将参考电位与通过与ZQ电阻器(RZQ)串联连接的上拉单元分布的ZQ电阻器(RZQ)的电位进行比较，并且通过增大/减小用于根据比较结果调整上拉单元的上拉电阻的比特来生成校准码PCODE、NCODE。校准码生成器电路311可通过根据操作模式增大参考电位来生成加重码EPCODE和ENCODE。校准码生成器电路311可通过将操作模式为对应于低频的操作模式时的参考电位抬升得比操作模式是对应于高频的操作模式时更高，来生成加重码EPCODE和ENCODE。另外，校准码生成器电路311即使在相同PVT条件下也可生成对应于各种操作模式的加重码EPCODE、ENCODE。此时，校准码生成器电路311生成加重码EPCODE和ENCODE，使得生成的加重码在对应于低频的操作模式下比在对应于高频的操作模式下具有更小的值。

主驱动器电路321可利用从I/O门控电路(图2中的270)提供的数据DOUT和DOUTB、控制信号ON和校准码PCODE、NCODE输出具有预定电平的数据DATA。当被控制信号ON启用时，主驱动器电路321可以根据校准码PCODE和NCODE调整的阻抗值输出数据DATA。关于这一点，将一起参照图5描述主驱动器电路321的结构和操作的示意。

图5是示意性地示出根据示例实施例的主驱动器电路的电路图。

参照图5，主驱动器电路500可包括缓冲器510、主上拉驱动器电路520和主下拉驱动器电路530。在图5中，将描述主上拉驱动器电路520包括P型晶体管并且主下拉驱动器电路530包括N型晶体管的示例实施例。

缓冲器510可根据控制信号ON输出校准码PCODE和NCODE作为主上拉码PU1和主下拉码PD1。根据一些示例实施例，缓冲器510当控制信号处于启用电平(ON)时输出主上拉码PU1和主下拉码PD1，或者当控制信号处于禁用电平(OFF)时可不输出主上拉码PU1和主下拉码PD1。

根据一些示例实施例，缓冲器510可以在控制信号处于启用电平(ON)时输出主上拉码PU1和主下拉码PD1，或者可以在控制信号处于禁用电平(OFF)时不输出主上拉码PU1和主下拉码PD1。

当应用启用电平的数据信号DOUTB和主上拉码PU1[N-1:0]时，主上拉驱动器电路520可通过第一节点N1输出‘高’电平的数据DATA。

根据一些示例实施例，在主上拉驱动器电路520中，第一电源电压VDDQ与第一节点N1之间串联连接的多个晶体管对MU11和MU21、MU12和MU22、……、MU1n和MU2n可并联连接。与主上拉码PU1[N-1:0]的对应的比特值相对应的电平的电压可施加至多个晶体管MU11、MU12、……、MU1n中的每一个的栅极。数据信号DOUTB可施加至多个晶体管MU21、MU22、……、MU2n的栅极。

被施加了对应于主上拉码的高位比特的电压的晶体管(例如MU11)的大小(沟道宽度W/沟道长度L)大于被施加了对应于主上拉码的低位比特的电压的晶体管(例如MU1n)的大小(沟道宽度W/沟道长度L)。

当应用禁用电平的数据信号DOUTB和主下拉码PD1[N-1:0]时，主下拉驱动器电路530可通过第一节点N1输出‘低’电平的数据DATA。根据一些示例实施例，在主下拉驱动器电路530中，在第二电源电压VSSQ与第一节点N1之间串联连接的多个晶体管对MD11和MD21、MD12和MD22、……、MD1n和MD2n可并联连接。可将与主下拉码PD1[N-1:0]的对应的比特值相对应的电平的电压施加至多个晶体管MD11，MD12、……、MD1n中的每一个的栅极。可将数据信号DOUTB施加至多个晶体管MD21、MD22、……、MD2n的栅极。被施加了对应于主下拉码的高位比特的电压的晶体管(例如MD11)的大小(沟道宽度W/沟道长度L)大于被施加了对应于主下拉码的低位比特的电压的晶体管(例如MD1n)的大小(沟道宽度W/沟道长度L)。返回参照图3，辅助驱动器电路322利用加重数据OUT、加重码EPCODE和ENCODE、控制信号CTRL以及校准码PCODE和NCODE执行加重驱动操作。

当加重驱动通过控制信号CTRL启用时，辅助驱动器电路322可以根据加重码EPCODE和ENCODE调整的阻抗值输出加重数据OUT。

下文中，将描述根据示例实施例的用于输出控制信号CTRL、加重数据OUT以及加重码EPCODE和ENCODE的加重控制电路312。

图6是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

参照图6，加重控制电路600可包括模式选择器电路610、加重码生成器电路620和数据延迟电路630。

模式选择器电路610可基于频率信息FREQ设置操作模式。模式选择器电路610输出指示设定的操作模式的模式信号MS。根据一些示例实施例，模式选择器电路610可输出2比特模式信号MS。例如，当根据频率信息FREQ的操作频率高于第一参考频率时，模式选择器电路610可将操作模式设为“MODE1”并且输出“00”作为模式信号MS。当根据频率信息FREQ的操作频率小于或等于第一参考频率并且超过第二参考频率(其中第一参考频率大于第二参考频率)时，模式选择器电路610可将操作模式设为“MODE2”并且输出“01”作为模式信号MS。当根据频率信息FREQ的操作频率等于或小于第二参考频率时，模式选择器电路610可将操作模式设为“MODE3”并且输出“11”作为模式信号MS。另外，模式选择器电路610可根据操作频率不同地输出模式信号MS。例如，模式选择器电路610可在参考频率为一个时生成并输出1比特模式信号MS，并且可在使用4至7个参考频率时生成并输出3比特模式信号MS。

模式选择器电路610可生成加重控制信号CTRL1和CTRL2。模式选择器电路610可生成用于控制数据延迟电路630的操作的控制信号CTRL1和用于控制辅助驱动器电路640的控制信号CTRL2。根据一些示例实施例，数据延迟电路630可通过凭借控制信号CTRL1选择性地使用加重码EPCODE、ENCODE或校准码PCODE、NCODE来操作。辅助驱动器电路640可通过凭借控制信号CTRL2选择性地使用加重码EPCODE、ENCODE或校准码PCODE、NCODE来操作。

加重码生成器电路620可根据模式信号MS将校准码PCODE和NCODE电平移位，以输出加重码EPCODE和ENCODE。根据一些示例实施例，当接收指示对应于低操作频率的操作模式的模式信号MS时，加重码生成器电路620可将校准码PCODE、NCODE电平移位数量较大的比特。例如，如果模式信号MS是“11”，则加重码生成器电路620执行校准码PCODE和NCODE的3比特电平移位，如果模式信号MS是“01”，则加重码生成器电路620执行校准码PCODE和NCODE的2比特电平移位，而如果模式信号(MS)是“00”，则加重码生成器电路620执行校准码PCODE和NCODE的1比特电平移位。下文中，假设模式信号MS是2比特信号。下文中，将参照图7A和图7B描述加重码生成器电路620。

图7A和图7B是示出根据示例实施例的加重码生成器电路和加重码生成器电路的输入/输出数据的图。

参照图7A，加重码生成器电路700可包括至少一个电平移位器701、702和703。根据一些示例实施例，电平移位器701可根据模式信号MS的低位比特值MS0将N比特校准码PCODE[N-1:0]电平移位1比特。电平移位器702可根据模式信号MS的高位比特值MS1将从电平移位器LS0输出的N比特移位的校准码A_PCODE[N-1:0]电平移位一比特。电平移位器703可将从电平移位器LS 1输出的N比特移位的校准码B_PCODE[N-1:0]电平移位一比特，以生成加重码EPCODE[N-1:0]。根据一些示例实施例，加重码EPCODE[N-1:0]可比校准码PCODE[N-1:0]具有更小的值。

参照图7B，如果比特值(MS0、MS1)为0，则电平移位器LS0和LS1绕过输入码而不执行电平移位，而如果比特值(MS0、MS1)为1，则电平移位器LS0和LS1可以1比特执行电平移位。

如上所述，还对校准码NCODE[N-1:0]执行电平移位以生成加重码。

返回参照图6，数据延迟电路630可输出其中数据DOUTB通过利用加重码EPCODE、ENCODE或校准码PCODE和NCODE延迟的加重数据OUT。将一起参照图8和图9描述数据延迟电路630。

图8是示出根据示例实施例的数据延迟电路的图，图9是示意性地示出图8的数据延迟电路的示例的电路图。

参照图8，数据延迟电路800可包括码选择器电路810和串联连接的多个反相器820、830和840。码选择器电路810可根据控制信号CTRL1输出校准码PCODE和NCODE或加重码EPCODE和ENCODE，作为切换码SU和SD。码选择器电路810可输出加重码EPCODE和ENCODE作为切换码SU和SD，使得延迟时段响应于根据PVT和频率信息的操作模式的改变而改变，或者输出校准码PCODE和NCODE作为切换码SU和SD，使得延迟时段响应于PVT而改变。

数据延迟电路800可将输入数据DOUTB反相和延迟，以输出数据信号OUT。多个反相器820、830和840中的至少一个的延迟时段可调整。根据一些示例实施例，反相器820的驱动速度根据应用于反相器820的切换码SU和SD而改变。从当数据DOUTB输入至反相器820时直至反相器830的输出被数据DOUTB改变所花费的时间根据反相器820的驱动速度的改变而变化。

参照图9，多个反相器910、920和930串联连接。

在多个反相器910、920和930中，反相器910可作为其中调整了延迟时段的延迟电路操作。根据N比特切换码(SU[N-1:0]、SD[N-1:0])，第一反相器910可延迟数据信号DOUTB，并将其发送至第二反相器920的输入节点ND1。根据一些示例实施例，在第一反相器910中，在第一电压VDD与第二反相器920的输入节点ND1之间串联连接的多个晶体管对DU11和DU21、DU12和DU22、……、DU1n和DU2n可并联连接。与切换码SU[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管DU11、DU12、……、DU1n的栅极。数据信号DOUTB可施加至多个晶体管DU21、DU22、……、DU2n的栅极。反相器910将数据信号DOUTB反相并输出的驱动速度可根据多个晶体管DU21、DU22、……、DU2n中的导通的晶体管的数量而变化。例如，如果导通的晶体管DU21、DU22、……、DU2n的数量大，则驱动速度也高。

在第一反相器910中，在第二电压VSS与第二反相器920的输入节点ND1之间串联连接的多个晶体管对(DD11和DD21、DD12和DD22、……、DD1n和DD2n)可并联连接。具有与切换码SD[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管DD11、DD12、……、DD1n的栅极。数据信号DOUTB可施加至晶体管DD21、DD22、……、DD2n的栅极。根据多个晶体管DD21、DD22、……、DD2n中的导通的晶体管的数量，反相器910将数据信号DOUTB反相以输出信号的驱动速度可不同。例如，如果导通的晶体管DD21、DD22、……、DD2n的数量大，则驱动速度也高。

返回参照图6，辅助驱动器电路640可包括辅助上拉驱动器电路642和辅助下拉驱动器电路644。辅助驱动器电路640可通过利用加重码EPCODE、ENCODE或校准码PCODE、NCODE对通过数据延迟电路630反相和延迟的数据OUT执行加重驱动。辅助驱动器电路640可输出加重输出数据EMP_DATA。将参照图10描述辅助驱动器电路640。

图10是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

参照图10，辅助驱动器电路1000可包括码选择器电路1010、辅助上拉驱动器电路1020和辅助下拉驱动器电路1030。在图10中，将描述其中辅助上拉驱动器电路1020包括P型晶体管并且辅助下拉驱动器电路1030包括N型晶体管的示例实施例。

码选择器电路1010可根据控制信号CTRL2输出校准码PCODE和NCODE或加重码EPCODE和ENCODE，作为辅助上拉码PU2和辅助下拉码PD2。

码选择器电路1010输出加重码EPCODE、ENCODE作为辅助上拉码PU2和辅助下拉码PD2，使得延迟时段响应于根据PVT和频率信息的操作模式的改变而改变，或者输出校准码PCODE和NCODE作为辅助上拉码PU2和辅助下拉码PD2，使得延迟时段响应于PVT而改变。

当应用启用电平的数据信号OUT和辅助上拉码PU2[N-1:0]时，辅助上拉驱动器电路1020可通过第二节点N2输出‘高’电平的加重输出数据EMP_DATA。这里，第二节点N2可与图5的第一节点N1连接至相同焊盘。根据一些示例实施例，在辅助上拉驱动器电路1020中，在第三电源电压VDDL与第二节点N2之间串联连接的多个晶体管对AU11和AU21、AU12和AU22、……、AU1n和AU2n可并联连接。与辅助上拉码PU2[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管AU11、AU12、……、AU1n的栅极。数据信号OUT施加至晶体管AU21、AU22、……、AU2n的栅极。施加了对应于辅助上拉码PU2[N-1:0]的高位比特的电压的晶体管(例如AU11)的大小(沟道宽度W/沟道长度L)大于施加了对应于辅助上拉码PU2[N-1:0]的低位比特的电压的晶体管(例如AU1n)的大小(沟道宽度W/沟道长度L)。

当应用禁用电平的数据信号OUT和辅助下拉码PD2[N-1:0]时，辅助下拉驱动器电路1030可通过第二节点N2输出‘低’电平的加重输出数据EMP_DATA。根据一些示例实施例，在辅助下拉驱动器电路1030中，在第四电源电压VSSL与第二节点N2之间串联连接的多个晶体管对AD11和AD21、AD12和AD22、……、AD1n和AD2n可并联连接。与辅助下拉码PD2[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管AD11、AD12、……、AD1n的栅极。数据信号OUT被施加至晶体管AD21、AD22、……、AD2n的栅极。

施加了对应于辅助上拉码PD2[N-1:0]的高位比特的电压的晶体管(例如AD11)的大小(沟道宽度W/沟道长度L)大于施加了对应于辅助上拉码PD2[N-1:0]的低位比特的电压的晶体管(例如AD1n)的大小(沟道宽度W/沟道长度L)。

图11A和图11B是示出根据示例实施例的数据输出电路的输出的曲线图。

参照图11A，示出了一个单位间隔(UI)的数据信号。数据信号可为其中主驱动器电路的输出信号1100和辅助驱动器电路的输出信号1101、1102和1103组合的信号。在时间t11，主驱动器电路的输出信号可转变了电压Vs。此时，辅助驱动器电路的输出信号1101、1102和1103不改变。在从时间t 11过去由根据频率信息的操作模式确定的延迟时段Ta、Tb和Tc之后，辅助驱动器电路的输出信号1101、1102和1103转变了电压Vd。也就是说，在从时间t 11过去了延迟时段Ta、Tb和Tc之后，数据信号的电压减小了电压Vd。根据一些示例实施例，具有高操作频率的模式MODE1中的延迟时段Tc最长，并且具有低操作频率的模式MODE3中的延迟时段Ta最短。

在时间t 12，主驱动器电路的输出信号1100可通过电压Vs转换。此时，辅助驱动器电路的输出信号1101、1102和1103不改变。在从时间t 12过去通过根据频率信息的操作模式确定的延迟时段Ta、Tb和Tc之后，辅助驱动器电路的输出信号转变了电压Vd。也就是说，在从时间t 12过去延迟时段Ta、Tb和Tc之后，数据信号的电压增大了电压Vd。

根据输出信号DATA的波形，可以克服由于信道带宽的限制而引起的问题。方波本身将包含频谱中的高频。然而，如果对方波应用逐级降低或增加电平的去加重技术，则可以在很大程度上抑制高频。因此，可以克服信道带宽的限制。

当PVT改变时，由于通过反映对应于PVT改变的校准码来改变延迟时段，因此，即使PVT改变，根据加重驱动的输出也可具有恒定的延迟时段。

当操作频率改变时，通过根据操作频率的改变来改变校准码以调整延迟时段，根据操作频率的增大的信道响应特性可提高。

参照图11B，数据信号可为通过组合主驱动器电路的输出信号1110和辅助驱动器电路的输出信号1111、1112和1113获得的信号。在时间t21，主驱动器电路的输出信号可转变了电压Vs。此时，辅助驱动器电路的输出信号1111、1112和1113不改变。在从时间t21过去预定的延迟时段Td之后，辅助驱动器电路的输出信号1111、1112和1113转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在从时间t21过去延迟时段Td之后，数据信号的电压减小了电压Va、Vb和Vc。根据一些示例实施例，具有高操作频率的模式MODE1中的改变的电压Vc最大，而具有低操作频率的模式MODE3中的改变的电压Va最小。

在时间t22，主驱动器电路的输出信号1110可转变了电压Vs。此时，辅助驱动器电路的输出信号1111、1112和1113不改变。在从时间t22过去延迟时段Td之后，辅助驱动器电路的输出信号1111、1112和1113转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在从时间t22过去延迟时段Td之后，数据信号的电压增大了电压Va、Vb和Vc。

当PVT改变时，由于加重驱动的驱动力通过反映对应于PVT的改变的校准码而改变，因此，即使PVT改变，根据加重驱动的输出的增益也可恒定。

当操作频率改变时，通过根据操作频率的改变来改变校准码以调整加重驱动的驱动力，可补偿由于操作频率的增大导致的信道损耗。

在图11A和图11B中，已描述了根据其中延迟时段和驱动强度改变的加重驱动的数据信号的波形。根据示例实施例，延迟时段和驱动力可一起改变，并且此时数据信号的波形可具有其中图11A和图11B的数据信号的波形组合的形式。

图12是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

参照图12，除辅助驱动器电路1240之外，数据输出电路还包括额外辅助驱动器电路1250。加重控制电路1200可包括模式选择器电路1210、加重码生成器电路1220和数据延迟电路1230。将省略与图6中所述的加重控制电路600和辅助驱动器电路640的操作的部分相同或相似的部分的描述。

除加重控制信号CTRL1和CTRL2之外，模式选择器电路1210还可生成用于控制额外辅助驱动器电路1250的加重控制信号CTRL3。根据一些示例实施例，额外辅助驱动器电路1250可根据控制信号CTRL3利用加重码EPCODE和ENCODE操作或停止操作。

模式选择器电路1210可基于频率信息FREQ生成加重控制信号CTRL3。例如，当根据频率信息FREQ的操作频率高于参考频率时，模式选择器电路1210可生成加重控制信号CTRL3，使得额外辅助驱动器电路1250操作。当根据频率信息FREQ的操作频率小于或等于参考频率时，模式选择器电路1210可生成加重控制信号CTRL3，使得额外辅助驱动器电路1250不操作。

额外辅助驱动器电路1250可包括额外辅助上拉驱动器电路1252和额外辅助下拉驱动器电路1254。额外辅助驱动器电路1250可通过利用加重码EPCODE和ENCODE对通过数据延迟电路1230反相的延迟的数据OUT执行加重驱动。额外辅助驱动器电路1250可输出加重输出数据EMP_DATA’。将参照图13描述额外辅助驱动器电路1250。

图13是示意性地示出根据示例实施例的额外辅助驱动器电路的电路图。参照图13，额外辅助驱动器电路1300可包括缓冲器1310、额外辅助上拉驱动器电路1320和额外辅助下拉驱动器电路1330。在图13中，将描述额外辅助上拉驱动器电路1320包括P型晶体管并且辅助下拉驱动器电路1330包括N型晶体管的示例实施例。

缓冲器1310可根据控制信号CTRL3输出加重码EPCODE和ENCODE，作为辅助上拉码PU3和辅助下拉码PD3。缓冲器1310可输出加重码EPCODE、ENCODE作为辅助上拉码PU3和辅助下拉码PD3，使得延迟时段响应于根据PVT和频率信息的操作模式改变而改变，或者可不输出辅助上拉码PU3和辅助下拉码PD3。

当应用启用电平数据信号OUT和辅助上拉码PU3[N-1:0]时，额外辅助上拉驱动器电路1320可通过第三节点N3输出‘高’电平的加重输出数据EMP_DATA’。这里，第三节点N3可与图5的第一节点N1连接至相同焊盘。

当应用禁用电平的数据信号OUT和辅助下拉码PD3[N-1:0]时，额外辅助下拉驱动器电路1330可通过第三节点N3输出‘低’电平的加重输出数据EMP_DATA’。

由于额外辅助上拉驱动器电路1320和额外辅助下拉驱动器电路1330与图10中描述的辅助上拉驱动器电路1020和辅助下拉驱动器电路1030相同或相似，因此将省略对其的描述。

图14A和图14B是示出根据示例实施例的数据输出电路的输出的曲线图。

图14A是示出当额外辅助驱动器电路不操作时数据信号的波形的曲线图，并且图14B是示出当额外辅助驱动器电路操作时数据信号的波形的曲线图。

比较这两个曲线图，在从主驱动器电路的输出信号1400和1410转换的时刻t31和t41过去相同的延迟时段Td之后，在相同操作模式(MODE1、MODE2、MODE3)中的每一个中，额外辅助驱动器电路操作时输出信号1411、1412和1413的幅值Va’、Vb’和Vc’大于额外辅助驱动器电路未操作时输出信号1401、1402和1403的幅值Va、Vb和Vc。例如，当操作频率超过预定参考频率时，可使用额外辅助驱动器电路以进一步增大去加重驱动的驱动强度，从而补偿额外信道损失。

图15是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

参照图15，加重控制电路1500可包括模式选择器电路1510、加重码生成器电路1520和边缘检测器电路1530。这里，省略了模式选择器电路1510和加重码生成器电路1520的描述，因为它们与图6中的模式选择器电路610和加重码生成器电路620的描述相同或相似。

边缘检测器电路1530可检测数据DOUTB的边缘。根据一些示例实施例，边缘检测器电路1530可检测数据DOUTB的上升沿，并且输出具有启用电平的加重数据OUTPU，以在从上升沿开始对应于加重码EPCODE或校准码PCODE的时间段加重数据信号DATA。边缘检测器电路1530可检测数据DOUTB的下降沿并且输出具有启用电平的加重数据OUTPD，以将数据信号DATA加重从下降沿开始对应于加重码ENCODE或校准码NCODE的时间段。将参照图16描述边缘检测器电路1530。

图16是示出根据示例实施例的边缘检测器电路1600的图。

参照图16，边缘检测器电路1600可包括码选择器电路1610和输出信号生成器电路1620。码选择器电路1610可根据控制信号CTRL1输出校准码PCODE和NCODE或加重码EPCODE和ENCODE，作为切换码SU和SD。码选择器电路1610可输出加重码EPCODE、ENCODE作为切换码SU、SD，使得延迟时段响应于根据PVT和频率信息的操作模式改变而改变，或者输出校准码PCODE和NCODE作为切换码SU和SD，使得延迟时段响应于PVT而改变。

输出信号生成器电路1620可对数据信号DOUTB和其中数据信号DOUTB通过切换码SU和SD延迟并且反相的信号OUT执行OR操作，以输出延迟的数据信号OUTPU。根据一些示例实施例，当数据信号DOUTB和信号OUT二者均处于低电平时，延迟的数据信号OUTPU具有“低”电平，否则其具有“高”电平。

输出信号生成器电路1620可通过对数据信号DOUTB和其中数据信号DOUTB通过切换码SU和SD延迟并反相的信号OUT执行AND操作输出延迟的数据信号OUTPD。根据一些示例实施例，当数据信号DOUTB和信号OUT二者处于高电平时，延迟的数据信号OUTPD具有“高”电平，否则其具有“低”电平。

根据一些示例实施例，输出信号生成器电路1620可包括串联连接的多个反相器1621、1622、1623、OR门控电路1624和AND门控电路1626。数据信号DOUTB可输入至OR门控电路1624的一个输入端子，并且从反相器1623输出的信号OUT可输入至另一输入端子。数据信号DOUTB可输入至AND门控电路1626的一个输入端子，并且从反相器1623输出的信号OUT可输入至另一输入端子。

多个反相器1621、1622和1623的操作与图9的反相器910、920和930的操作相同或相似，因此将省略对其的描述。

返回参照图15，辅助驱动器电路1540可包括辅助上拉驱动器电路1542和辅助下拉驱动器电路1544。辅助驱动器电路1540可针对由边缘检测器电路1530反相和延迟的数据OUTPU、OUTPD通过利用加重码EPCODE和ENCODE或校准码PCODE、NCODE执行加重驱动。辅助驱动器电路1540可输出加重输出数据EMP_DATA。将参照图17描述辅助驱动器电路1540。

图17是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

参照图17，辅助驱动器电路1700可包括码选择器电路1710、辅助上拉驱动器电路1720和辅助下拉驱动器电路1730。在图17中，将描述其中辅助上拉驱动器电路1720包括P型晶体管并且辅助下拉驱动器电路1730包括N型晶体管的示例实施例。

由于码选择器电路1710与参照图10描述的码选择器电路1010相同或相似，因此将省略对其的描述。

关于辅助上拉驱动器电路1720和辅助下拉驱动器电路1730，将省略与参照图10描述的辅助上拉驱动器电路1020和辅助下拉驱动器电路1030的说明相同或相似的部分。

当应用启用电平数据信号OUTPU和辅助上拉码PU4[N-1:0]时，辅助上拉驱动器电路1720可通过第四节点N4输出‘高’电平的加重输出数据EMP_DATA。这里，第四节点N4可与图5的第一节点N1连接至相同焊盘。

根据一些示例实施例，在辅助上拉驱动器电路1720中，在第三电源电压VDDL与第四节点N4之间串联连接的多个晶体管对AU11和AU21、AU12和AU22、……、AU1n和AU2n可并联连接。与辅助上拉码PU4[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管AU11、AU12、……、AU1n的栅极。数据信号OUTPU被施加至晶体管AU21、AU22、……、AU2n的栅极。

当应用启用电平数据信号OUTPD和辅助下拉码PD4[N-1:0]时，辅助下拉驱动器电路1730可通过第四节点N4输出‘低’电平的加重输出数据EMP_DATA。根据一些示例实施例，在辅助下拉驱动器电路1730中，第四电源电压VSSL与第四节点N4之间串联连接的多个晶体管对AD11和AD21、AD12和AD22、……、AD1n和AD2n可并联连接。与辅助下拉码PD4[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管AD11、AD12、……、AD1n的栅极。数据信号OUTPD被施加至晶体管AD21、AD22、……、AD2n的栅极。

图18A和图18B是示出根据示例实施例的数据输出电路的输出的曲线图。

参照图18A，数据信号可为通过将主驱动器电路的输出信号1800与辅助驱动器电路的输出信号1801、1802和1803组合获得的信号。在时间t51，主驱动器电路的输出信号1800可转变了电压Vs。此时，辅助驱动器电路的输出信号1801、1802和1803还转变了预定电压Vd。也就是说，在时间t51，数据信号的电压通过预加重驱动进一步增大了电压Vd。在从时间t51过去通过根据频率信息的操作模式确定的延迟时段Ta、Tb和Tc之后，辅助驱动器电路的输出信号1801、1802和1803转变了电压Vd。也就是说，在从时间t51过去延迟时段Ta、Tb和Tc之后，数据信号的电压减小了电压Vd。根据一些示例实施例，具有高操作频率的模式MODE1中的延迟时段Tc最长，并且具有低操作频率的模式MODE3中的延迟时段Ta最短。

在时间t52，主驱动器电路的输出信号1800可转变了电压Vs。此时，辅助驱动器电路的输出信号1801、1802和1803还转变了预定电压Vd。也就是说，在时间t52，数据信号的电压通过预加重驱动进一步减小了电压Vd。在从时间t52过去通过根据频率信息的操作模式确定的延迟时段Ta、Tb和Tc之后，辅助驱动器电路的输出信号1801、1802和1803转变了电压Vd。也就是说，在从时间t52过去延迟时段Ta、Tb和Tc之后，数据信号的电压增大了电压Vd。

也就是说，当主驱动器电路的输出信号1800从低电平转换为高电平时并且当该高电平从高电平转换为低电平时，其可在通过根据频率信息的操作模式确定的延迟时段Ta、Tb和Tc中以更高的驱动力被驱动。由于数据信号可根据预加重操作增强，因此可防止由于反射现象引起的信号衰减和数据恢复期间出现的误差。

当PVT改变时，由于延迟时段通过反映对应于PVT改变的校准码而改变，因此，即使PVT改变，根据加重驱动的输出也可具有恒定延迟时段。

当操作频率改变时，通过根据操作频率的改变来改变校准码以调整延迟时段，根据操作频率的增加的信道响应特性可提高。

参照图18B，在时间t61，主驱动器电路的输出信号1810可转变了电压Vs。此时，辅助驱动器电路的输出信号1811、1812和1813还转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在时间t61，数据信号的电压由于预加重驱动而根据操作模式进一步增大了电压Va、Vb和Vc。在从时间t61过去预定延迟时段Td之后，辅助驱动器电路的输出信号转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在从时间t61过去延迟时段Td之后，数据信号的电压减小了电压Va、Vb和Vc。根据一些示例实施例，具有高操作频率的模式MODE1中的改变的电压Vc最大，并且具有低操作频率的模式MODE3中的改变的电压Va最小。

在时间t62，主驱动器电路的输出信号1810可转变了电压Vs。此时，辅助驱动器电路的输出信号1811、1812和1813还转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在时间t62，数据信号的电压由于预加重驱动而进一步减小了电压Va、Vb和Vc。在从时间t62过去了延迟时段Td之后，辅助驱动器电路的输出信号1811、1812和1813转变了通过根据频率信息的操作模式确定的电压Va、Vb和Vc。也就是说，在从时间t62过去延迟时段Td之后，数据信号的电压增大了电压Va、Vb和Vc。

当PVT改变时，由于加重驱动的驱动强度通过反映对应于PVT的改变的校准码而改变，因此即使PVT改变，根据加重驱动的输出的增益也可恒定。

当操作频率改变时，通过根据操作频率的改变来改变校准码以调整加重驱动的驱动力，可补偿由于操作频率的增大导致的信道损耗。

已在图18A和图18B中分别描述了根据其中延迟时段和驱动强度改变的加重驱动的数据信号的波形。根据示例实施例，延迟时段和驱动强度可一起改变，并且在这种情况下数据信号的波形可具有图18A和图18B的数据信号的波形组合的形式。

图19是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

参照图19，除辅助驱动器电路1940之外，数据输出电路还包括额外辅助驱动器电路1950。加重控制电路1900可包括模式选择器电路1910、加重码生成器电路1920和边缘检测器电路1930。将省略与图15中描述的加重控制电路1500和辅助驱动器电路1540的操作的部分相同或相似的部分。

除加重控制信号CTRL1和CTRL2之外，模式选择器电路1910还可生成用于控制额外辅助驱动器电路1950的加重控制信号CTRL3。根据一些示例实施例，额外辅助驱动器电路1950可根据控制信号CTRL3，利用加重码EPCODE和ENCODE操作或者停止操作。

模式选择器电路1910可基于频率信息FREQ生成加重控制信号CTRL3。例如，如果根据频率信息FREQ的操作频率高于参考频率，则模式选择器电路1910可生成加重控制信号CTRL3，以操作额外辅助驱动器电路1950。如果根据频率信息(FREQ)的操作频率小于或等于参考频率，则模式选择器电路1910可生成加重控制信号CTRL3，从而额外辅助驱动器电路1950不操作。

额外辅助驱动器电路1950可包括额外辅助上拉驱动器电路1952和额外辅助下拉驱动器电路1954。额外辅助驱动器电路1950可通过利用加重码EPCODE和ENCODE对通过边缘检测器电路1930反相和延迟的数据OUT执行加重驱动。额外辅助驱动器电路1950可输出加重输出数据EMP_DATA’。将参照图20描述额外辅助驱动器电路1950。

图20是示意性地示出根据示例实施例的额外辅助驱动器电路的电路图。

参照图20，额外辅助驱动器电路2000可包括缓冲器2010、额外辅助上拉驱动器电路2020和额外辅助下拉驱动器电路2030。在图20中，将描述额外辅助上拉驱动器电路2020包括P型晶体管并且辅助下拉驱动器电路2030包括N型晶体管的示例实施例。

缓冲器2010可根据控制信号CTRL3输出加重码EPCODE和ENCODE作为辅助上拉码PU3和辅助下拉码PD5。缓冲器2010可输出加重码EPCODE、ENCODE作为辅助上拉码PU5和辅助下拉码PD5，使得延迟时段响应于根据PVT和频率信息的操作模式改变而改变，或者可不输出辅助上拉码PU5和辅助下拉码PD5。

当应用启用电平数据信号OUTPU和辅助上拉码PU5[N-1:0]时，额外辅助上拉驱动器电路2020可通过第五节点N5输出‘高’电平的加重输出数据EMP_DATA’。这里，第五节点N5可与图5的第一节点N1连接至相同焊盘。

当应用启用电平数据信号OUTPD和辅助下拉码PD5[N-1:0]时，额外辅助下拉驱动器电路2030可通过第五节点N5输出‘低’电平的加重输出数据EMP_DATA’。

由于额外辅助上拉驱动器电路2020和额外辅助下拉驱动器电路2030与参照图17描述的辅助上拉驱动器电路1720和辅助下拉驱动器电路1730相同或相似，因此将省略对其的描述。

图21A和图21B是示出根据示例实施例的数据输出电路的输出的曲线图。

图21A是示出当额外辅助驱动器电路不操作时数据信号的波形的曲线图，图21B是示出当额外辅助驱动器电路操作时数据信号的波形的曲线图。

比较这两个曲线图，在主驱动器电路的输出信号2100和2110转变的时刻t71和t81，在相同操作模式MODE1、MODE2和MODE3中的每一个中，额外辅助驱动器电路操作时输出信号2111、2112和2113的幅值Va’、Vb’和Vc’大于额外辅助驱动器电路不操作时输出信号2101、2102、2103的幅值Va、Vb和Vc。例如，当操作频率超过预定的参考频率时，额外辅助驱动器电路可用于进一步增大预加重驱动的驱动强度，从而补偿额外的信道损失。

图22是示意性地示出根据示例实施例的主驱动器电路的电路图。

主驱动器电路2200可包括缓冲器2210、主上拉驱动器电路2220和主下拉驱动器电路2230。在图22中，将描述主上拉驱动器电路2220和主下拉驱动器电路2230二者均包括N型晶体管的示例实施例。在主驱动器电路2200的描述中，将省略与参照图5描述的主驱动器电路500相同或相似的部分。

当应用启用电平数据信号DOUT和主上拉码PU6[N-1:0]时，主上拉驱动器电路2220可通过第六节点N6输出‘高’电平的数据DATA。

根据一些示例实施例，在主上拉驱动器电路2220中，在第一电源电压VDDQ与第六节点N6之间串联连接的多个晶体管对MU11和MU21、MU12和MU22、……、MU1n和MU2n可并联连接。与主上拉码PU6[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管MU11、MU12、……、MU1n的栅极。数据信号DOUT可施加至晶体管MU21、MU22、……、MU2n的栅极。

当应用启用电平数据信号DOUTB和主下拉码PD6[N-1:0]时，主下拉驱动器电路2230可通过第六节点N6输出‘低’电平的数据DATA。根据一些示例实施例，在主下拉驱动器电路2230中，在第二电源电压VSSQ与第六节点N6之间串联连接的多个晶体管对MD11和MD21、MD12和MD22、……、MD1n和MD2n可并联连接。与主下拉码PD6[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管MD11、MD12、……、MD1n的栅极。可将数据信号DOUTB施加至晶体管MD21、MD22、……、MD2n的栅极。

图23是示出根据示例实施例的加重控制电路和辅助驱动器电路的框图。

参照图23，加重控制电路2300可包括模式选择器电路2310、加重码生成器电路2320和边缘检测器电路2330。这里，省略模式选择器电路2310和加重码生成器电路2320的描述，因为它们与图15中的模式选择器电路1510和加重码生成器电路1520的描述相同或相似。

边缘检测器电路2330可检测数据DOUT和数据DOUTB的边缘。根据一些示例实施例，边缘检测器电路2330可检测数据DOUT的上升沿，并在从上升沿开始对应于加重码EPCODE或校准码PCODE的时间段输出具有启用电平的加重数据OUTPU。边缘检测器电路2330可检测数据DOUTB的上升沿，并在从上升沿开始对应于加重码ENCODE或校准码NCODE的时间段输出具有启用电平的加重数据OUTPD。将参照图24描述边缘检测器电路2330。

图24是示出根据示例实施例的边缘检测器电路的图。

参照图24，边缘检测器电路2400可包括码选择器电路2410和输出信号生成器电路2420。码选择器电路2410可根据控制信号CTRL1输出校准码PCODE和NCODE或加重码EPCODE和ENCODE，作为切换码SU和SD。码选择器电路2410可输出加重码EPCODE、ENCODE作为切换码SU、SD，使得延迟时段响应于根据PVT和频率信息的操作模式改变而改变，或者输出校准码PCODE和NCODE作为切换码SU和SD，使得延迟时段响应于PVT而改变。

输出信号生成器电路2420可通过对数据信号DOUT和其中数据信号DOUT通过切换码SU和SD延迟和反相的信号OUT1执行AND操作输出延迟的数据信号OUTPU。根据一些示例实施例，延迟的数据信号OUTPU当数据信号DOUT和信号OUT1二者均处于高电平时具有“高”电平，否则其具有“低”电平。

输出信号生成器电路2420可通过对数据信号DOUTB和其中数据信号DOUTB通过切换码SU和SD延迟和反相的信号OUT2执行AND操作输出延迟的数据信号OUTPD。根据一些示例实施例，延迟的数据信号OUTPD当数据信号DOUTB和信号OUT2二者均处于高电平时具有“高”电平，否则其具有“低”电平。

根据一些示例实施例，输出信号生成器电路2420可包括串联连接的多个反相器2421、2422和2423以及AND门控电路2424；串联连接的多个反相器2425、2426和2427以及AND门控电路2426。数据信号DOUT可输入至AND门控电路2424的一个输入端子，并且从反相器2423输出的信号OUT1可输入至另一输入端子。数据信号DOUTB可输入至AND门控电路2426的一个输入端子，并且从反相器2427输出的信号OUT2可输入至另一输入端子。

多个反相器2421、2422、2423和2425、2426和2427的操作与图9的反相器910、920和930的操作相同或相似，因此将省略对其的描述。

图25是示意性地示出根据示例实施例的辅助驱动器电路的电路图。

参照图25，辅助驱动器电路2500可包括码选择器电路2510、辅助上拉驱动器电路2520和辅助下拉驱动器电路2530。在图25中，将描述其中辅助上拉驱动器电路2520和辅助下拉驱动器电路2530二者均包括N型晶体管的示例实施例。

由于码选择器电路2510与参照图17描述的码选择器电路1710相同或相似，因此将省略对其的描述。

关于辅助上拉驱动器电路2520和辅助下拉驱动器电路2530，将省略与参照图17描述的辅助上拉驱动器电路1720和辅助下拉驱动器电路1730的说明相同或相似的部分。

当应用启用电平数据信号OUTPU和辅助上拉码PU7[N-1:0]时，辅助上拉驱动器电路2520可通过第七节点N7输出‘高’电平的加重输出数据EMP_DATA。这里，第七节点N7可与图22的第六节点N6连接至相同焊盘。根据一些示例实施例，在辅助上拉驱动器电路2520中，在第三电源电压VDDL与第七节点N7之间串联连接的多个晶体管对AU11和AU21，AU12和AU22、……、AU1n和AU2n并联连接。与辅助上拉码PU7[N-1:0]的对应的比特值相对应的电平的电压可施加至晶体管AU11，AU12、……、AU1n的栅极。数据信号OUTPU被施加至晶体管AU21，AU22、……、AU2n的栅极。

当应用启用电平数据信号OUTPD和辅助下拉码PD7[N-1:0]时，辅助下拉驱动器电路2530可通过第七节点N7输出‘低’电平的加重输出数据EMP_DATA。根据一些示例实施例，在辅助下拉驱动器电路2530中，在第四电源电压VSSL与第七节点N7之间串联连接的多个晶体管对AD11和AD21，AD12和AD22、……、AD1n和AD2n可并联连接。对应于辅助下拉码PD7[N-1:0]的对应的比特值的电平的电压可施加至晶体管AD11，AD12、……、AD1n的栅极。数据信号OUTPD可施加至晶体管AD21，AD22、……、AD2n的栅极。

图26是示出根据示例实施例的计算机系统的示例框图。

参照图26，计算系统2600包括处理器2610、存储器2620、存储器控制器2630、储存装置2640、通信接口2650和总线2660。计算系统2600还可包括其它通用组件。

处理器2610控制计算系统2600的各组件的整体操作。处理器2610可实施为诸如中央处理单元(CPU)、应用处理器(AP)和图形处理单元(GPU)的各种处理单元中的至少一个。

存储器2620存储各种数据和命令。存储器2620可实施为参照图1至图25描述的存储器装置。存储器控制器2630控制将数据或命令转移至存储器2620和从存储器2620转移。存储器控制器2630可实施为参照图1至图24描述的存储器控制器。根据一些示例实施例，存储器控制器2630可相对于处理器2610设为分离的芯片。根据一些示例实施例，存储器控制器2630可设为处理器2610的内部配置。

储存装置2640非暂时性地存储程序和数据。根据一些示例实施例，储存装置2640可实施为非易失性存储器。通信接口2650支持计算系统2600的有线/无线互联网通信。另外，通信接口2650可支持除互联网通信之外的各种通信方法。总线2660提供计算系统2600的组件之间的通信功能。总线2660可根据组件之间的通信协议包括至少一种总线。

根据一些示例实施例，参照图1至图25描述的每个构成元件或两个或更多个构成元件的组合可实施为数字电路(其可为硬件和软件的组合)、可编程或不可编程逻辑装置或阵列、微处理器、专用集成电路(ASIC)等。

虽然本发明已结合目前被认为是实际示例实施例的内容进行了描述，但应理解，本发明不限于所公开的实施例。相反，其旨在涵盖所附权利要求的精神和范围内包括的各种修改和等效排列。