用于非易失性存储器的局部参考电压生成器

相关申请的交叉引用

本申请是于2020年12月15日提交的美国非临时申请第17/122,284号的国际申请，本申请根据35U.S.C.119(e)要求于2020年9月30日提交的美国临时专利申请序列第63/085,823号的优先权权益，所有这些申请的全部内容通过引用整体并入本文。

技术领域

本公开内容总体上涉及半导体存储器，并且更具体地涉及具有被划分成分段或块的非易失性存储器(NVM)单元的阵列并且包括局部参考电压生成器的存储器装置及其操作方法。

背景技术

使用采用单端感测的非易失性存储器(NVM)单元的阵列(例如1T1C(1晶体管1电容器)架构)的集成存储器装置提供高存储器密度。NVM存储器单元例如在例如硅-氧化物-氮化物-氧化物-硅(SONOS)型电荷俘获NVM单元中将数据存储为电荷，或者在铁电随机存取存储器(F-RAM)单元中存储为铁电电容器的极化状态。在单端感测/读取中，通过将参考电压与由于单元的电荷或极化状态而在单元的位线上产生的电压进行比较来读取存储在单元中的数据。基于位线电压或电流与参考的比较结果，NVM单元被认为是已编程的或已擦除的。例如，图1中示出了1T1CF-RAM单元。单元100包括铁电电容器102，铁电电容器102具有连接至极板线(PL)的第一极板以及通过由字线(WL)控制的晶体管104耦接至位线(BL)的第二极板。通过对铁电电容器102的任一侧的极板充电来施加电场，迫使铁电电容器内的原子向上或向下取向(取决于电荷的极性)来将数据写入单元，从而存储P项或逻辑“1”、或U项或逻辑“0”。在另一实施方式中，可以反转“P项”和“U项”的逻辑/二进制状态。在单端感测中，通过在板线PL与位线BL之间施加读取电压或者对板线施加脉冲并且操作晶体管104来读取单元100。将经由位线BL输出“P项”或“U项”电压，然后使用存储器装置中的感测放大器106将该“P项”电压或“U项”电压与参考电压(V

通过执行存储器单元的阵列的裕量扫描(margin sweep)以通过读取编程单元(P项)和擦除单元(U项)来确定预期的位线电压来产生参考电压(V

图2是示出来自F-RAM阵列中的存储器单元的存储器信号的裕量扫描的图表，其示出了NVM中的单元的阵列中的不同单元的P项电压和U项电压(位线电压)的统计变化以及对NVM的整体感测裕量的影响。参照图2，可以看出采用使用通过参考位线(Ref.BL)施加至装置中的所有或多个单元(例如1T1C F-RAM单元的阵列)的全局V

在F-RAM阵列中使用1T1C单元的阵列的存储器装置的另一问题源于P项和U项的温度相关性。图3是示出存储器单元的P项和U项的温度相关性的图表，其中，V

再次参照图3，注意到最差情况或最高U项(U0 306)也受到温度相关性和时间相关的退化的影响。然而，已经观察到这两个因素导致U项(U0306)比P项(P0 302)更少的退化。

最后，将理解，由于各个单元的P项和U项值的范围是统计变化的结果，并且由于预计对于较大阵列将存在更大的观察到的变化，因此如果针对整个阵列采用单个全局V

因此，需要包括1T1C NVM单元的阵列的存储器装置及其操作方法，以优化V

发明内容

公开了一种存储器装置或存储器系统及其操作方法，该存储器装置或存储器系统包括被划分成分段或块的单元的阵列以及能够提供用于读取不同块的局部参考电压的参考电压生成器。通常，除了参考电压生成器和被划分成多个块的非易失性存储器(NVM)单元的阵列之外，该装置还包括感测电路，该感测电路耦接至阵列以接收来自阵列的存储器信号并将该存储器信号与局部参考电压进行比较，以从单元中读取数据。参考电压生成器被配置成基于哪个块正被读取来向感测电路提供多个参考电压之一。NVM单元以多个行和多个列布置，每个行共享字线和板线，每个列共享位线，并且阵列基于块中的每个块中的NVM单元的行地址和列地址在逻辑上被划分成多个块，并且参考电压生成器被配置成基于多个块中的NVM单元的行地址和列地址向感测电路提供多个参考电压之一。

还公开了一种操作存储器装置的方法，该存储器装置包括被划分成多个块的存储器单元的阵列和能够向每个块提供优化的局部参考电压的参考电压生成器。通常，该方法开始于基于每个块中的单元的行地址和列地址来将存储器装置中的存储器单元的阵列在逻辑上划分成多个块。接下来，针对每个块执行多次裕量扫描，以确定每个块的优化的局部参考电压。根据每个块的局部参考电压来确定阵列的基准参考电压和每个块的调节参考电压，调节参考电压是可以通过其使基准参考偏移以提供每个块的局部参考电压的电压。每个块的调节参考电压存储在耦接至存储装置或参考电压生成器的查找表中。在多个块之一中的存储器单元的读取操作期间，通过查找该块的调节参考电压并将其与基准参考电压组合，生成最终或局部参考电压，该最终或局部参考电压基本上等于该块的优化的局部参考电压。该局部参考电压被施加至感测放大器的参考位线输入端，该感测放大器耦接至正被读取的存储器单元的位线。

本公开内容的参考电压生成器和方法在以下情况下特别有用：阵列包括单晶体管单电容器(1T1C)铁电随机存取存储器(F-RAM)单元，并且基于正在被读取的块中的F-RAM单元的最低P项(P0)或最高U项(U0)来选择用于读取块之一的参考电压。

附图说明

现在将参照附图仅以示例的方式描述本发明的实施方式，在附图中，对应的附图标记指示对应的部分。此外，并入本文并形成说明书的一部分的附图示出了本发明的实施方式，并且与说明书一起进一步用于说明本发明的原理并使相关领域的技术人员能够实现并使用本发明。

图1是单晶体管单电容器(1T1C)铁电随机存取存储器(F-RAM)单元的示意图；

图2是示出来自F-RAM阵列中的存储器单元的存储器信号的裕量扫描的图表，其示出了P项和U项的统计变化以及对整体感测裕量的影响；

图3是示出F-RAM阵列中的存储器单元的P项和U项的温度相关性和时间相关的退化的图表；

图4是包括存储器阵列和地址相关的局部参考电压生成器的系统的框图；

图5是被划分成针对其生成地址相关的参考电压的多个块的存储器阵列的框图；

图6A、图6B和图6C是示出包括基准V

图7是将图6的局部参考电压生成器耦接至系统中的存储器阵列的感测电路和开关的示意图；

图8是到图6A、图6B和图6C的局部参考电压生成器的信号的时序图；

图9A和图9B是用于基于存储器地址从存储在监控存储器中的查找表中检索V

图10是用于确定包括多个块并且使用地址相关的局部参考电压的存储器装置或系统的基准电压和调节电压并操作该存储器装置或系统的方法的流程图；

图11A和图11B是使用单个全局参考电压操作的存储器系统的存储器裕量结果的图表；

图12A和图12B是使用地址相关的局部参考电压操作的存储器系统的存储器裕量结果的图表；

图13是用于使用局部V

图14示出了未修复的存储器装置、使用全局修复方法修复的同一存储器装置以及使用LVS修复方法修复的存储器装置的P裕量的图表。

具体实施方式

提供了包括被划分成分段或块的单元的阵列和能够提供用于读取不同块的局部参考电压的参考电压生成器的存储器装置或系统、以及用于操作所述存储器装置或系统的方法。该存储器装置和方法提高了产量、可靠性并延长了装置的工作寿命和温度范围，并且在采用单端感测的非易失性存储器(NVM)例如1T1C铁电随机存取存储器(F-RAM)中或与采用单端感测的非易失性存储器(NVM)例如1T1C铁电随机存取存储器(F-RAM)一起特别有用。

在以下描述中，出于说明的目的，阐述了许多具体细节以提供对本发明的透彻理解。然而，对本领域技术人员将明显的是，可以在没有这些具体细节的情况下实践本发明。在其他情况下，为了避免不必要地模糊对本说明书的理解，未详细示出或以框图形式示出公知的结构和技术。

说明书中对“一个实施方式”或“实施方式”的引用意指结合该实施方式描述的特定特征、结构或特性包括在本发明的至少一个实施方式中。短语“在一个实施方式中”在说明书中不同地方的出现不一定都指同一实施方式。本文中使用的术语“耦接”可以包括直接电连接两个或更多个部件或元件以及通过一个或更多个中间部件间接地连接两个或更多个部件或元件两者。

简而言之，存储器装置包括被划分成多个块的非易失性存储(NVM)单元的阵列、耦接至阵列以从阵列接收存储器信号并将存储器信号与参考电压进行比较以从NVM单元读取数据的感测电路。存储器装置还包括参考电压生成器或存储器装置耦接至参考电压生成器，以向感测电路提供参考电压。参考电压生成器被配置成基于块中的哪一个块正被读取来向感测电路提供多个参考电压之一。可以通过被读取的(多个)NVM单元的一个或多个地址来识别被读取的块。

图4示出了包括存储器装置402以及地址相关的局部参考电压(V

系统400还包括用于操作或控制局部参考电压生成器408以提供地址相关的参考电压的参考电压选择电路系统414，该地址相关的参考电压针对正在读取的块406被优化。在所示的实施方式中，这些电路包括配置电路416以向局部参考电压生成器408提供基准参考电压(V

通常，如实施方式所示，系统400还包括耦接至数字控制电路418的地址缓冲器420和非易失性监控存储器422。地址缓冲器420接收正被读取的NVM单元的地址并将其传送给数字控制电路418，以使数字控制电路能够识别正被读取的块406(所请求的NVM单元所在的位置)。监控存储器422包括一个或更多个查找表，这些查找表存储由数字控制电路418用于生成调节参考电压设置的信息。

虽然图4和上文所述的系统400的电路和元件示出为单独的块，但将理解，包括存储器装置402的这些电路和元件中的每一个可以与未示出的存储器装置或系统的其他元件一起整体形成在单个半导体衬底或芯片上，或封装在单个多芯片封装中，并且该系统可以与存储器装置同义。

现在将参照图5至图9对图4中的系统400的电路和元件及其操作进行更详细的描述。

图5是被划分成针对其提供地址相关的参考电压的多个分段或块502的存储器阵列500的框图。每个分段或块502可以由存储器装置中的列地址解码器和行地址解码器(未示出)来寻址，并且由存储器阵列500中的存储器单元的列和行地址的范围来标识或定义。例如，存储器阵列500可以包括被划分成十六(16)个256Kb子阵列504的4Mb存储器阵列，每个子阵列包括一个或更多个块502。对每个块502执行裕量扫描，并且单独针对每个块确定优化的局部参考电压。根据这些局部参考电压，针对整个存储器阵列500或存储器阵列500中的所有块502确定基准参考电压，以及针对每个块502确定适当的调节参考电压。

另外地或可替选地，存储器阵列500可以在物理上(与逻辑上相反)被划分成多个物理上分离的块502，其中，每个单独的块被提供有来自耦接至一个或少量分离的较小块502的多个局部参考电压生成器之一的局部参考电压。

现在将参照图6A至图6C更详细地描述参考电压生成器的实施方式。图6A是参考电压生成器的实施方式的一部分的详细示意图，该参考电压生成器包括基准参考电压(V

在所示实施方式中，基准V

输入信号pVdd[0:7]和pVss[0:7]控制基准V

参考电压生成器设计的一个优点是，需要一些时间将电容器可靠地预充电至Vdd或Vss，并为下一个存储器周期做好准备。因此，pVdd[0:7]和pVss[0:7]信号不能基于传入地址而被即时设置。在所示的设计中，这些输入设置(pVdd[0:7]和pVss[0:7])被设置为使得基准V

调节V

该设计的重要特征是，sVdd[0:3]和sVss[0:3]信号可以基于传入地址被即时改变，因为存在被预充电至Vdd和Vss的15个电容器的完整集合，从而准备好无延迟地被选择性地共享至配电总线618。

图7是示出用于将图6A至图6C的局部参考电压生成器耦接至感测电路并通过感测电路耦接至存储器阵列中的位线(BL)的电路的示意图。参照图7，电路700包括第一MOS开关702和第二MOS开关706，来自参考电压生成器的分配总线618通过第一MOS开关702耦接至总线电容器704，总线电容器通过第二MOS开关706耦接至感测电路710中的分级电容器708。当共享到总线信号(share-to-bus)被施加至第一MOS开关702和第二MOS开关706或被置于有效态时，在参考电压生成器的电容器阵列上产生的电荷被共享到分级电容器708上。感测电路710还包括耦接在感测电路710中的分级电容器708与比较器或感测放大器(感测放大器714)之间的第三开关712。当共享到参考BL信号(share-to-ref-BL)被置于有效态时，并且通常在share-to-bus信号被置于无效态之后，由共享到分级电容器708上的电荷生成的地址相关的局部参考电压被施加至感测放大器714的参考位线(BL)输入。应当理解，图7左侧所示的元件即第一MOS开关702和第二MOS开关706以及总线电容器704可以被包括在局部参考电压生成器或感测电路710中。

尽管图7中仅示出了一个感测电路710，但将理解，存储器装置或系统(未示出)通常包括从1到x的多个感测电路，其中，x等于要读取的存储器阵列的每个块中的位线(BL)的数量。

现在将参照图6A至图6C和图7以及图8描述用于生成地址相关的局部参考电压的局部参考电压生成器的实施方式的操作，图8示出了图6A至图6C和图7所示的信号的时序图。参照图8，操作开始于从t0到t1将预充电信号(prch 802)置于有效态，以对调节V

现在将参照图9A和图9B的示意图描述与参考电压选择电路系统414一起使用或包括在参考电压选择电路系统414中以基于存储器地址从查找表中检索V

当前选定地址的最低有效位(LSb)确定该分段是被视为偶数还是奇数。LSb用作第二多路复用器920和第三多路复用器922的选择器。当LSb为0时，耦接至偶数调节查找表904的第二多路复用器920选择当前地址，并且将LSb被截断的所选地址作为索引提供给偶数调节查找表。当LSb为1时，耦接至偶数调节查找表904的第二多路复用器920选择后续地址，并且将LSb被截断的所选地址作为索引提供给偶数调节查找表904。在even_Vref向量信号924上提供查找的结果。当LSb为0时，耦接至奇数调节值查找表906的第三多路复用器922选择后续地址，并且将LSb被截断的所选地址作为索引提供给奇数调节值查找表906。当LSb为1时，选择耦接至奇数调节值查找表906的第三多路复用器922，并且将LSb被截断的所选地址作为索引提供给奇数调节值查找表906。在odd_Vref向量信号926上提供查找的结果。

live_select信号914的状态由图9B所示的选择电路系统确定。参照图9B，test_scan_mode信号928针对选择电路系统900选择操作模式。当test_scan_mode信号928为1时，模式是测试扫描模式，其中，所有触发器930、932使用同步时钟信号进行操作，并且其中，不期望功能路径中的所有其他元件操作。当test_scan_mode信号928为0时，选择电路系统900处于操作模式，并且到触发器930、932的时钟信号可以是异步的。第一多路复用器934基于test_scan_mode信号928选择要传递到触发器930、932和其他元件的时钟信号。当test_scan_mode信号928为1时，第一多路复用器934传递同步clk_tc_ms_tile时钟信号936，其中，时钟信号的有效沿处于下降沿。当test_scan_mode信号928为0时，通过第一多路复用器934传递的信号是有效读取选通信号(tc_ms_rd_strb_b1时钟信号940和tc_ms_rd_strb_b0时钟信号942)的逻辑或非(NOR)938的结果，其指示宏读取操作的开始。第一多路复用器934的输出通过反相器944传递到由test_scan_mode信号928启用的时钟门控单元(scan_gater946(扫描门控器))。来自scan_gater 946的输出被反相器948反相，并被提供给扫描控制/观察触发器930，并且仅当选择电路系统900在扫描模式下工作时反转(toggle)触发器。

局部V

当新事务开始时，其为读取事务或不是读取事务，如果是读取事务，则其包括或不包括地址阶段。当当前事务是不包括地址阶段的读取事务时，则预期地址是地址零，并且接收作为持续时间为一个时钟周期的脉冲的tc_ms_opc_rcont信号956，其指示将在图9A所示的buffer_segment_addr信号910上找到为零的起始地址。当当前事务是包括地址阶段的读取事务时，接收作为持续时间为一个时钟周期的脉冲的tc_ms_addr_ld1信号958，其指示将在buffer_segment_addr信号910上找到事务的起始地址。当新事务不是读取事务时，则tc_ms_opc_rcont信号956和tc_ms_addr_ld1信号958都不被置于有效态，并且事务的起始地址将在live_segment_addr信号908上找到。

tc_ms_opc_rcont信号956和tc_ms_addr_ld1信号958通过或门960在逻辑“或(OR)”操作中组合，以生成return_to_buf_adr信号，该return_to_buf_adr信号通过反相器962反相，并在与门966中与低有效复位信号(rst_tc_ms_tile_n 964)组合。如果接收到tc_ms_opc_rcont信号956或tc_ms_addr_ld1信号958，则将所得到的逻辑“与”输入到第二多路复用器968，并且在被选择时，将清除或复位live_select触发器932。来自与门966的输出也在异或门970中与来自或门938的输出组合，以向扫描控制/观察触发器930提供数据输入。输入到扫描控制/观察触发器930的数据可以逻辑地表示如下：((非(return_to_buf_adr))与rst_tc_ms_tile)异或(tc_ms_rd_strb_b0或非tc_ms_rd_strb_b1))。结果，当900在扫描模式下操作时，可以在用作到该电路的输入的任何信号上观察到固定故障。扫描控制/观察触发器930的输出的复位状态为0，并且当test_scan_mode信号928为0时，(从通过反相器955操作的触发器930的Q输出耦接的)到live_select触发器932的D输入的默认状态为1。test_reset_control信号972在被置于有效态时，迫使任何随后的低有效复位信号进入它们的高无效状态。当test_scan_mode为1时，第二多路复用器968选择test_reset_control与rst_tc_ms_tile_n 964的逻辑或。当test_scan_mode 928为0时，第二多路复用器968选择rst_tc_ms_tile_n 964与(非(return_to_buf_adr))的逻辑与。第二多路复用器968的输出称为rst_local_async_n。它向live_select触发器932提供低有效复位信号。

现在将参照图10的流程图描述用于确定基准电压和调节电压以及操作使用地址相关的局部参考电压的存储器装置或系统的方法。参照图10，通常该方法开始于基于每个块中的单元的行地址和列地址来将存储器装置中的存储器单元的阵列划分成多个块(1002)。如上所述，这可以包括仅在逻辑上划分阵列，或者在物理上划分阵列，使得每个单独的块被提供有来自耦接至较大存储器阵列中的一个或少量块的多个局部参考电压生成器之一的优化的局部参考电压。该划分还可以包括将较大的存储器阵列在逻辑上或在物理上划分成各自包括一个或更多个块的多个子阵列。

接下来，对每个块执行多次裕量扫描，并且针对每个块确定优化的局部参考电压(1004)。局部参考电压是提供局部参考电压与块中的最高擦除项或U项之间的预定或预定义的最小裕量(U裕量)的电压。如上所述，因为擦除项或U项通常较少受到统计变化的影响，并且被观察到随着时间和温度更加稳定，所以预定义的最小裕量通常被选择为基本上小于局部参考电压与块中的最低编程项或P项之间的裕量(P裕量)。

裕量扫描是指扫描或单调地递增或递减施加至存储阵列或块的参考电压，并且重复地读取存储器单元，以通过读取编程项或P项和擦除项或U项来确定位线信号或电压。如上所述，由于工艺、电压和温度，通过读取不同的存储器单元而得到的位线信号中存在预期的统计变化。特别地，在F-RAM中，由于铁电电容器中的铁电层的尺寸和介电常数的变化，P项和U项存在预期的统计变化。

为了执行裕量扫描，整个阵列或块被写入P项(内部1)，然后使用设定为低电平(低于P项预期的统计变化的最小值)的参考电压读取存储器。在该参考电压处，应当100％通过，即所有单元应当被正确地读取为已编程项或P项。参考电压逐步增加，并重复写入和读取。在某一点处，参考电压将高于块中的最低P项(P0)，并且相关联的存储器单元将故障，也就是说，其将被不正确地读取为已擦除项或U项。随着参考电压增加，越来越多的已编程单元将被错误地读取为已擦除，即读取发生故障(如统计变化所预测的)。可以制作示出根据扫描参考电压的P项位故障计数的图表。在预定数量的增量之后，或者在所有或基本上所有的p项已经故障之后，通过将已擦除项或U项写入整个阵列或块，并且将参考电压从初始高电压(高于U项预期的统计变化的最大值)扫描到较低电压，并且形成根据参考电压的U项位故障计数的图表，来重复该过程。这两个图表可以如上面的图2所示进行组合。最低P项(P0)与特定基准参考电压之间的间隔表示该参考电压的P裕量。最高U项(U0)与参考电压之间的间隔表示U裕量。

然后，根据前一步骤中针对每个块找到的局部参考电压确定整个阵列的基准参考电压，并且针对每个块确定从基准参考电压偏移的调节参考电压(1006)。在一个实施方式中，通过将基准参考电压设置为距整个阵列中最高内部“0”或U项预定量或预定义量的电压，来确定或选择基准参考电压。然后，可以通过计算如下电压来确定调节参考电压，对于每个块，必须通过该电压来调节基准参考电压，以实现或获得基于该块的局部参考电压。这将导致地址相关的最终或局部参考电压与整个阵列上的每个块中的最高内部‘0’或U项之间的恒定或接近恒定的裕量(U裕量)。此外，由于裕量实质上低于局部参考电压与每个块中的最低编程项或P项之间的裕量(P裕量)，所以P裕量也将最大化。

然后，将每个块的调节参考电压存储在耦接至参考电压生成器的监控存储器的查找表中(1008)。接下来，在块之一中的存储器单元的读取操作期间，通过生成基准参考电压、查找正被读取的块的调节参考电压、以及生成调节参考电压并将其与基准参考电压组合来生成最终或局部参考电压(1010)。最后，将局部参考电压耦接或施加至感测放大器的参考位线，该感测放大器耦接至正被读取的存储器单元的位线(1012)。

现在将参照图11A和图11B以及图12A和图12B，对使用地址相关的局部参考电压操作的存储器装置或系统相对于使用单个全局参考电压操作的常规存储系统的存储器裕量的改进进行描述。

图11A和图11B是示出如下存储器装置的存储器裕量结果的图表，该存储器装置包括被划分成十六个256Kb块的4Mb F-RAM阵列，并使用单个全局参考电压进行常规操作。参照图11A，示出了阵列中的每个块的最低P项(P0)的曲线1102、最高U项(U0)的曲线1104以及用于从阵列中的所有块进行读取的单个全局参考电压1106。通过将其选择为距阵列中的最高U项(U0)或最低P项(P0)的固定偏移的常规方式来选择全局参考电压。在本示例中，全局参考电压被选择为具有距如块10所示的最高U项19mV的固定偏移。图11B示出了使用单个全局参考电压1106常规操作的存储器装置中的每个块上的所得P裕量和U裕量。参照图11B，线1108表示P裕量，以及线1110表示U裕量。所得到的最小P裕量和最小U裕量、最大P裕量和最大U裕量以及平均P裕量和平均U裕量如下表1所示。注意，使用单个全局参考电压的操作导致低至18mV的P裕量，这是有问题的，并且在温度上升的情况下可能导致位故障或读取故障，并且将可能缩短存储器装置的工作寿命。

表1

图12A和图12B是示出使用如本文所述的地址相关的局部参考电压操作的同一存储器装置的存储器裕量结果的图表。图12A示出了阵列中的每个块的最低P项(P0)1202、最高U项(U0)1204和十六(16)个地址相关的局部参考电压1206的曲线。如上所述，使用上述方法确定地址相关的局部参考电压1206。也就是说，通过将基准参考电压设置在距阵列中最高U项(U0)的预定义偏移处(即比块10的U0高19mv)来确定基准参考电压，从而针对16个分段或块中的每一个确定调节参考电压，并针对16个分段或块中的每一个生成局部参考电压。图12B示出了使用地址相关的局部参考电压操作的存储器装置中的每个块上的所得的P裕量1208和U裕量1210。所得到的最小P裕量和最小U裕量、最大P裕量和最大U裕量以及平均P裕量和平均U裕量如下表2所示。注意，地址相关的局部参考电压导致所有分段或块上基本恒定的U裕量。还应注意，使用地址相关的局部参考电压进行操作导致最小P裕量增加63％并且平均P裕量增加33％。

表2

在另一方面，公开了局部V

在常规的全局修复方法中，阵列中的所有存储器单元中具有最低编程项或P项的位或存储器单元被阵列中的或与阵列一起制造在管芯或芯片上的先前未使用的备用位或存储器单元替换。简而言之，修复和替换通常在封装管芯之前通过断开链接以将要被替换的存储器单元从阵列中的字线、板线和位线去耦接来完成。通过更新存储器装置中的行和列解码器，使得寻址到故障存储器单元的位改为指向备用存储器单元，将通常形成为耦接至与被替换的存储器单元相同的字线、板线和位线中的一个或更多个的备用存储器单元耦接到阵列中，来代替故障存储器单元。

全局修复方法对于具有单个大型阵列和/或使用单个全局参考的存储器装置是令人满意的。然而，在包括被划分成多个块的1T1C单元的阵列并使用例如上述局部参考电压生成器的存储器装置中，最低编程项或P裕量之间的裕量由块或分段中的最低编程项或P0与地址相关的局部V

相比之下，LVS修复方法将仅在其中编程项或P裕量的裕量低于预定义值的块或分段内修复具有最低编程项或P项(P0)的位。因此，通过使用LVS修复方法，避免了强分段的过度修复，避免了弱分段的修复不足，并且使管芯的编程项或P裕量最大化。

图13是用于修复如下存储器装置中的故障位的LVS修复方法的实施方式的流程图，所述存储器装置包括被划分成多个块的1T1C NVM单元的阵列，并且还包括如上所述的局部参考电压生成器。参照图13，通常该方法开始于基于每个块中的单元的行地址和列地址来将存储器装置中的存储器单元的阵列划分成多个块(1302)。对每个块执行多次裕量扫描，并针对每个块确定优化的局部参考电压(1304)。接下来，识别块中具有最低编程项或P0的存储器单元与局部参考电压之间的裕量低于预定义最小值的块(1306)。然后，通过将所识别的具有低于预定最小值的裕量的块中的具有最低编程项或P0的存储器单元去耦接，并且耦接该块中的备用存储器单元来代替该存储器单元，来修复该块(1308)。

现在将参照图14中所示的图表来描述用于修复具有被划分成多个块的1T1C单元的阵列的存储器装置的故障位的LVS修复方法相对于常规全局修复方法的优点和改进。图14的图表示出了未修复的存储器装置、使用40位全局修复方法修复的同一存储器装置、以及使用LVS修复方法修复的存储器装置的P裕量。图14所示的图表的数据是使用4Mb的F-RAM阵列获得的，该F-RAM阵列被划分成16个256Kb的分段或块，并使用16个地址相关的局部参考电压进行操作。然后首先使用全局修复方法和LVS修复方法来修复具有故障P项的位或存储器单元。在这两种情况下，使用3位全局替换来修复具有故障U项的位。参照图14，线1402示出了未修复存储器装置的每个块或块的P裕量。线1404示出了使用全局修复方法修复的同一存储器装置的每个块或块的P裕量，以及线1406示出了使用LVS修复方法修复的存储器装置的每个块或块的P裕量。在下面的表3中示出了所得到的存储器装置的平均P裕量、最小P裕量、最大P裕量和裕量。注意，表3中的所有值均以局部基准参考电压的V

表3

现在将描述通过在每个块或分段中独立执行n步P裕量二分搜索法来执行对1T1CF-RAM的LVS修复的方法。在该方法中，n步P裕量二分搜索法的每一步将在移动到下一步之前在所有分段中执行。在最后一步将获得最终修复解决方案，即不存在修复不足的分段，分段的过度修复被最小化。

在执行LVS修复之前，必须确定以下三个值：

1.每个分段的最高U项(U0)。该值将用作修复期间针对每个LVS的起点，并且将用于计算P裕量。

2.预定义的最小1T1C裕量限制(P0-U0)。这基于可靠性和产量评估。如果没有针对某些部分找到修复解决方案，这些部分将被拒绝。最小1T1C余量(P0-U0)限制将保证合格部分的可靠性。

3.预定义的P裕量搜索范围。这基于装置的P裕量分布的统计以包括六西格玛的分布。搜索范围将确定搜索步骤的数量。例如，执行2

通常，修复搜索将从V

1T1C裕量限制(P0-U0)是预定义的或被设置为32个V

将尝试在V

以上已经借助于示出指定功能及其关系的实现方式的功能框图和示意性框图描述了本发明的实施方式。为了便于描述，在本文中已经任意限定了这些功能构建块的边界。只要适当地执行所指定的功能及其关系，就可以定义替选边界。

对具体实施方式的前述描述将如此充分地揭示本发明的一般性质，使得其他人员可以在不脱离本发明的总体构思的情况下，通过应用本领域技术内的知识在无需过度实验的情况下容易地修改这样的具体实施方式和/或使其适应于各种应用。因此，旨在基于本文中呈现的教示和指导，使这样的适应和修改在所公开实施方式的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于描述的目的而不是限制的目的，使得本说明书的术语或措辞由技术人员根据这些教示和指导来解释。

应当理解，旨在使用具体实施方式部分而不是发明内容和摘要部分来解释权利要求。发明内容和摘要部分可以阐述发明人所设想的本发明的一个或更多个示例性实施方式，但不是全部示例性实施方式，并且因此，不旨在以任何方式限制本发明和所附权利要求书。

本发明的广度和范围不应受上述任何示例性实施方式的限制，而应仅根据所附权利要求书及其等同物来限定。