控制非易失性存储器件的控制器及其操作方法
文献发布时间：2024-04-18 19:52:40
相关申请的交叉引用
本申请是基于并要求于2021年12月1日在韩国知识产权局提交的韩国专利申请No.10-2021-0170105的优先权，其全部内容通过引用全部合并于此。
技术领域
本公开涉及一种非易失性存储器件、用于控制其的控制器、具有其的存储设备及其操作方法。
背景技术
通常，具有非易失性存储器件的存储设备被广泛用于通用串行总线(USB)驱动器、数码相机、移动电话、智能手机、平板电脑、PC、内存卡和固态硬盘(SSD)。存储设备被用于存储或移动大量数据。最近，存储设备已经小型化，并且以嵌入式形式实现于电子设备中。
发明内容
示例实施例提供一种在支持平面独立命令(PIC)的同时减少面积的非易失性存储器件、用于控制其的控制器、具有其的存储设备及其操作方法。
示例性实施例还提供一种具有最小化面积的能够快速确定每个平面的状态的非易失性存储器件、控制其的控制器、具有其的存储设备及其操作方法。
根据本公开的方面，提供一种控制器的操作方法，所述操作方法包括：向非易失性存储器件发送扩展状态检查命令；在发送所述扩展状态检查命令之后，与所述非易失性存储器件中的平面的数量相对应地翻转(toggle)读取激活信号；以及根据与所述读取激活信号相对应的数据选通信号，通过数据线接收关于所述非易失性存储器件中的一个或更多个平面的状态信息。
所述操作方法还包括：确定所述非易失性存储器件中的所述平面的数量。
与所述平面的数量相对应的信息可以被存储在所述控制器中的只读存储器(ROM)或电熔丝(E-fuse)中。
所述确定所述平面的数量可以包括：向所述非易失性存储器件发送获取特征命令；基于所述获取特征命令从所述非易失性存储器件接收平面数量信息；以及将所述平面数量信息存储在缓冲存储器中。
所述读取激活信号可以在从所述扩展状态检查命令被接收到的时间点起第一时间段之后被输出。
所述读取激活信号可以在读取前导时间之后被翻转。
在访问窗口之后，所述数据选通信号可以基于所述读取激活信号与所述平面的数量相对应地被翻转。
在所述读取激活信号被翻转之后，所述读取激活信号可以具有读取后导时间，直到芯片激活信号、命令锁存激活信号和地址锁存激活信号从低电平转换为高电平为止，以及其中，所述数据选通信号可以在所述读取后导时间期间被翻转。
所述读取激活信号可以在所述读取后导时间之后具有读取后导保持时间，以确保数据输出时间，以及其中，关于所述一个或更多个平面的所述状态信息可以包括在所述读取后导保持时间期间保持在所述数据线中的最后的平面状态信息。
所述扩展状态检查命令可以是77h命令。
根据本公开的另一方面，提供一种控制器的操作方法，所述操作方法包括：向非易失性存储器件发送扩展状态检查命令；在地址周期中向所述非易失性存储器件发送平面位图值，所述平面位图值指示所述非易失性存储器件的多个平面当中的至少一个平面；与由所述平面位图值指示的平面的数量相对应地翻转读取激活信号；以及根据与所述读取激活信号相对应的数据选通信号，通过数据线接收关于由所述平面位图值指示的所述至少一个平面的状态信息。
可以在从所述平面位图值被接收到的时间点起第一时间段之后输出所述读取激活信号。
根据所述操作方法，可以从所述平面位图值的最低有效位开始顺序地分配所述平面的对应的编号。
当所述平面的数量超过8时，添加与超过的平面的数量相对应的地址周期。
所述扩展状态检查命令可以是79h命令。
根据本公开的另一方面，提供一种控制器，所述控制器包括：非易失性存储器接口电路，所述非易失性存储器接口电路通过多个控制引脚和数据线连接到非易失性存储器件，并且被配置为控制所述非易失存储器件；以及存储器件，所述存储器件被配置为存储关于所述非易失性存储器件的平面数量信息，其中，所述非易失性存储器接口电路被配置为：向所述非易失性存储器件发送确定所述非易失存储器件的平面状态的扩展状态检查命令，与所述平面数量信息相对应地翻转读取激活信号，以及基于与所述读取激活信号的翻转相对应的数据选通信号，通过所述数据线接收关于所述非易失性存储器件的平面状态信息。
所述非易失性存储器接口电路还可以被配置为：向所述非易失性存储器件发送获取特征命令，以及根据所述获取特征命令从所述非易失性存储器件接收具有所述平面数量信息的平面独立读取/平面独立命令(PIR/PIC)信息。
所述存储器件可以被实现为非易失性存储器。
所述控制器还可以包括：先进先出(FIFO)存储器，所述先进先出存储器被配置为：存储所述平面状态信息，其中，所述非易失性存储器接口电路还被配置为：基于所述平面状态信息向所述非易失性存储器件发送具有平面独立命令(PIC)的输入/输出请求。
所述非易失性存储器接口电路还可以被配置为：基于关于从所述非易失性存储器件的一个或更多个平面中选择的平面的状态信息，向所述非易失性存储器件发送具有平面独立命令(PIC)的输入/输出请求。
根据本公开的另一方面，提供一种非易失性存储器件，所述非易失性存储器件包括：多个平面；以及控制逻辑，所述控制逻辑被配置为控制所述多个平面中的每个平面的输入/输出操作，其中，所述多个平面中的每个平面包括位线中的每条位线与公共源极线之间的至少两个串，其中，所述至少两个串中的每个串包括：串联连接在所述位线中的一条位线与公共源极线之间的至少一个串选择晶体管、多个存储单元和至少一个接地晶体管，其中，所述至少一个串选择晶体管具有连接到串选择线的栅极，其中，所述多个存储单元中的每个存储单元被提供有来自对应字线的字线电压，其中，所述至少一个接地晶体管包括具有与接地选择线连接的栅极的多个存储块，其中，所述控制逻辑被配置为：从外部设备接收扩展状态检查命令，以及，基于所述扩展状态检查命令，通过数据线将关于所述多个平面中的每一个平面的平面状态信息输出到所述外部设备。
可以与读取激活信号的翻转相对应地输出所述平面状态信息。
控制逻辑还可以被配置为：在地址周期中接收指示所述多个平面中的至少一个平面的平面位图值。
可以从与所述多个平面中的每个平面相对应的就绪和忙碌信号获得所述平面状态信息。
所述非易失性存储器件还可以包括引脚，所述引脚被配置为将就绪和忙碌信号输出到所述外部，其中，所述就绪和忙碌信号处于浮置状态。
根据本公开的另一方面，提供一种存储设备，所述存储设备包括：至少一个非易失性存储器件；以及，控制器，所述控制器被配置为控制所述至少一个非易失性存储器件，其中，所述控制器包括：控制引脚，所述控制引脚被配置为向所述至少一个非易失性存储器件提供控制信号；以及，非易失性存储器接口电路，所述非易失性存储器接口电路被配置为控制所述至少一个非易失性存储器件，其中，所述非易失性存储器接口电路被配置为：向所述至少一个非易失性存储器件输出确定平面状态的扩展状态检查命令，并通过数据线从所述至少一个非易失性存储器件接收平面状态信息。
所述扩展状态检查命令可以是77h命令和79h命令中的一个。
所述非易失性存储器接口电路还可以被配置为使用所述平面状态信息向所述至少一个非易失性存储器件发送具有平面独立命令(PIC)的输入/输出请求。
所述控制器还可以包括存储平面数量信息的存储器件，其中，所述非易失性存储器接口电路还被配置为在发送所述扩展状态检查命令之后与所述平面数量信息相对应地翻转读取激活信号/RE。
所述非易失性存储器接口电路还可以被配置为从所述至少一个非易失性存储器件接收处于浮置状态的就绪和忙碌信号。
根据本公开的另一方面，提供一种非易失性存储器件，所述非易失性存储器件包括：存储单元区域，所述存储单元区域具有第一金属焊盘；以及，存储单元阵列，所述存储单元阵列包括外围电路区域，所述外围电路区域具有第二金属焊盘并通过所述第二金属焊盘垂直连接到所述第一金属焊盘，所述存储单元阵列包括多个存储块，所述多个存储块具有连接到存储单元区域中的多条字线和多条位线的多个存储单元；行译码器，所述行译码器被配置为选择所述外围电路区域中的所述多条字线中的一条字线；页缓冲器电路，所述页缓冲器电路具有连接到所述外围电路区域中的所述多条位线的多个页缓冲器；以及，控制逻辑，所述控制逻辑被设置在所述外围电路区域中，所述控制逻辑被配置为：接收命令锁存激活信号、地址锁存激活信号、芯片激活信号、写入激活信号、读取激活信号和数据选通信号；根据所述命令锁存激活信号和所述地址锁存激活信号，在所述写入激活信号的边沿接收扩展状态检查命令；以及，基于所述扩展状态检查命令与所述读取激活信号的翻转相对应地输出关于所述非易失性存储器件的平面状态信息。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的上述以及其他方面、特征和优点，其中：
图1是示出根据本公开的示例实施例的存储设备的框图；
图2A是示出本公开的多个平面的图，图2B是通过示例的方式示出每个平面的图；
图3是根据本公开的示例实施例的存储块的电路图；
图4是示出根据本公开的示例实施例的控制器的图；
图5是示出根据本公开的示例实施例的扩展状态检查命令(ESC)的时序图；
图6是示出根据本公开的另一示例实施例的扩展状态检查命令(ESC)的时序图；
图7A和图7B是示出根据本公开的示例实施例的确定非易失性存储器件的平面信息的处理的图；
图8A和图8B是示出根据本公开的示例实施例的使用平面位图值选择性地确定平面状态的方法的图；
图9A和图9B是示出根据本公开的另一示例实施例的使用平面位图值选择性地确定平面状态的方法的图；
图10是示出根据本公开的示例实施例的从非易失性存储器件(NVM裸片)输出就绪和忙碌信号(/RnB)的图；
图11是示出根据本公开的示例实施例的非易失性存储器件的操作方法的流程图；
图12是示出根据本公开的示例实施例的控制器的操作方法的流程图；
图13是示出根据本公开的另一示例实施例的控制器的操作方法的流程图；
图14是示出根据本公开的示例实施例的存储设备的操作方法的梯形图；
图15是示出根据本公开的另一示例实施例的存储设备的图；以及
图16是示出根据本公开的示例实施例的以C2C结构实现的非易失性存储器件的图。
具体实施方式
在下文中，将参照附图描述示例实施例。如在此所用，诸如“……中的至少一个”的表述在元素列表之前时，修饰整个元素列表，而不修饰列表中的单个元素。例如，表述“a、b和c中的至少一个”应被理解为包括：仅a、仅b、仅c、a和b二者、a和c二者、b和c二者或者a、b和c全部。
通常，非易失性存储器件可以包括多个平面(plane)。这里，每个平面可以包括存储单元阵列、行译码器和页缓冲器。在示例实施例中，存储单元阵列可以包括多个存储块。这里，多个存储块中的每一个可以包括连接到字线和位线的多个存储单元。这里，多个存储单元中的每一个可以存储至少一位。行译码器可以被实现为基于地址选择多条字线中的一条字线。根据示例实施例，行译码器可以被实现为响应于接收到地址来选择多条字线中的一条字线。在示例实施例中，页缓冲器可以连接到多条位线，并且可以将数据写入到对应的存储单元或者从对应的存储单元读取数据。每个平面可以执行写入操作或读取操作。根据示例实施例，每个平面可以独立地执行写入操作或读取操作。也就是说，非易失性存储器件可以响应于多平面写入命令或多平面读取命令，按平面来独立地执行写入操作或读取操作。
根据本公开的示例性实施例的非易失性存储器件、用于控制该非易失性存储器件的控制器、具有该非易失性存储器件的存储设备以及该非易失性存储器件的操作方法可以使用扩展状态检查命令来获得关于非易失性存储器件内部的每个平面的状态信息。
图1是示例性地示出根据本公开的示例实施例的存储设备10的图。参照图1，存储设备10可以包括至少一个非易失性存储器件(NVM)100和控制器(CTRL)200。
至少一个非易失性存储器件100可以被实现为存储数据。非易失性存储器件100可以包括NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。此外，非易失性存储器件100可以被实现为三维阵列结构。本公开不限于电荷存储层由导电浮栅形成的闪存器件，因此，根据另一示例实施例，本公开的特征可以适用于电荷存储层由绝缘膜形成的电荷陷阱闪存(CTF)。在下文中，为了便于描述，非易失性存储器件100将被称为垂直NAND闪存器件(VNAND)。
此外，非易失性存储器件100可以被实现为包括控制逻辑150和多个平面101、102、…、10K(其中K是大于或等于2的整数)。根据示例实施例，非易失性存储器件100可以支持平面独立命令(PIC)。
控制逻辑150可以被实现为控制平面101、102、…、10K中的每一个平面的操作。根据示例实施例，控制逻辑150可以从控制器200接收扩展状态检查命令，并基于扩展状态检查命令来输出关于平面101、102、…、10K的状态信息。根据示例实施例，控制逻辑150可以从控制器200接收扩展状态检查命令，并响应于扩展状态检查命令来输出关于平面101、102、…、10K的状态信息。此外，控制逻辑150可以存储关于平面101、102、…、10K的状态信息。这里，状态信息可以是与每个平面的就绪和忙碌(RnB)信号相对应的信息。
在示例实施例中，可以基于翻转的RE信号将平面状态信息输出到数据线DQ。根据示例实施例，可以响应于翻转的RE信号将平面状态信息输出到数据线DQ。同时，应当理解，关于本公开的平面状态信息的输出不限于此。因此，根据另一示例实施例，可以通过另一方式输出平面状态信息。
控制逻辑150可以被实现为从控制器(CTRL)200接收命令和地址，并对与地址相对应的存储单元执行与接收到的命令相对应的操作(写入操作、读取操作、擦除操作等)。
控制器(CTRL)200可以通过传输控制信号的多个控制引脚连接到至少一个非易失性存储器件100。例如，控制信号可以包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片激活信号CE、写入使能(WE)信号和读取激活(RE)信号，但是本公开不限于这些信号。此外，控制器(CTRL)200可以被实现为使用控制信号(CLE、ALE、CE、WE、RE等)控制非易失性存储器件100。例如，非易失性存储器件100可以通过根据命令锁存使能(CLE)信号和地址锁存使能(ALE)信号在写入使能(WE)信号的边沿锁存命令CMD或地址ADD来执行写入操作/读取操作/擦除操作。例如，在读取操作期间，芯片激活信号CE可以被激活，CLE可以在命令传输间隔期间被激活，ALE可以在地址传输间隔期间被激活，RE可以在数据通过数据信号线DQ被发送期间的间隔内被翻转。数据选通信号DQS可以以与数据输入/输出速度相对应的频率被翻转。可以与数据选通信号DQS同步地顺序地发送读取数据。
此外，控制器200可以被实现为控制存储设备10的整体操作。控制器200可以执行各种管理操作，诸如高速缓存/缓冲器管理、固件管理、无用单元收集管理、损耗均衡管理、重复数据删除管理、读取刷新/回收管理、坏块管理、多流管理、主机数据和非易失性存储器的映射管理、服务质量(QoS)管理、系统资源分配管理、非易失性存储器队列管理、读取电平管理、擦除/写入管理、热/冷数据管理、断电保护管理、动态热管理、初始化管理、独立磁盘冗余阵列(RAID)管理等。
此外，控制器200可以包括用于执行与非易失性存储器件100的数据通信的非易失性存储器接口电路(NVM IF)202。
非易失性存储器接口电路202可以通过上述多个控制引脚连接到非易失性存储器件100。根据示例实施例，非易失性存储器接口电路202可以支持扩展命令协议。例如，非易失性存储器接口电路202可以发出扩展状态检查命令，以确定非易失性存储器件100的平面状态。非易失性存储器接口电路202可以通过数据线DQ从非易失性存储器件100接收对应于扩展状态检查命令的平面状态信息。这里，平面状态信息可以包括读取通过/失败信息、写入通过/失败消息、就绪/忙碌信息等。
根据本公开的示例实施例的存储设备10包括支持平面独立命令(PIC)的非易失性存储器件100和具有支持扩展命令协议的非易失性存储器接口电路202的控制器200，可以响应于控制器200的扩展状态检查命令而通过数据线输出关于非易失性存储器件100的平面状态信息的全部或部分。因此，本公开的存储设备10可以通过使用平面状态信息来高效地管理非易失性存储器件100。
图2A是示出根据示例实施例的多个平面101、…、10K-1、10K的图，图2B是示出根据示例实施例的每个平面的图。
参照图2A，每个平面可以包括多个存储块BLK1至BLKz(其中，z是等于或大于2的整数)。
参照图2B，每个平面可以包括存储单元阵列110、行译码器120和页缓冲器电路130。
存储单元阵列110可以通过字线WL或者选择线SSL和GSL连接到行译码器120。存储单元阵列110可以通过位线BL连接到页缓冲器电路130。存储单元阵列110可以包括多个单元串。单元串的每个沟道可以在垂直或水平方向上形成。每个单元串可以包括多个存储单元。这里，可以通过施加到位线BL或字线WL的电压来对多个存储单元进行写入、擦除或读取。通常，以页为单位执行写入操作，以块为单位执行擦除操作。存储单元的详细信息在美国专利US 7,679,133、US 8,553,466、US 8,654,587、US 8,559,235和US 9,536,970中进行描述，其通过引用合并于此。在示例实施例中，存储单元阵列110可以包括二维(2D)存储单元阵列，并且2D存储单元阵列可以包括沿行方向和列方向布置的多个NAND串。
行译码器120可以被实现为响应于地址ADD选择存储单元阵列110的存储块BLK1至BLKz中的一个。行译码器120可以响应于地址ADD选择选定存储块的字线中的一条。行译码器120可以向选定存储块的字线传送与操作模式相对应的字线电压VWL。在写入操作期间，行译码器120可以向选定字线施加写入电压和验证电压，并可以向未选字线施加通过电压。在读取操作期间，行译码器120可以向选定字线施加读取电压，并可以向未选字线施加读取通过电压。
页缓冲器电路130可以被实现为用作写入驱动器或读出放大器。在写入操作期间，页缓冲器电路130可以向存储单元阵列110的位线施加与要被写入的数据相对应的位线电压。在读取操作或验证读取操作期间，页缓冲器电路130可以通过位线BL读出存储在选定存储单元中的数据。包括在页缓冲器电路130中的多个页缓冲器中的每一个都可以连接到至少一条位线。
同时，非易失性存储器件100还可以包括输入/输出电路。根据示例实施例，输入/输出电路可以包括用于促进信号或数据的输入的组件和用于促进信号或数据的输出的组件。输入/输出电路可以向页缓冲器电路130提供从外部提供的数据。输入/输出电路可以向控制逻辑150(参见图1)提供从外部提供的命令CMD。输入/输出电路可以向控制逻辑150或行译码器120提供从外部提供的地址ADD。此外，输入/输出缓冲器电路可以将由页缓冲器电路130读出和锁存的数据输出到外部。
同时，根据示例实施例，非易失性存储器件100还可以包括电压发生器140。电压发生器140可以被实现为在控制逻辑150的控制下生成要被施加到各条字线的各种类型的字线电压和要被供应给形成存储单元的体(例如，阱区域)的阱电压。施加到每条字线的字线电压可以包括写入电压、通过电压、读取电压和读取通过电压。在示例实施例中，可以为每个平面设置电压发生器140。然而，本公开不限于此，因此，根据另一示例实施例，平面101、…、10K可以共享电压发生器140。根据另一示例实施例，可以从平面101、..、10K中的每个平面省略电压发生器140。在这种情况下，根据示例实施例，电压发生器140可以被设置在平面101、…、10K的外部。
图3是根据本公开的示例实施例的存储块(BLKi)(其中，i是大于或等于2的整数)的电路图。包括在存储块BLKi中的多个存储NAND串可以在垂直于衬底的方向上形成。
参照图3，存储块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储NAND串NS11至NS33。多个存储NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及接地选择晶体管GST。图3示出多个存储NAND串NS11至NS33中的每一个包括八个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8，但本公开不限于此。
串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2和SSL3。多个存储单元MC1、MC2、…、MC8可以分别连接到对应的栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8。栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8可以对应于字线，并且栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8中的一些可以对应于虚设字线。接地选择晶体管GST可以连接到对应的接地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，接地选择晶体管GST可以连接到公共源极线CSL。
相同高度的字线(例如，WL1)可以共同连接，接地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可以彼此分开。图3示出存储块BLK连接到八条栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8以及三条位线BL1、BL2和BL3，但不一定限于此。
图4是示出根据本公开的示例实施例的控制器200的图。参照图4，控制器200可以包括主机接口(I/F)电路201、非易失性存储器接口电路(NVM I/F)202、至少一个处理器(CPU)210、缓冲存储器220、纠错电路(ECC)230、闪存转换层(FTL)管理器240、分组管理器250和加密设备(安全)260。根据示例实施例，控制器200的一个或更多个组件可以由硬件组件或电路来实现。例如，诸如FTL管理器240、分组管理器250和加密设备260。
主机I/F电路201可以被实现为向主机发送分组以及从主机接收分组。从主机发送到主机I/F电路201的分组可以包括要被写入非易失性存储器100的命令或数据。从主机I/F电路201发送到主机的分组可以包括针对从非易失性存储器100读取的命令或数据的响应。
存储器接口电路202可以向非易失性存储器100发送要被写入非易失性存储器100的数据，或者接收从非易失性存储器100读取的数据。存储器接口电路202可以被实现为符合诸如JEDEC Toggle(翻转)翻转或开放NAND闪存接口(ONFI)的标准协议。
FTL管理器240可以执行各种功能，诸如地址映射、磨损均衡和无用单元收集。地址映射操作是将从主机接收到的逻辑地址改变为实际用于在非易失性存储器100中存储数据的物理地址的操作。磨损均衡是一种通过确保均匀地使用非易失性存储器100中的块来防止特定块的过度劣化的技术，例如，磨损均衡操作可以通过平衡物理块的擦除计数的固件技术来实现。无用单元收集是一种用于通过将块的有效数据复制到新块，然后擦除现有块来确保非易失性存储器100中的可用容量的技术。
分组管理器250可以根据与主机协商的接口协议来生成分组，或者根据从主机接收的分组来解析各种信息。此外，缓冲存储器220可以临时存储要被写入非易失性存储器100的数据或从非易失性存储器100读取的数据。在示例实施例中，缓冲存储器220可以是设置在控制器200中的组件。在另一示例实施例中，缓冲存储器220可以被布置在控制器200的外部。
加密设备260可以使用对称密钥算法对输入到存储设备控制器210的数据执行加密操作和解密操作中的至少一个。加密设备260可以使用高级加密标准(AES)算法来执行数据的加密和解密。加密设备260可以包括加密模块和解密模块。在示例实施例中，加密设备260可以被实现在硬件/软件/固件中。加密设备260可以执行自加密磁盘(SED)功能或可信计算组(TCG)安全功能。SED功能可以使用加密算法将加密数据存储在非易失性存储器件100中，或者可以对来自非易失性存储器件100的加密数据进行解密。可以使用内部生成的加密密钥来执行加密/解密操作。TCG安全功能可以提供一种能够对存储设备100的用户数据进行存取控制的机制。例如，TCG安全功能可以执行外部设备与存储设备100之间的认证过程。在示例实施例中，SED功能或TCG安全功能是可选择的。
在下文中，将描述根据本公开的示例实施例的扩展状态检查命令。
图5是根据本公开的示例实施例的扩展状态检查命令ESC的时序图。
参照图5，用于确定关于非易失性存储器件100的平面101、…、10K(参照图1)的状态信息的扩展状态检查命令ESC可以被发送到数据线DQ[7:0])。例如，可以在芯片激活信号/CE的设置时间tCS通过数据线DQ[7:0]输出扩展状态检查命令ESC。这里，芯片激活信号/CE的设置时间tCS可以从下降沿开始并对应于命令锁存激活信号CLE的设置时间tCALS。可以从命令锁存激活信号CLE的设置时间tCALS到保持时间tCALH输出扩展状态检查命令ESC。
非易失性存储器件100可以接收扩展状态检查命令ESC，并因与平面的数量相对应的读取激活信号/RE的翻转而将每个平面的状态输出到数据线DQ[7:0]。
例如，可以从当从扩展状态检查命令ESC被接收到的时间点起经过了时间tWHR的时间点开始输出读取激活信号/RE。这里，时间tWHR是预定时间。此外，tWHR是从命令、地址或数据输入周期到数据输出周期的时间。读取激活信号/RE可以在读取前导时间tRPRE之后翻转。在这种情况下，可以在访问窗口tDQSRE之后，响应于读取激活信号/RE，与平面的数量对应地翻转数据选通信号DQS。在数据选通信号DQS的每个周期中，可以在上升沿和下降沿输出数据D0、D1、D2和D3。这里，数据D0、D1、D2和D3可以包括对应的平面状态信息。例如，在读取激活信号/RE的一个周期中，可以响应于上升沿输出第一平面101的状态信息D0，可以响应于下降沿输出第二平面102的状态信息D1。在读取激活信号/RE的下一个周期中，可以以相同的方式输出第三平面103的状态信息D2和第四平面104的状态信息D3。
在读取激活信号/RE翻转之后，读取激活信号具有读取后导时间tRPST，直到芯片激活信号/CE、命令锁存激活信号CLE和地址锁存激活信号ALE从低电平转换为高电平为止。即使读取激活信号/RE未翻转，也可以翻转数据选通信号DQS直到读取后导时间tRPST为止。此后，读取激活信号/RE具有读取后导保持时间tRPSTH以校正数据输出时间。可以通过数据线DQ[7:0]输出最后的数据D3，直到读取后导保持时间tRPSTH为止。
在示例实施例中，可以使用保留命令来实现扩展状态检查命令ESC。例如，可以使用77h命令来实现扩展状态检查命令(ESC)。
同时，应理解，图5中示出的扩展状态检查命令ESC的时序仅是示例实施例。按照根据本公开的示例实施例的确定非易失性存储器件的平面状态的方法，可以发送扩展状态检查命令(ESC)，可以在第一时间(例如，tWHR)之后按选定裸片的平面的数量来翻转读取激活信号/RE，可以在第二时间(例如，tDQSRE)之后按翻转次数返回数据选通信号DQS和数据(DQ[7:0])，从而确定平面状态。
同时，图5提出一种用于在一个命令集中请求非易失性存储器件中的所有平面的状态值的新的协议。本公开不限于此。因此，根据本公开的另一示例实施例，协议可以包括用于从非易失性存储器件内部的平面当中选择性地请求状态值的命令集。例如，根据另一示例实施例可以请求选定平面的一个状态，而不是请求非易失性存储器件中的所有平面的状态值。
图6是根据本公开的另一示例实施例的用于扩展状态检查命令(ESC)的时序图。参照图6，平面状态输出协议使用地址周期来指示平面请求状态信息。在输出扩展状态检查命令ESC之后，平面位图值(在本文，也称为平面位图)可以响应于写入使能信号/WE而通过数据线DQ[7:0]被输出。平面位图值可以包括对非易失性存储器件的平面当中被要求状态信息的平面进行指示的信息。可以在地址锁存激活信号ALE的设置时间(tCALS或3(ps))之后接收平面位图值。
在示例实施例中，可以使用保留命令来实现扩展状态检查命令ESC。例如，可以使用78h命令来实现扩展状态检查命令(ESC)。
在根据本公开的示例实施例的确定平面状态的方法中，可以在一个命令集内在地址周期(或相位)中发送平面位图值，并且可以选择性地检查非易失性存储器件的平面当中的状态。
按照根据本公开的示例实施例的确定非易失性存储器件的平面状态的方法，可以发送扩展状态检查命令(ESC)，发送在地址传送周期中选择的平面的位图信息，在第一时间之后(例如，tWHR)翻转读取激活信号/RE达到与将被读取的平面信息一样多次，可以返回与翻转一样多的数据选通信号DQS和具有选定平面状态信息的数据(DQ[7:0])，从而确定平面状态。
在示例实施例中，平面可以按照平面编号的顺序从平面位图的LSB(最低有效位)开始被分配平面位图的位。如果非易失性存储器件是双芯片封装(DDP)、四芯片封装(QDP)或八芯片封装(ODP)，则可以再次添加用于发送平面位图的地址周期。
同时，根据本公开的示例实施例的存储设备可以执行确定非易失性存储器件的平面信息的处理。
图7A和图7B是示出根据本公开的示例实施例的确定非易失性存储器件的平面信息的处理的图。
参照图7A，控制器200的非易失性存储器接口电路NIF 202可以将获取特征命令(CMD)输出到非易失性存储器件100以确定非易失性存储器件100的PIR/PIC(平面独立读取/平面独立命令)支持信息。非易失性存储器件100可响应于获取特征命令输出PIR/PIC信息。控制器200可以通过使用PIR/PIC信息来获得并存储非易失性存储器件100的平面信息。非易失性存储器件100的平面信息可以被存储在控制器200的易失性存储器222中。非易失性存储器接口电路NIF可以发出用于基于平面信息确定每个平面的状态的扩展状态检查命令ESC。
根据本公开的示例实施例的存储设备可以在生成扩展状态检查命令(ESC)之前发出获取特征命令来确定非易失性存储器件中的平面的数量，并确定实现在非易失性存储器件中的支持平面独立命令(PIC)的平面。在确定一次平面信息之后，当不存在电源周期时，控制器中的对应的信息可以被保持。
此外，如图7B中所示，存储设备可以将非易失性存储器件的平面信息存储在控制器200a内部的非易失性存储器或熔丝(fuse)203中。非易失性存储器接口电路NIF可以使用存储在控制器200a中的平面信息发出确定每个平面状态信息的扩展状态检查命令ESC。非易失性存储器件100可以响应于扩展状态检查命令ESC输出每个平面状态信息。控制器200a可以从非易失性存储器件100接收平面状态信息，并将平面状态信息存储在存储器件223中。这里，存储器件223可以包括先入先出(FIFO)存储器。
根据本公开的示例实施例的存储设备在发出扩展状态检查命令ESC之前，将连接到控制器200a的非易失性存储器件100中的平面的数量存储在控制器200a的非易失性存储器(例如，ROM)或电熔丝中，从而在不执行单独的平面信息确定处理的情况下，立即确定与平面的数量相对应的读取激活信号/RE的翻转。
图8A和图8B是示出根据本公开的示例实施例的使用平面位图值的选择性平面状态确定方法的图。
如图8A中所示，在通过数据线DQ输出扩展状态检查命令ESC之后，可以在地址传输定时时输出平面位图值。此后，在预定时间之后，可以通过数据线DQ输出选定平面的平面状态数据。
如图8B中所示，第一DQ值(DQ[0])指示第一平面，第二DQ值(DQ[1])指示第二平面，第三DQ值(DQ[2])指示第三平面，第四DQ值(DQ[3])指示第四平面，第五DQ值(DQ[4])指示第五平面，第六DQ值(DQ[5])指示第六平面，第七DQ值(DQ[06])指示第七平面，第八DQ值(DQ[7])指示第八平面。同时，应理解，本公开的DQ值与平面之间的关系不限于此。
同时，当非易失性存储器件是双芯片封装(DDP)、四芯片封装(QDP)或八芯片封装(ODP)时，非易失性存储器件可以包括八个或更多个平面。在这种情况下，可以多次添加用于发送平面位图的地址周期。
图9A和图9B是示出根据本公开的另一示例实施例的使用平面位图值选择性地确定平面状态的方法的图。
参照图9A，在通过数据线DQ输出扩展状态检查命令ESC之后，可以在地址传输定时时输出多个平面位图值(ADD 1至ADD j)(其中，j是大于或等于2的整数)。此后，在预定时间之后，可以通过数据线DQ输出选定平面的平面状态数据。
参照图9B，第一平面位图值ADD 1指示第一至第八平面(平面1～平面8)，第二平面位图值ADD 2指示第九至第十六平面(平面9～平面16)，第三平面位图值ADD 3指示第17至第24平面(平面17～平面24)，以及第四平面位图值ADD 4指示第25至第32平面(平面25～平面32)。
同时，应理解，图9B中示出的平面位图值与平面之间的关系仅是示例。
同时，根据本公开的示例实施例的每个平面可以输出每个平面中的指示平面状态的就绪和忙碌信号(/RnB)。
图10是示出根据本公开的示例实施例的从非易失性存储器件(NVM裸片)输出就绪和忙碌信号(/RnB)的图。参照图10，可以分别从四个平面输出就绪和忙碌信号/RnB1、/RnB2、/RnB3和/RnB4。可以通过逻辑电路根据就绪和忙碌信号/RnB1、/RnB2、/RnB3和/RnB4的组合输出最终就绪和忙碌信号/RnB。
同时，由于根据本公开的示例实施例的非易失性存储器件(NVM裸片)通过数据线DQ输出平面状态信息，因此也可以输出浮置状态下的最终就绪和忙碌信号/RnB。
图11是示出根据本公开的示例实施例的操作非易失性存储器件100的方法的流程图。参照图1至图11，非易失性存储器件100可以如下操作。
根据示例实施例，非易失性存储器件100可以从外部控制器200(参照图1)接收扩展状态检查命令ESC。这里，扩展状态检查命令ESC可以是用于请求非易失性存储器件100的内部平面的状态的命令。非易失性存储器件100可以基于扩展状态检查命令ESC通过数据线DQ将每个平面状态信息输出到控制器200(S120)。非易失性存储器件100可以响应于扩展状态检查命令ESC通过数据线DQ将每个平面状态信息输出到控制器200。
图12是示出根据本公开的示例实施例的控制器的操作方法的流程图。参照图1至图12，控制器200可以如下操作。
控制器200可以通过使用非易失性存储器件100的平面信息来发出扩展状态检查命令ESC(S210)。这里，平面信息可以被预先存储在控制器200中或者可以是从非易失性存储器件100获得的信息。控制器200可以通过数据线DQ接收与扩展状态检查命令ESC相对应的平面状态信息(S220)。
图13是示出根据本公开的另一示例实施例的控制器200的操作方法的流程图。参照图1至图13，控制器200可以如下操作。
控制器200可以监视至少一个非易失性存储器件100的操作(S310)。控制器200可以确定是否需要非易失性存储器件100的PIR/PIC信息。根据示例实施例，当根据监视结果满足或达到预定条件时，控制器200可以确定需要非易失性存储器件100的PIR/PIC信息(S320)。如果需要PIR/PIC信息，则控制器200可以生成扩展状态检查命令ESC(S330)。控制器200可以接收与扩展状态检查命令ESC相对应的关于非易失性存储器件100的每个平面状态信息(S340)。
图14是示出根据本公开的示例实施例的存储设备10的操作方法的梯形图。参照图14，存储设备10可以如下操作。
控制器CTRL可以向非易失性存储器件NVM发送用于获得平面信息的获取特征命令(S10)。非易失性存储器件NVM可以响应于获取特征命令将平面信息输出到控制器CTRL(S11)。
直到非易失性存储器件NVM断开连接或者电源被切断为止，控制器CTRL可以将接收到的平面信息存储在易失性存储器件中(S12)。此后，控制器CTRL可以通过使用平面信息将扩展状态检查命令ESC输出到非易失性存储器件NVM(S13)。非易失性存储器件NVM可以实时监视每个平面状态(S14)，并且可以响应于扩展状态检查命令ESC将每个平面状态信息输出到控制器CTRL(S15)。在示例实施例中，可以通过数据信道(例如，数据线DQ)发送平面状态信息。在另一示例实施例中，可以通过侧信道(例如，I2C、SPI等)发送平面状态信息。
控制器CTRL可以将接收到的平面状态信息存储在易失性存储器件中。控制器CTRL可以通过使用平面状态信息，将使用PIC命令的输入/输出请求输出到非易失性存储器件NVM(S17)。
同时，根据本公开的示例实施例的存储设备可以包括用于确定平面状态的专用人工智能处理器。
图15是示出根据本公开的另一示例实施例的存储设备30的图。参照图15，存储设备30的控制器200b与图1中示出的控制器相比可以包括确定平面状态的人工智能处理器(即，用于人工智能的处理单元)215。人工智能处理器215可以被实现为发出扩展状态检查命令(ESC)并接收每个平面状态信息，如图1至图14中所描述的。非易失性存储器件100b可以包括在人工智能处理器215的控制下接收扩展状态检查命令ESC并输出每个平面状态信息的控制逻辑150b。
此外，控制器200b可以包括缓冲存储器220b和纠错电路(ECC)230。缓冲存储器220b可以被实现为易失性存储器(例如，静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步RAM(SDRAM)等)或非易失性存储器(闪存、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)等)。
ECC电路230可以被实现为在写入操作期间生成纠错码，并在读取操作期间通过使用纠错码来恢复数据DATA。也就是说，ECC电路230可以生成用于纠正从非易失性存储器件100接收到的数据DATA的故障位或错误位的纠错码(ECC)。ECC电路230可以通过对提供给非易失性存储器件100的数据执行纠错编码来形成添加了奇偶校验位的数据DATA。奇偶校验位可以被存储在非易失性存储器件100中。
此外，ECC电路230可以对从非易失性存储器件100输出的数据DATA执行纠错解码。ECC电路230可以使用奇偶校验来纠正错误。ECC电路230可以使用诸如以下编码调制来纠正错误：低密度奇偶校验码(LDPC)、BCH码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)。同时，当在纠错电路230中无法进行纠错时，可以执行读取重试操作。
同时，根据本公开的示例实施例的非易失性存储器件可以以芯片对芯片(C2C)结构实现。
图16是示出根据本公开的示例实施例的以C2C结构实现的非易失性存储器件1000的图。在C2C结构中，在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路区域PERI的下芯片，并且可以通过接合方法将上芯片和下芯片彼此连接。例如，接合方法可以是将形成在上芯片的最上金属层的接合金属与形成在下芯片的最上金属层的接合金属彼此电连接的方法。在示例实施例中，当接合金属由铜(Cu)形成时，接合方法可以是Cu对Cu接合方法。在另一示例实施例中，接合金属可以由铝(Al)或钨(W)形成。
非易失性存储器件1000的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路元件1220a、1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c，以及分别形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在示例实施例中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻率的钨形成。在示例实施例中，第二金属层1240a、1240b和1240c可以由具有相对低的电阻率的铜形成。
如图16中所示，示出了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但本公开不限于此。至少一个金属层还可以形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的一个或更多个金属层中的至少一部分可以由具有与形成第二金属层1240a、1240b和1240c的铜的比电阻不同的比电阻的铝形成。
在示例实施例中，层间绝缘层1215可以布置在第一衬底1210上以覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。在示例实施例中，层间绝缘层1215可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元区域CELL的上接合金属1371b和1372b。在示例实施例中，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜、钨等形成。此外，单元区域CELL的上接合金属1371b和1372b可以被称为第一金属焊盘，下接合金属1271b和1272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。在示例实施例中，单元区域CELL可以包括第二衬底1310和公共源极线1320。多条字线1331至1338(1330)可以沿垂直于第二衬底1310的上表面的方向(Z轴方向)堆叠在第二衬底1310上。在示例实施例中，串选择线和接地选择线可以分别布置在字线1330的上方和下方。在示例实施例中，多条字线1330可以布置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底1310的上表面的方向(Z轴方向)上延伸，以穿过字线1330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触，第二金属层1360c可以是位线。在示例实施例中，位线1360c可以在平行于第二衬底1310的上表面的第一方向(Y轴方向)上延伸。
如图16中所示，其中布置有沟道结构CH和位线1360c的区域可以被定义为位线接合区域BLBA。在示例实施例中，位线1360c可以在位线接合区域BLBA中电连接到在外围电路区域PERI中设置页缓冲器1393的电路元件1220c。例如，位线1360c可以连接到外围电路区域PERI中的上接合金属金属1371c和1372c。这里，上接合金属1371c和1372c可以连接到与页缓冲器1393的电路元件1220c连接的下接合金属1271c和1272c。在字线接合区域WLBA中，字线1330可以在垂直于第一方向并且平行于第二衬底1310的上表面的第二方向(X轴方向)上延伸。在示例实施例中，字线接合区域WLBA可以连接到多个单元接触插塞1341至1347(1340)。例如，字线1330和单元接触插塞1340可以在被设置为以不同的长度延伸的至少一些字线1330的焊盘中彼此连接。在示例实施例中，第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的单元接触插塞1340的上部。在示例实施例中，单元接触插塞1340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属1371b和1372b以及外围电路区域PERI的下接合金属1271b和1272b连接到外围电路区域PERI。
在示例实施例中，单元接触插塞1340可以电连接到在外围电路区域PERI中设置行译码器1394的电路元件1220b。在示例实施例中，设置行译码器1394的电路元件1220b的工作电压可以不同于设置页缓冲器1393的电路元件1220c的工作电压。例如，设置页缓冲器1393的电路元件1220c的工作电压可以高于设置行译码器1394的电路元件1220b的工作电压。
公共源极线接触插塞1380可以布置在外部焊盘接合区域PA中。在示例实施例中，公共源极线接触插塞1380可以由诸如金属、金属化合物、或多晶硅的导电材料形成。公共源极线接触插塞1380可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380上。例如，其中布置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域PA。第二金属层1360a可以电连接到上金属通孔1371a。上金属通孔1371a可以电连接到上金属图案1372a。
同时，输入/输出焊盘1205和1305可以布置在外部焊盘接合区域PA中。参照图16，覆盖第一衬底1210的下表面的下绝缘层1201可以形成在第一衬底1210下方。此外，第一输入/输出焊盘1205可以形成在下绝缘层1201上。在示例实施例中，第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到布置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的任何一者。在示例实施例中，第一输入/输出焊盘1205可以通过下绝缘层1201与第一衬底1210分开。另外，侧绝缘层可以布置在第一输入/输出接触插塞1203与第一衬底1210之间，以将第一输入/输出接触插塞1203与第一衬底1210彼此电分离。
参照图16，覆盖第二衬底1310的上表面的上绝缘层1301可以形成在第二衬底1310上。此外，第二输入/输出焊盘1305可以布置在上绝缘层1301上。在示例实施例中，第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303、下金属图案1272a和下金属通路1271a连接到布置在外围电路区域PERI中的多个电路元件1220a、1220b和1220c中的至少一个。
在示例实施例中，第二衬底1310和公共源极线1320可以不布置在其中布置有第二输入/输出接触插塞1303的区域中。此外，第二输入/输出焊盘1305在第三方向(Z轴方向)上可以不与字线1380交叠。参照图16，第二输入/输出接触插塞1303可以在平行于第二衬底1310的上表面的方向上与第二衬底1310分开。此外，第二输入/输出接触插塞1303可以穿过单元区域CELL的层间绝缘层1315而连接到第二输入/输出焊盘1305。在示例实施例中，第二输入/输出焊盘1305可以电连接到电路元件1220a。
在示例实施例中，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，非易失性存储器件1000可以仅包括布置在第一衬底1210上的第一输入/输出焊盘1205，或者仅包括布置在第二衬底1310上的第二输入/输出焊盘1305。在另一示例实施例中，非易失性存储器件1000可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
在包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每个区域中，最上金属层的金属图案作为虚设图案存在，或者最上金属层可以为空。
在根据本公开的示例实施例的非易失性存储器件1000中，在外部焊盘接合区域PA中，可以在外围电路区域PERI的最上金属层上形成具有与单元区域CELL的上金属图案1372a的形状相同的形状的下金属图案1273a，以对应于形成在单元区域CELL上的最上金属层上的上金属图案1372a。
形成在外围电路区域PERI的最上金属层上的下金属图案1273a可以不连接到外围电路区域PERI中的单独的接触。类似地，在外部焊盘接合区域PA中，可以形成具有与外围电路区域PERI的下金属图案的形状相同的形状的上金属图案，以对应于形成在外围电路区域PERI的最上金属层上的下金属图案。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元区域CELL的上接合金属1371b和1372b。
此外，下接合金属1251和1252可以形成在位线接合区域BLBA的金属层上。在位线接合区域BLBA中，可以在单元区域CELL的最上金属层上形成具有与外围电路区域PERI的下金属图案1252的形状相同的形状的上金属图案1392，以对应于形成在外围电路区域PERI的最上金属层上的下金属图案1252。在示例实施例中，在形成在单元区域CELL的最上金属层上的上金属图案1392上可以不形成接触。
在示例实施例中，可以在单元区域CELL和外围电路区域PERI中的一个区域中的最上金属层上形成具有与形成的金属图案的截面形状相同的截面形状的增强金属图案，以对应于形成在单元区域CELL和外围电路区域PERI中的另一个区域的最上金属层上的金属图案。
通常，在由于焊盘限制而难以使用RnB引脚的移动产品中使用支持平面独立读取(PIR)/平面独立命令(PIC)的NAND闪存器件的情况下，使用现有技术的命令来确定平面的就绪&忙碌状态的开销占整体性能的大部分。在使用CE控制的RnB的固态硬盘(SSD)(其减少了所需RnB焊盘的数量)中，支持PIR/PIC的NAND闪存器件不使用对应的技术。
本公开的一个或更多个示例实施例提供一种用于在有限的引脚情况下确定每个平面的状态的扩展命令集的新的协议。在本公开的确定平面的状态的方法中，可以仅通过/RE的翻转来检查在一个命令集内的配置在裸片中的所有平面的状态值。本公开的确定平面状态的方法可以消除现有73/78h命令集的重复开销。例如，本公开的协议可以发送77h命令，在预定时间tWHR之后与选定裸片中的平面的数量一样多地翻转/RE，并在预定时间tDQSRE之后返回与翻转一样多的DQS和DQ[7:0]，从而确定平面状态。因此，本公开中提供的协议可以消除重复开销。
此外，本公开的一个或更多个示例实施例提供一种用于选择性地确定平面状态的扩展命令集的新的协议。
在本公开的确定平面状态的方法中，可以通过在一个命令集中的地址周期(相位)中发送平面位图值来选择性地检查配置在裸片中的平面的状态。例如，根据本公开的协议，可以通过发送79h命令、在地址周期中发送选定的裸片中要被检查的平面的位图信息，以及在预定时间tWHR之后与要被读取的平面信息一样多次地翻转/RE，并在预定时间tDQSRE之后返回具有翻转一样多的DQS的DQ[7:0]和选定平面状态信息来检查平面状态。
在示例实施例中，逻辑地址可以从第一平面(LUN0平面0)开始按顺序分配给平面位图[0]的最低有效位(LSB)。在具有DDP或更高版本的NAND闪存器件的情况下，可以再次添加用于平面位图传输的地址周期。
根据本公开的示例实施例的存储设备可以包括控制器，该控制器包括支持新的扩展命令协议的NAND I/F(接口)模块和支持平面独立命令(PIC)的NAND闪存器件。在示例实施例中，控制器可以包括固定平面状态确定处理逻辑(例如，77h命令传输和/RE翻转)。在示例实施例中，控制器可以包括可选的平面状态确定处理逻辑(例如，79h命令传输、平面位图ADDR传输和/RE翻转)。在示例实施例中，控制器可以包括存储平面状态的FIFO存储器。
在根据本公开的示例实施例的存储设备及其操作方法中，可以通过使用与一个命令集中的平面的数量相对应的/RE翻转来检查配置在裸片中的所有平面状态值。在示例实施例中，在使用扩展命令之前，可以执行用于确定与控制器连接的NAND闪存中的平面的数量的获取特征命令操作，并且通过该操作，可以检查出实现在NAND闪存中的支持PIC的平面。在示例实施例中，当在一次确定平面信息之后没有电源周期时，可以存储与控制器内部相对应的平面信息。在示例实施例中，在使用扩展命令之前，NAND闪存的平面的数量可以被存储在控制器中的非易失性存储器(ROM)或电熔丝中。此外，可以确定与平面的数量相对应的/RE翻转。
根据本公开的另一示例实施例的存储设备及其操作方法，可以通过在一个命令集中在地址周期(相位)中发送用于确定状态的平面位图值来选择性地检查配置在裸片中的平面当中的平面状态。
在示例实施例中，平面位图可以被分配给DQ[7:0]的8位。例如，可以映射LSB DQ[0]与平面0，可以映射MSB DQ[7]与平面7。反之亦然。也就是说，LSB DQ[0]可以被映射到平面7，MSB DQ[7]可以被映射到平面0。
同时，如果由配置在存储设备中的NAND闪存支持的平面的数量为8或更多，则地址周期可以延长。例如，当意图发送平面#9的平面位图时，平面位图可以被发送为{ADDRCycle 1}DQ[7:0]＝8’h00,{ADDR Cycle 2}DQ[7:0]＝8’h01。也就是说，在扩展命令
预计根据本公开的示例实施例的存储设备会减少为了确定支持PIC操作的NAND闪存的单独平面的状态而与平面的数量一样多地发送状态检查命令的开销，从而提高性能。
同时，如上所述，已经使用扩展命令协议描述了平面状态确定过程。与现有技术相比，根据本公开的示例性实施例的平面状态确定方法可以被称为一次状态确定方法(Atonce Status Determine method)。
根据本公开的示例实施例的平面状态确定方法，通过发送一次状态检查命令(Atonce Status check command)，可以仅通过/RE翻转来通过数据选通信号(DQS)和对应的DQ[7:0]容易地检查关于选定裸片中的所有平面的就绪&忙碌状态信息。本公开可以解决表示一个裸片的状态的RnB焊盘的芯片尺寸或每个RnB焊盘的平面状态的问题。此外，本公开可以克服现有状态确定方法中的返回与平面的数量一样多的命令和DQS/DQ[7:0]的开销。此外，本公开可以克服无法在CE控制的RnB中确定每个平面的状态的限制。
例如，根据使用新的一次状态确定方法(At once Status Determine method)的读取状态增强命令(假设77h)的平面状态确定方法，当假定在发送命令77h CMD之后要检查平面计数4，在第一/RE翻转、第二/RE翻转、第三/RE翻转和第四/RE翻转之后，返回DQ[7:0]平面0状态，返回DQ[7:0]平面1状态，返回DQ[7:0]平面2状态，返回DQ[7:0]平面3状态，从而提高性能。
本公开公开了一种改进的“一次状态检查命令”和状态确定协议。通过新的“一次状态检查命令”77h来检查四个平面状态。首先，在发送新定义的77h命令之后，可以发送要确定状态的数量，按相应的数量利用/RE信号生成翻转(低->高)选通信号，NAND闪存可以通过接收/RE信号而产生DQS，并执行对应的DQS的边缘对齐，从而将平面状态值返回到DQ[7:0]值。
例如，当请求4条平面信息的平面计数被设置为4时，/RE翻转可以被生成4次。NAND闪存可以将与/RE相对应的DQS返回选通传送到控制器，并对DQS执行边缘对齐，从而将平面0/1/2/3的状态返回给DQ[7:0]值。控制器可以通过延迟DQS以锁存DQ[7:0]值来读取平面状态信息。例如，如果平面状态值为“E0h”，则为就绪，如果平面的状态值具有另一值“E1h”等，则为忙或错误。
根据本公开的示例性实施例的非易失性存储器件、用于控制其的控制器、具有其的存储设备及其操作方法使用扩展状态检查命令通过数据线输出每个平面状态信息，从而在获得平面信息的同时显著地减小面积。