一种延迟锁相环、时钟同步电路和存储器

技术领域

本公开涉及半导体存储器技术领域，尤其涉及一种延迟锁相环、时钟同步电路和存储器。

背景技术

在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，延迟锁相环需要对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行同步，以便后续作为采样时钟信号进行数据采样处理。具体来说，延迟锁相环中至少需要设置4条延迟线，以便实现对四相位时钟信号的分别校准，不仅增加了电路的制造成本，而且容易由于延迟线不匹配产生相位误差，降低了存储器的性能。

发明内容

本公开提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环减少了延迟线的数量，不仅能够减少电路面积，而且改善信号的相位误差。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括：

时钟产生模块，配置为生成第一时钟信号和第二时钟信号；

第一延迟线，配置为接收所述第一时钟信号，对所述第一时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第一同步时钟信号；

第二延迟线，配置为接收所述第二时钟信号，对所述第二时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第二同步时钟信号；其中，所述第一同步时钟信号和所述第二同步时钟信号之间的相位差为90度；

分相模块，配置为接收所述第一同步时钟信号和所述第二同步时钟信号；对所述第一同步时钟信号和所述第二同步时钟信号进行分相处理，得到第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号，且所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号之间的相位依次相差90度。

在一些实施例中，所述时钟产生模块包括：

时钟转换模块，配置为基于一对差分时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的频率与所述差分时钟信号的频率相同；时钟预处理模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频和移相处理，输出所述第一时钟信号和所述第二时钟信号；其中，所述第一时钟信号的频率与所述第二时钟信号的频率相同，且所述第一时钟信号的频率是所述待处理时钟信号的频率的一半。

在一些实施例中，所述第一延迟线包括：

第一占空比调节模块，配置为接收第一占空比控制信号和所述第一时钟信号，基于所述第一占空比控制信号对所述第一时钟信号进行占空比调节处理，输出第一中间时钟信号；第一粗调延迟模块，配置为接收粗调控制信号和所述第一中间时钟信号，基于所述粗调控制信号对所述第一中间时钟信号进行延迟处理，输出第二中间时钟信号；第一细调延迟模块，配置为接收细调控制信号和所述第二中间时钟信号，基于所述细调控制信号对所述第二中间时钟信号进行延迟处理，输出第三中间时钟信号；第二占空比调节模块，配置为接收第二占空比控制信号和所述第三中间时钟信号，基于所述第二占空比控制信号对所述第三中间时钟信号进行占空比调节处理，输出第四中间时钟信号；第一相位调节模块，配置为接收正交相位调节信号和所述第四中间时钟信号，基于所述正交相位调节信号对所述第四中间时钟信号进行相位调节处理，输出所述第一同步时钟信号。

在一些实施例中，所述第二延迟线包括：

第三占空比调节模块，配置为接收第一占空比控制信号和所述第二时钟信号，基于所述第一占空比控制信号对所述第二时钟信号进行占空比调节处理，输出第五中间时钟信号；第二粗调延迟模块，配置为接收粗调控制信号和所述第五中间时钟信号，基于所述粗调控制信号对所述第五中间时钟信号进行延迟处理，输出第六中间时钟信号；第二细调延迟模块，配置为接收细调控制信号和所述第六中间时钟信号，基于所述细调控制信号对所述第六中间时钟信号进行延迟处理，输出第七中间时钟信号；第四占空比调节模块，配置为接收第二占空比控制信号和所述第七中间时钟信号，基于所述第二占空比控制信号对所述第七中间时钟信号进行占空比调节处理，输出第八中间时钟信号；第二相位调节模块，配置为接收正交相位调节信号和所述第八中间时钟信号，基于所述正交相位调节信号对所述第八中间时钟信号进行相位调节处理，输出所述第二同步时钟信号。

在一些实施例中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的时钟分布网络后用于数据采样处理；所述延迟锁相环还包括第三延迟线和复制延迟模块，所述第三延迟线与所述第一延迟线的结构相同，所述复制延迟模块至少是基于所述时钟分布网络得到的；所述第三延迟线，配置为接收所述第一时钟信号，对所述第一时钟信号进行占空比调节处理、延迟处理和相位调节处理，输出复制时钟信号；其中，所述复制时钟信号和所述第一同步时钟信号的波形相同；所述复制延迟模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行延迟处理，输出反馈时钟信号；其中，所述反馈时钟信号与所述第一目标时钟信号经过所述时钟分布网络后的波形相同。

在一些实施例中，所述延迟锁相环还包括：

延迟控制模块，配置为接收所述第一时钟信号和所述反馈时钟信号，输出所述粗调控制信号和所述细调控制信号；占空比控制模块，配置为接收所述复制时钟信号，输出所述第一占空比控制信号和所述第二占空比控制信号；正交相位控制模块，配置为接收所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号，输出所述正交相位调节信号。

在一些实施例中，所述延迟控制模块包括：

时间数字转化模块，配置为接收所述第一时钟信号和所述反馈时钟信号，基于所述第一时钟信号和所述反馈时钟信号，输出所述粗调控制信号的初始值；相位差检测模块，配置为接收所述第一时钟信号和所述反馈时钟信号，对所述第一时钟信号和所述反馈时钟信号之间的相位差进行检测，输出相位检测信号；粗调逻辑模块，配置为接收所述相位检测信号和所述粗调控制信号的初始值，基于所述相位检测信号对所述粗调控制信号的初始值进行更新；细调逻辑模块，配置为接收所述相位检测信号，基于所述相位检测信号，输出所述细调控制信号。

在一些实施例中，所述占空比控制模块包括：

占空比检测模块，配置为接收所述复制时钟信号，对所述复制时钟信号进行占空比检测，输出占空比检测信号；第一占空比逻辑模块，配置为接收所述占空比检测信号，基于所述占空比检测信号，输出所述第一占空比控制信号；第二占空比逻辑模块，配置为接收所述占空比检测信号，基于所述占空比检测信号，输出所述第二占空比控制信号。

在一些实施例中，所述正交相位控制模块包括：

正交相位检测模块，配置为对所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号进行相位检测，得到正交检测信号；正交相位逻辑模块，配置为接收所述正交检测信号，基于所述正交检测信号，输出所述第二占空比控制信号。

在一些实施例中，所述时钟预处理模块包括首尾依次相连的第一可控非门单元、第二可控非门单元、第三可控非门单元和第四可控非门单元，所述第一可控非门单元的输出端和所述第三可控非门单元的输出端之间设置第一数据保持单元，所述第二可控非门单元的输出端和所述第四可控非门单元的输出端之间设置第二数据保持单元；其中，在所述第一可控非门单元中，第一控制端和第二控制端均接收所述待处理时钟信号；在所述第二可控非门单元中，第一控制端接收所述待处理时钟信号的反相信号，第二控制端接收所述待处理时钟信号；在所述第三可控非门单元中，第一控制端接收所述待处理时钟信号，第二控制端接收所述待处理时钟信号的反相信号；在所述第四可控非门单元中，第一控制端接收所述待处理时钟信号的反相信号，第二控制端接收所述待处理时钟信号；所述第三可控非门单元的输出端用于输出所述第二时钟信号，所述第四可控非门单元的输出端用于输出所述第一时钟信号。

在一些实施例中，所述占空比检测模块包括：

反相处理模块，配置为接收所述复制时钟信号，基于所述复制时钟信号，输出第一信号和第二信号；其中，所述第一信号和所述第二信号之间的相位差为180度；转换模块，配置为接收所述第一信号和所述第二信号，将所述第一信号转化为第一电压，并将所述第二信号转化为第二电压；滤波模块，配置为接收所述第一电压和所述第二电压，对所述第一电压和所述第二电压进行滤波处理，输出第一目标电压和第二目标电压；比较模块，配置为接收所述第一目标电压和所述第二目标电压，对所述第一目标电压和所述第二目标电压进行比较，输出所述占空比检测信号。

在一些实施例中，将第一占空比调节模块、第二占空比调节模块、第三占空比调节模块和第四占空比调节模块中的任意一个称为占空比调节模块；其中，所述占空比调节模块包括多个调节模块，且所述多个调节模块呈现串联状态；每个调节模块均包括量程选择单元和多个第五可调非门单元，且所述量程选择单元和多个第五可调非门单元呈现并联状态；所述第一占空比控制信号包括第一量程信号和第一控制信号，所述第二占空比控制信号包括第二量程信号和多个第二控制信号；若所述调节模块属于所述第一占空比调节模块或者所述第三占空比调节模块，所述量程选择单元由所述第一量程信号进行控制，所述第五可调非门单元由所述第一控制信号进行控制；若所述调节模块属于所述第二占空比调节模块或者所述第四占空比调节模块，所述量程选择单元由所述第二量程信号进行控制，所述第五可调非门单元由所述第二控制信号进行控制。

在一些实施例中，所述分相模块包括：

第一分相模块，配置为接收所述第一同步时钟信号，对所述第一同步时钟信号进行分相处理，输出所述第一目标时钟信号和所述第三目标时钟信号；第二分相模块，配置为接收所述第二同步时钟信号，对所述第二同步时钟信号进行分相处理，输出所述第二目标时钟信号和所述第四目标时钟信号。

在一些实施例中，所述第一分相模块包括第一分相链路和第二分相链路，所述第一分相链路和所述第二分相链路之间设置第三数据保持单元；所述第一分相链路的输入端和所述第二分相链路的输入端均用于接收所述第一同步时钟信号；所述第一分相链路的输出端用于输出所述第一目标时钟信号，所述第二分相链路的输出端用于输出所述第三目标时钟信号；所述第二分相模块包括第三分相链路和第四分相链路，所述第三分相链路和所述第四分相链路之间设置第四数据保持单元；所述第三分相链路的输入端和所述第四分相链路的输入端连接均用于接收所述第二同步时钟信号；所述第三分相链路的输出端用于输出所述第二目标时钟信号，所述第四分相链路的输出端用于输出所述第四目标时钟信号；其中，所述第一分相链路与所述第三分相链路的结构相同，所述第二分相链路和所述第四分相链路的结构相同。

第二方面，本公开实施例提供了一种时钟同步电路，所述时钟同步电路包括如第一方面所述的延迟锁相环和数据模块，所述延迟锁相环和所述数据模块之间设置第一时钟分布网络、第二时钟分布网络、第三时钟分布网络和第四时钟分布网络；其中，

所述延迟锁相环，配置为生成所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号，且所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号之间的相位依次相差90度；

所述数据模块，配置为通过所述第一时钟分布网络接收所述第一目标时钟信号，通过所述第二时钟分布网络接收所述第二目标时钟信号，通过所述第三时钟分布网络接收所述第三目标时钟信号，通过所述第四时钟分布网络接收所述第四目标时钟信号，并利用接收到的信号执行数据采样处理。

第三方面，本公开实施例提供了一种存储器，所述存储器至少包括如第二方面所述的时钟同步电路。

本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：时钟产生模块，配置为生成第一时钟信号和第二时钟信号；第一延迟线，配置为接收第一时钟信号，对第一时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第一同步时钟信号；第二延迟线，配置为接收第二时钟信号，对第二时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第二同步时钟信号；其中，第一同步时钟信号和第二同步时钟信号之间的相位差为90度；分相模块，配置为接收第一同步时钟信号和第二同步时钟信号；对第一同步时钟信号和第二同步时钟信号进行分相处理，得到第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号，且第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号之间的相位依次相差90度。这样，本公开实施例提供的延迟锁相环减少了延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

附图说明

图1为本公开实施例提供的一种延迟锁相环的结构示意图；

图2为本公开实施例提供的一种延迟锁相环的具体结构示意图；

图3为本公开实施例提供的时钟预处理模块的结构示意图；

图4为本公开实施例提供的时钟预处理模块的局部结构示意图；

图5为本公开实施例提供的占空比检测模块的结构示意图；

图6为本公开实施例提供的占空比调节模块的结构示意图；

图7为本公开实施例提供的量程选择单元的结构示意图；

图8为本公开实施例提供的第五可调非门单元的结构示意图；

图9为本公开实施例提供的分相单元的结构示意图；

图10为本公开实施例提供的一种时钟同步电路的结构示意图；

图11为相关技术提供的一种延迟锁相环的结构示意图；

图12为本公开实施例提供的一种存储器的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一第二第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一第二第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍数据速率内存(Double Data Rate SDRAM，DDR)

第5代DDR标准(DDR5 Specification，DDR5 SPEC)

延迟锁相环(Delay Locked Loop，DLL)是在锁相环(Phase Locked Loop，PLL)的基础上发展形成的，主要将PLL的振荡器电路换成为一阶系统的可调延迟线。相比PLL来说，DLL具有稳定、锁定速度快等优点。DLL常用于DDR5的时钟同步电路，时钟同步电路用于将系统送过来的读时钟与内部的数据同步信号DQS进行同步。时钟同步电路首先对系统送过来的差分时钟进行分频与移相，产生四相位时钟信号，然后进入DLL电路对四相位时钟信号进行同步处理，将四相位时钟信号之间的相邻相位差校准为90度。这样，DDR5的数据接收端使用校准后的四相位时钟信号对数据进行交替采样，这样做有助于减少码间串扰效应、提高信号完整性。

DLL可以分为模拟型DLL与数字型DLL，由于模拟型DLL电路锁定速度较慢，DDR5里常采用数字型DLL电路进行锁相。数字型DLL的可调延时线采用粗调延时线和细调延时线级联的方式，粗调延时线常采用与非门(NAND)作为延时单元，细调延时线常采用相位插值技术实现信号延迟。应理解，为了满足相位插值的分辨率，粗调延时单元的延时不能设置得太大。因此，为了具有较宽的频率调节的范围，粗调延时单元的数量不可避免地会增加，导致可调延迟线会占据比较大的电路面积。

在相关技术中，延迟锁相环对四相位时钟各配备了一条可调延迟线，导致电路的面积较大，增加了电路的制造成本，而且也增大了延迟线不匹配带来的相位误差。

基于此，该延迟锁相环包括：时钟产生模块，配置为生成第一时钟信号和第二时钟信号；第一延迟线，配置为接收第一时钟信号，对第一时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第一同步时钟信号；第二延迟线，配置为接收第二时钟信号，对第二时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第二同步时钟信号；其中，第一同步时钟信号和第二同步时钟信号之间的相位差为90度；分相模块，配置为接收第一同步时钟信号和第二同步时钟信号；对第一同步时钟信号和第二同步时钟信号进行分相处理，得到第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号，且第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号之间的相位依次相差90度。这样，本公开实施例提供的延迟锁相环减少了延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种延迟锁相环10的结构示意图。如图1所示，延迟锁相环10包括：

时钟产生模块11，配置为生成第一时钟信号和第二时钟信号；

第一延迟线12，配置为接收第一时钟信号，对第一时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第一同步时钟信号；

第二延迟线13，配置为接收第二时钟信号，对第二时钟信号进行占空比调节处理、延迟处理和相位调节处理，得到第二同步时钟信号；其中，第一同步时钟信号和第二同步时钟信号之间的相位差为90度；

分相模块，配置为接收第一同步时钟信号和第二同步时钟信号；对第一同步时钟信号和第二同步时钟信号进行分相处理，得到第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号，且第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号之间的相位依次相差90度。

需要说明的是，本公开实施例的延迟锁相环10可以应用于存储器，例如DRAM、SDRAM等。

延迟锁相环10中至少设置2条延时线和分相模块，通过2条延时线分别对2个时钟信号进行同步后执行分相处理，从而产生四相位时钟信号，即第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号。这样，延迟锁相环10将延迟线的数量由4条减少为了2条，不仅减少了电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

需要说明的是，本公开实施例对于相位差的限定均允许一定的误差。也就是说，第一同步时钟信号和第二同步时钟信号之间的相位差在误差允许的范围内为90度；第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号之间的相位在误差允许的范围内依次相差90度。后续关于相位数值、信号对齐或者信号波形相同的相关限定均是指在误差允许的范围内。

在一些实施例中，如图2所示，时钟产生模块11包括：

时钟转换模块111，配置为基于一对差分时钟信号，输出待处理时钟信号；其中，待处理时钟信号的频率与差分时钟信号的频率相同；

时钟预处理模块112，配置为接收待处理时钟信号，对待处理时钟信号进行分频和移相处理，输出第一时钟信号和第二时钟信号；其中，第一时钟信号的频率与第二时钟信号的频率相同，且第一时钟信号的频率是待处理时钟信号的频率的一半。

需要说明的是，时钟转换模块111接收的差分时钟信号是系统向存储器发送的，通过对差分时钟信号进行分频和移相处理形成第一时钟信号clk0和第二时钟信号clk90，此时第一时钟信号clk0和第二时钟信号clk90本质也是一对差分时钟信号，但是频率减小一半，而且相较于系统直接发送的差分时钟信号具有更好的稳定性，能够改善后续处理过程中的谐波锁定问题。

在一些实施例中，如图2所示，第一延迟线12包括：

第一占空比调节模块121，配置为接收第一占空比控制信号和第一时钟信号clk0，基于第一占空比控制信号对第一时钟信号clk0进行占空比调节处理，输出第一中间时钟信号；

第一粗调延迟模块122，配置为接收粗调控制信号和第一中间时钟信号，基于粗调控制信号对第一中间时钟信号进行延迟处理，输出第二中间时钟信号；

第一细调延迟模块123，配置为接收细调控制信号和第二中间时钟信号，基于细调控制信号对第二中间时钟信号进行延迟处理，输出第三中间时钟信号；

第二占空比调节模块124，配置为接收第二占空比控制信号和第三中间时钟信号，基于第二占空比控制信号对第三中间时钟信号进行占空比调节处理，输出第四中间时钟信号；

第一相位调节模块125，配置为接收正交相位调节信号和第四中间时钟信号，基于正交相位调节信号对第四中间时钟信号进行相位调节处理，输出第一同步时钟信号Clk0。

需要说明的是，第二延迟线与第一延迟线的结构相似。具体地，如图2所示，第二延迟线13包括：

第三占空比调节模块131，配置为接收第一占空比控制信号和第二时钟信号clk90，基于第一占空比控制信号对第二时钟信号clk90进行占空比调节处理，输出第五中间时钟信号；

第二粗调延迟模块132，配置为接收粗调控制信号和第五中间时钟信号，基于粗调控制信号对第五中间时钟信号进行延迟处理，输出第六中间时钟信号；

第二细调延迟模块133，配置为接收细调控制信号和第六中间时钟信号，基于细调控制信号对第六中间时钟信号进行延迟处理，输出第七中间时钟信号；

第四占空比调节模块134，配置为接收第二占空比控制信号和第七中间时钟信号，基于第二占空比控制信号对第七中间时钟信号进行占空比调节处理，输出第八中间时钟信号；

第二相位调节模块135，配置为接收正交相位调节信号和第八中间时钟信号，基于正交相位调节信号对第八中间时钟信号进行相位调节处理，输出第二同步时钟信号Clk90。

需要说明的是，第一粗调延迟模块122/第二粗调延迟模块132可以采用多个级联的延时单元构成，第一细调延迟模块123/第二细调延迟模块133可以通过相位插值技术实现。

需要说明的是，第一目标时钟信号/第二目标时钟信号/第三目标时钟信号/第四目标时钟信号在经过后续传输后最终用于进行数据采样。在一些实施例中，如图2所示，存储器中还包括数据模块，且延迟锁相环和数据模块之间设置4个时钟分布网络，第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270通过相应的时钟分布网络后达到数据模块，以实现数据采样处理。

对于延迟锁相环10来说，延迟处理用于保证第一同步时钟信号Clk0(以及第二同步时钟信号Clk90)和最终用于进行数据采样的相应时钟信号的波形一致，占空比调节处理用于保证最终用于进行数据采样的时钟信号的占空比处于预设范围内，相位调节处理用于保证第一同步时钟信号Clk0和第二同步时钟信号Clk90处于正交状态，从而保证最终用于进行数据采样的四相位时钟信号之间的偏差依次为90度。

因此，第一占空比调节模块121和第三占空比调节模块131可以接收相同的第一占空比控制信号，第一粗调延迟模块122和第二粗调延迟模块132可以接收相同的粗调控制信号，第一细调延迟模块123和第二细调延迟模块133可以接收相同的细调控制信号，第二占空比调节模块124和第四占空比调节模块134可以接收相同的第二占空比控制信号。特别地，由于第一相位调节模块125和第二相位调节模块135本质需要校准第一时钟信号clk0和第二时钟信号clk90之间的相位偏差，所以第一相位调节模块125接收到的正交相位调节信号和第二相位调节模块135接收到的正交相位调节信号可能是不同的，从而保证第一同步时钟信号Clk0和第二同步时钟信号Clk90的相位差为90度。

在一些实施例中，延迟锁相环10还包括第三延迟线15和复制延迟模块16。其中，第三延迟线15与第一延迟线13的结构相同，如图2所示，第三延迟线15包括第五占空比调节模块、第三粗调延迟模块、第三细调延迟模块、第六占空比调节模块和第三相位调节模块。复制延迟模块16至少是基于时钟分布网络得到的。也就是说，复制延迟模块16用于模拟第一同步时钟信号Clk0与数据模块所接收的相应时钟信号之间的延时(包括但不限于时钟分布网络造成的延时)。

第三延迟线15，配置为接收第一时钟信号clk0，对第一时钟信号clk0进行占空比调节处理、延迟处理和相位调节处理，输出复制时钟信号Clk_D；其中，复制时钟信号Clk_D和第一同步时钟信号Clk0的波形相同；

复制延迟模块16，配置为接收复制时钟信号Clk_D，对复制时钟信号Clk_D进行延迟处理，输出反馈时钟信号FBCLK；其中，反馈时钟信号FBCLK与第一目标时钟信号CLK0经过时钟分布网络后的波形相同。

如前述，由于第一同步时钟信号Clk0的和第一时钟信号clk0需要保持上升沿一致，所以需要构建反馈调整策略。因此，通过引入第三延迟线15，形成反馈时钟信号FBCLK(与最终用于数据采样的时钟信号的波形一致)，利用反馈时钟信号FBCLK和第一时钟信号clk0来确定粗调控制信号和细调控制信号，形成整体的延迟调整回路。类似地，引入复制延迟模块16，形成复制时钟信号Clk_D(与第一同步时钟信号Clk0的波形一致)，根据复制时钟信号Clk_D的占空比情况确定占空比调节信号，形成占空比调整回路。特别地，引入第三延迟线15和复制延迟模块16可以带来如下优点：在存储器进入稳定工作状态之后，可以对复制时钟信号Clk_D进行分频处理，从而降低粗调控制信号/细调控制信号/第一占空比信号/第二占空比信号的更新频次，避免信号毛刺带来的信号抖动，同时降低能耗。

另外，在相位调节处理中，利用第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270作为反馈信号，从而确定正交调整调节信号，无需引入额外的模块。

具体来说，在一些实施例中，如图2所示，延迟锁相环10还包括：

延迟控制模块17，配置为接收第一时钟信号clk0和反馈时钟信号FBCLK，输出粗调控制信号和细调控制信号；

占空比控制模块18，配置为接收复制时钟信号Clk_D，输出第一占空比控制信号和第二占空比控制信号；

正交相位控制模块19，配置为接收第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270，输出正交相位调节信号。

在一些实施例中，如图2所示，延迟控制模块17包括：

时间数字转化模块171，配置为接收第一时钟信号clk0和反馈时钟信号FBCLK，基于第一时钟信号clk0和反馈时钟信号FBCLK，输出粗调控制信号的初始值；

相位差检测模块172，配置为接收第一时钟信号clk0和反馈时钟信号FBCLK，对第一时钟信号clk0和反馈时钟信号FBCLK之间的相位差进行检测，输出相位检测信号；在这里，相位检测信号指示第一时钟信号clk0超前于反馈时钟信号FBCLK，或者第一时钟信号clk0滞后于反馈时钟信号FBCLK；

粗调逻辑模块173，配置为接收相位检测信号和粗调控制信号的初始值，基于相位检测信号对粗调控制信号的初始值进行更新；

细调逻辑模块174，配置为接收相位检测信号，基于相位检测信号，输出细调控制信号。

这样，时间数字转化模块171首先生成粗调控制信号的初始值，将粗调控制信号的初始值预置于粗调逻辑模块173中，从而产生初始延时；相位差检测模块172实时检测第一时钟信号clk0和反馈时钟信号FBCLK之间的相位差，形成相位检测信号，粗调逻辑模块173根据相位检测信号对粗调控制信号进行更新，直至第一时钟信号clk0和第二时钟信号clk90之间的相位差小于第一预设范围，锁定粗调控制信号以完成粗调阶段；在粗调阶段完成之后，细调逻辑模块174开始工作，根据实时的相位检测信号生成相应的细调控制信号，直至第一时钟信号clk0和第二时钟信号clk90之间的相位差小于第二预设范围，锁定细调控制信号以完成细调阶段。在完成细调阶段之后，占空比控制模块18和正交相位控制模块19开始工作，以完成占空比调节过程和相位调节处理过程。

在一些实施例中，如图2所示，占空比控制模块18包括：

占空比检测模块181，配置为接收复制时钟信号Clk_D，对复制时钟信号Clk_D进行占空比检测，得到占空比检测信号；其中，占空比检测信号指示第一时钟信号clk0的占空比大于50％，或者第一时钟信号clk0的占空比小于50％；

第一占空比逻辑模块182，配置为接收占空比检测信号，基于占空比检测信号，输出第一占空比控制信号；

第二占空比逻辑模块183，配置为接收占空比检测信号，基于占空比检测信号，输出第二占空比控制信号。

这样，通过占空比调节处理，保证最终用于数据采样的时钟信号的占空比符合要求。

在一些实施例中，如图2所示，正交相位控制模块19包括：

正交相位检测模块191，配置为对第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270进行相位检测，得到正交检测信号；在这里，正交检测信号指示第一目标时钟信号CLK0和第二目标时钟信号CLK90之间的相位差小于90度，或者第一目标时钟信号CLK0和第二目标时钟信号CLK90之间的相位差大于90度；

正交相位逻辑模块192，配置为接收正交检测信号，基于正交检测信号，输出第二占空比控制信号。

这样，通过相位调节处理，在误差允许的范围内保证第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270的相位差依次为90度。

在前述的各个模块中，其具体的组成可以根据所要实现的电路功能进行具体设计，并不局限于某种固定的实现方案，且有多种成熟的电路模块可以进行选用。

以下仅示例性的提供部分电路模块的具体构成。

如图3所示，时钟预处理模块112包括首尾依次相连的第一可控非门单元201、第二可控非门单元202、第三可控非门单元203和第四可控非门单元204，第一可控非门单元201的输出端和第三可控非门单元203的输出端之间设置第一数据保持单元205，第二可控非门单元202的输出端和第四可控非门单元204的输出端之间设置第二数据保持单元206；其中，

在第一可控非门单元201中，第一控制端和第二控制端均接收待处理时钟信号PClk；在第二可控非门单元202中，第一控制端接收待处理时钟信号的反相信号PClkB，第二控制端接收待处理时钟信号PClk；在第三可控非门单元203中，第一控制端接收待处理时钟信号PClk，第二控制端接收待处理时钟信号的反相信号PClkB；在第四可控非门单元204中，第一控制端接收待处理时钟信号的反相信号PClkB，第二控制端接收待处理时钟信号PClk；

第三可控非门单元203的输出端用于输出第二时钟信号clk90，第四可控非门单元204的输出端用于输出第一时钟信号clk0。

需要说明的是，如图3所示，第一数据保持单元205和第二数据保持单元206的结构相同，均两个首尾相连的非门构成，起到保持数据的功能。

第一可控非门单元201、第二可控非门单元202、第三可控非门单元203和第四可控非门单元204的结构相同。如图4所示，任意一个可控非门单元均包括2个P型场效应管(PMOS)和2个N型场效应管(NMOS)，其具体连接结构请参照图4。在图4中，VDD是指电源信号，GND是指地信号。

在一些实施例中，如图5所示，占空比检测模块181包括：

反相处理模块301，配置为接收复制时钟信号Clk_D，基于复制时钟信号Clk_D，输出第一信号Clk_D和第二信号Clk_DN；其中，第一信号Clk_D和第二信号Clk_DN之间的相位差为180度；

转换模块302，配置为接收第一信号Clk_D和第二信号Clk_DN，将第一信号Clk_D转化为第一电压V1，并将第二信号Clk_DN转化为第二电压V2；

滤波模块303，配置为接收第一电压V1和第二电压V2，对第一电压V1和第二电压V2进行滤波处理，输出第一目标电压Va和第二目标电压Vb；

比较模块304，配置为接收第一目标电压Va和第二目标电压Vb，对第一目标电压Va和第二目标电压Vb进行比较，输出占空比检测信号。

这样，反相处理模块301将复制时钟信号Clk_D转化为一对反相信号。在本公开实施例中，第一信号与复制时钟信号的波形相同，因此，第一信号和复制时钟信号均用Clk_D进行表示。转换模块302将数字信号转为模拟信号，得到第一电压V1和第二电压V2，滤波模块303剔除电压的毛刺得到第一目标电压Va和第二目标电压Vb，以便二者比较得到占空比检测信号。其中，转换模块302可以采用数字环路滤波模块。

在一些实施例中，第一占空比调节模块121、第二占空比调节模块124、第三占空比调节模块131、第四占空比调节模块134、第五占空比调节模块和第六占空比调节模块的结构相同。将第一占空比调节模块121、第二占空比调节模块124、第三占空比调节模块131、第四占空比调节模块134、第五占空比调节模块和第六占空比调节模块中的任意一个称为占空比调节模块，以下提供占空比调节模块的具体结构。

如图6所示，占空比调节模块包括多个调节模块41(图6以2个调节模块为例进行示出，仅以其中一个调节模块为例进行标号)，且多个调节模块41呈现串联状态；每个调节模块41均包括量程选择单元411和多个第五可调非门单元412(图6以4个第五可调非门单元为例进行示出，且仅以其中一个第五可调非门单元为例进行标号)，且量程选择单元411和多个第五可调非门单元412呈现并联状态。

第一占空比控制信号包括第一量程信号和第一控制信号，第二占空比控制信号包括第二量程信号和多个第二控制信号；

若调节模块41属于第一占空比调节模块或者第三占空比调节模块，量程选择单元411由第一量程信号进行控制，第五可调非门单元412由第一控制信号进行控制；若调节模块41属于第二占空比调节模块或者第四占空比调节模块，量程选择单元411由第二量程信号进行控制，第五可调非门412单元由第二控制信号进行控制。

在这里，如图6所示，第1个调节模块的输入端构成该占空比调节模块的输入端，接收信号Clk_Int(具体取决于实际电路位置)，最后1个调节模块的输入端构成该占空比调节模块的输出端，输出信号Clk_Out(具体取决于实际电路位置)，第1个调节模块的输出端处的信号记为ClkM。

需要说明的是，在图6中，第一控制信号(或者第二控制信号)体现为CtrlA3～CtrlB3、CtrlA3N～CtrlB3N，且CtrlA3和CtrlA3N是一对反相信号，其余可以参照理解。

以图6中的第2个调节模块41为例，以下提供量程选择单元和可调非门单元的具体结构。

请参见图7，其示出了量程选择单元411的具体结构示意图。量程选择单元411包括3个延迟单元401(图7中仅以一个延迟单元为例进行标号)，每个延迟单元401均由2个PMOS和2个NMOS构成，具体连接关系如图7所示。

对于量程选择单元411来说，在第1个延迟单元中，第1个PMOS的栅极接收地信号CND以固定接通，第2个NMOS的栅极接收电源信号VDD以固定接通；在第2个延迟单元中，第2个NMOS的栅极接收第一量程信号的其中一位En[0]，第1个PMOS的栅极接收信号EnN[0](即En[0]的反相信号)；在第3个延迟单元中，第2个NMOS的栅极接收第一量程信号的其中一位En[1]，第1个PMOS的栅极接收信号EnN[1](即En[1]的反相信号)。在所有延迟单元401中，第2个PMOS的栅极和第1个NMOS的栅极均与该量程选择单元411的输入端连接，接收信号ClkM；第2个PMOS的漏级和第1个NMOS的漏级均与该量程选择单元411的输出端连接，形成信号Clk_Out。

也就是说，第一量程信号中的EnN[0]和EnN[1]能够控制不同的延迟单元的工作状态，从而调控信号ClM和信号Clk_Out之间的占空比差别。

如图8所示，在第五可调非门模块412中，存在4个延迟单元402，且延迟单元402和延迟单元401的结构基本相同。对于第五可调非门模块412来说，在所有的延迟单元中，第1个PMOS的栅极接收第一控制信号(或者第二控制信号)的其中一位CtrlA3，第2个NMOS的栅极接收第一控制信号(或者第二控制信号)的其中一位CtrlB3。第2个PMOS的栅极和第1个NMOS的栅极均与该第五可调非门模块412的输入端连接，接收信号ClkM；第2个PMOS的漏级和第1个NMOS的漏级均与该第五可调非门模块412的输出端连接，形成信号Clk_Out。

也就是说，第一控制信号(或者第二控制信号)中的CtrlA3～CtrlB3能够控制不同的第五可调非门模块的工作状态，从而调控信号ClM和信号Clk_Out之间的占空比差别。

应理解，量程选择单元411中的延迟单元数量和第五可调非门单元412中的延迟单元数量均可根据实际应用场景进行选择。

在一些实施例中，如图2所示，分相模块14包括：

第一分相模块141，配置为接收第一同步时钟信号Clk0，对第一同步时钟信号Clk0进行分相处理，输出第一目标时钟信号CLK0和第三目标时钟信号CLK180；

第二分相模块142，配置为接收第二同步时钟信号Clk90，对第二同步时钟信号Clk90进行分相处理，输出第二目标时钟信号CLK90和第四目标时钟信号CLK270。

在一些实施例中，如图9所示，第一分相模块141包括第一分相链路501和第二分相链路502，第一分相链路501和第二分相链路502之间设置第三数据保持单元503；第一分相链路501的输入端和第二分相链路502的输入端均用于接收第一同步时钟信号Clk0；第一分相链路501的输出端用于输出第一目标时钟信号CLK0，第二分相链路502的输出端用于输出第三目标时钟信号CLK180；

第二分相模块142包括第三分相链路504和第四分相链路505，第三分相链路504和第四分相链路505之间设置第四数据保持单元506；第三分相链路504的输入端和第四分相链路505的输入端均用于接收第二同步时钟信号Clk90；第三分相链路504的输出端用于输出第二目标时钟信号CLK9，第四分相链路505的输出端用于输出第四目标时钟信号CLK270。

需要说明的是，第一分相链路501与第三分相链路504的结构相同，均由多个非门构成，具体结构请参见图9；第二分相链路502和第四分相链路505的结构相同，均由多个非门构成，具体结构请参见图9。

这样，通过相位插值的方法，对第一同步时钟信号Clk0和第二同步时钟信号Clk90进行了分相处理，以便形成四相位时钟信号，能够最小化相位抖动，提高信号稳定性。

本公开实施例提供了一种全新结构的延迟锁相环，减少了延迟线的数量，不仅能够减少电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

在本公开的另一实施例中，参见图10，其示出了本公开实施例提供的一种时钟同步电路60的结构示意图。如图10所示，时钟同步电路60包括前述的延迟锁相环10和数据模块601，延迟锁相环10和数据模块601之间设置第一时钟分布网络、第二时钟分布网络、第三时钟分布网络和第四时钟分布网络；其中，

延迟锁相环10，配置为生成第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270，且第一目标时钟信号CLK0、第二目标时钟信号CLK90、第三目标时钟信号CLK180和第四目标时钟信号CLK270之间的相位依次相差90度；

数据模块601，配置为通过第一时钟分布网络接收第一目标时钟信号CLK0，通过第二时钟分布网络接收第二目标时钟信号CLK90，通过第三时钟分布网络接收第三目标时钟信号CLK180，通过第四时钟分布网络接收第四目标时钟信号CLK270，并利用接收到的信号执行数据采样处理。

在这里，延迟锁相环10的结构请参见说明，其通过2条延迟线和分相模块可以输出四相位时钟信号，不仅能够减少电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

参见图11，其示出了相关技术提供的一种延迟锁相环的结构示意图。在图11中，PD为相位差检测模块，TDC是指时间数字转化模块，DCC0和DCC1均为占空比调节模块，DCC_Ctrl是指占空比逻辑模块，CDL是指粗调延迟模块，FDL是指细调延迟模块，CDL_Ctrl是指粗调逻辑模块，FDL_Ctrl是指细调逻辑模块，QEC是指相位调节模块，QEC_Ctrl是指正交相位逻辑模块。在这里，本领域技术人员可结合图2的延迟锁相环10对图11的电路进行适应性理解，在此不作赘述。如图11所示，相关技术中的时钟同步电路中至少需要设置4条延迟线(另外包括1条用于反馈的延迟线)，但是本公开实施例中的延迟锁相环10仅需要设置2条延迟线(另外包括1条用于反馈的延迟线)，不仅减少了电路面积，降低电路的制造成本，还改善了由于延迟线不匹配带来的相位误差。

本公开实施例提供了一种时钟同步电路，由于其中的延迟锁相环中延迟线的数量较少，能够减少电路面积和相位误差，提高时钟同步的效果。

在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种存储器70组成结构示意图。如图12所示，存储器70至少包括前述的时钟同步电路60。由于时钟同步电路60中延迟线的数量较少，能够减少电路面积和相位误差，提高了存储器的性能。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。