半导体器件、数据处理电路及方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体器件、数据处理电路及方法。

背景技术

低功耗双倍数据速率内存(Low Power Double Data Rate，简称：LPDDR)是一种半导体器件的通信标准。在采用LPDDR5等标准的半导体器件中，数据处理电路可以在时钟信号的一个周期内接收到输入的命令信号，并对接收到的输入的命令信号进行译码得到数据操作命令。而半导体器件中的数据处理电路如何对命令信号进行译码处理得到数据操作命令，是本领域需要解决的技术问题。

发明内容

本公开提供一种半导体器件、数据处理电路及方法，使半导体器件中的数据处理电路能够对命令信号进行译码处理从而得到数据操作指令。

本公开第一方面提供一种数据处理电路，包括：输入端，所述输入端用于接收命令信号或片选信号，不同所述输入端接收的所述命令信号的命令位不同；接收器，用于接收时钟信号，并基于所述时钟信号得到采样信号；锁存器，与所述接收器的输出端和多个所述输入端连接，用于接收所述片选信号和多个所述命令信号，以及基于所述采样信号对所述片选信号和所述多个命令信号进行采样，以得到内部选择信号和内部命令信号；译码器，用于对所述内部选择信号和所述内部命令信号进行译码以得到所述数据操作命令。

在本公开第一方面一实施例中，所述采样信号包括第一采样信号和第二采样信号，所述第一采样信号和所述第二采样信号互为反相信号，所述内部命令信号包括基于所述第一采样信号对所述内部命令信号采样得到的第一内部命令信号，以及基于所述第二采样信号对所述内部命令信号采样得到的第二内部命令信号。

在本公开第一方面一实施例中，所述第一内部命令信号和所述第二内部命令信号是在所述时钟信号的一个周期内采样得到的。

在本公开第一方面一实施例中，所述锁存器包括：第一锁存器，用于接收所述片选信号，以生成并输出所述内部选择信号，所述第一锁存器的输出端与所述译码器的输入端连接；第二锁存器，用于接收所述片选信号，所述第二锁存器的输出端断路。

在本公开第一方面一实施例中，所述锁存器包括多个第三锁存器，每一所述第三锁存器用于接收所述第一采样信号和一所述命令信号，以生成所述第一内部命令信号的一命令位，不同所述第三锁存器接收的所述命令信号的命令位不同，多个所述第三锁存器的输出信息构成所述第一内部命令信号；所述第一锁存器与多个所述第三锁存器沿同一方向排列。

在本公开第一方面一实施例中，所述锁存器包括多个第四锁存器，每一所述第四锁存器用于接收所述第二采样信号和一所述命令信号，以生成所述第二内部命令信号的一命令位，不同所述第四锁存器接收的所述命令信号的命令位不同，多个所述第四锁存器的输出信息构成所述第一内部命令信号；所述第二锁存器与多个所述第四锁存器沿同一方向排列，记所述第一锁存器和多个所述第三锁存器为第一锁存器组，所述第二锁存器与多个所述第四锁存器为第二锁存器组，所述第一锁存器组和所述第二锁存器组对称排列。

在本公开第一方面一实施例中，所述数据处理电路还包括：延迟模块，用于接收所述采样信号，并对所述采样信号进行延迟处理以得到命令时钟信号，所述译码器基于所述内部选择信号、所述内部命令信号和所述命令时钟信号进行译码以得到所述数据操作命令。

在本公开第一方面一实施例中，所述延迟模块包括：依次连接的多个第一反相器，多个所述第一反相器的总延迟等于所述锁存器的固有延迟。

在本公开第一方面一实施例中，所述译码器包括：逻辑模块，用于接收所述内部选择信号和所述内部命令信号，对所述内部选择信号和所述内部命令信号进行译码操作得到所述数据操作命令；触发器，连接所述逻辑模块，用于接收所述数据操作命令和所述命令时钟信号，并基于所述命令时钟信号输出所述数据操作命令。

在本公开第一方面一实施例中，所述接收器包括：第一缓冲器，所述第一缓冲器对所述时钟信号进行缓冲处理，得到所述第一采样信号；第二反相器，用于对所述第一采样信号进行反相处理，得到所述第二采样信号。

在本公开第一方面一实施例中，所述处理电路还包括：第二缓冲器，用于对经所述输入端输入的所述命令信号和所述片选信号进行缓冲。

在本公开第一方面一实施例中，所述锁存器包括：D触发器。

本公开第二方面提供一种半导体器件，包括：如本公开第一方面任一项所述的数据处理电路。

本公开第三方面提供一种数据处理方法，包括：接收片选信号和多个命令信号；基于时钟信号得到采样信号；基于所述采样信号对所述片选信号和所述多个命令信号进行采样，得到内部选择信号和内部命令信号；对所述内部选择信号和所述内部命令信号进行译码，以得到数据操作命令。其中，所述采样信号包括第一采样信号和第二采样信号，所述第一采样信号和所述第二采样信号互为反相信号；所述内部命令信号包括基于所述第一采样信号对所述内部命令信号采样得到的第一内部命令信号，以及基于所述第二采样信号对所述内部命令信号采样得到的第二内部命令信号；所述第一内部命令信号和所述第二内部命令信号是在所述时钟信号的一个周期内采样得到的。

在本公开第三方面一实施例中，所述数据处理方法还包括：对所述采样信号进行延迟处理以得到命令时钟信号。

在本公开第三方面一实施例中，所述对所述内部选择信号和所述内部命令信号进行译码，以得到数据操作命令，包括：基于所述内部选择信号、所述内部命令信号和所述命令时钟信号进行译码以得到所述数据操作命令。

综上，本公开实施例提供的半导体器件、数据处理电路及方法，能够通过数据处理电路的输入端接收片选信号和多个命令信号、接收器基于时钟信号得到采样信号后，由锁存器基于采样信号对片选信号和多个命令信号进行采样，得到内部选择信号和内部命令信号。最终，译码器对内部选择信号和内部命令信号进行译码，从而得到数据操作命令。本公开实施例提供的半导体器件、数据处理电路及方法，可以在一个时钟周期内接收到完整的命令信号，从而生成数据操作命令并发送到后续的数据操作电路，使数据处理电路所在的半导体器件具有更高的处理速度，能够提高半导体器件的处理效率。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本公开提供的半导体器件的结构示意图；

图2为本公开提供的半导体器件生成数据操作电路的时序示意图；

图3为本公开提供的一种数据处理电路的结构示意图；

图4为本公开提供的数据处理电路一实施例的电路结构示意图；

图5为本公开提供的数据处理电路一实施例的电路结构示意图；

图6为本公开提供的数据处理电路中译码器的电路结构示意图；

图7为本公开提供的数据处理电路的处理时序示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1为本公开提供的半导体器件的结构示意图，如图1所示的半导体器件1包括：数据处理电路10和数据操作电路20。其中，数据处理电路10可用于接收半导体器件外部输入的命令信号和片选信号，并对命令信号和片选信号进行译码处理后生成数据操作命令。随后，数据处理电路10向数据操作电路20发送数据操作命令，使数据操作电路20接收到数据操作命令后，执行相应的操作。

在一些实施例中，图1所示的半导体器件可以采用低功耗双倍数据速率内存(LowPower Double Data Rate，简称：LPDDR)标准，具体可以是LPDDR5标准。

在一些实施例中，数据处理电路在时钟信号的一个周期内接收到输入的命令信号和片选信号，并对接收到的命令信号和片选信号进行译码得到数据操作命令。

例如，图2为本公开提供的半导体器件生成数据操作电路的时序示意图，如图2所示，在时钟信号CLK的上升沿R1，数据处理电路对命令信号CA<6:0>进行采样得到第一内部命令信号CAR<6:0>，在时钟信号CLK的下降沿，数据处理电路对命令信号CA<6:0>进行采样得到第二内部命令信号CAF<6:0>。随后，数据处理电路对第一命令信号CAR<6:0>和第二命令信号CAF<6:0>进行译码，得到数据操作命令Command。

以此类推，数据处理电路10在每个时钟信号CLK的一个周期内，都可以在时钟信号的上升沿对命令信号CA<6:0>进行采样得到第一内部命令信号CAR<6:0>，并在时钟信号的下降沿对命令信号CA<6:0>进行采样第二内部命令信号CAF<6:0>。随后，数据处理电路10可以对片选信号、第一内部命令信号CAR<6:0>和第二内部命令信号CAF<6:0>进行译码得到数据操作命令Command。因此，数据处理电路10可以在时钟周期的一个周期内接收到完整的命令信号、生成数据操作命令并发送到后续的数据操作电路10，使半导体器件具有更高的处理速度，能够提高半导体器件的处理效率。

下面以具体地实施例对本公开实施例提供的数据处理电路的结构及原理进行详细说明。本公开提供的具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

图3为本公开提供的一种数据处理电路的结构示意图，如图3所示的数据处理电路10可以应用在如图1所示的半导体器件1中，用于根据接收到的命令信号进行译码处理得到数据操作命令。

具体地，如图3所示实施例提供的数据处理电路10包括：输入端101、接收器102、锁存器103和译码器104(Command Decoder)。

输入端101可以有多个，多个输入端101分别连接锁存器103。输入端101用于接收片选信号CS或者命令信号CA<6:0>，并发送至锁存器103。其中，片选信号CS或者命令信号CA<6:0>可用于生成数据操作命令Command。在一些实施例中，多个输入端101中的一个输入端101可用于接收片选信号CS，多个输入端101中的其他输入端101可用于接收命令信号CA<6:0>，且不同输入端101接收到命令信号CA<6:0>的命令位不同。

接收器102的输出端与锁存器103连接。接收器102用于接收时钟信号CLK，并基于时钟信号CLK得到采样信号，并发送至锁存器103。

锁存器103与接收器102的输出端和多个输入端101连接。锁存器103用于接收输入端101发送的片选信号CS、命令信号CR<6:0>中的每一个命令位。锁存器103还接收接收器102发送的采样信号。锁存器103基于采样信号，对片选信号CS和命令信号CR<6:0>进行采样，以得到内部选择信号CSR和内部命令信号，并发送至译码器104。其中，内部命令信号具体包括：第一内部命令信号CAR<6:0>和第二内部命令信号CAF<6:0>。

译码器104与锁存器103连接，用于对内部选择信号CSR、第一内部命令信号CAR<6:0>和第二命令信号CAF<6:0>进行译码，以得到数据操作命令Command。

在一些实施例中，译码器104具体可以从数据操作命令真值表(Command TruthTable)中，通过查表的方式，得到内部选择信号CSR、第一内部命令信号CAR<6:0>和第二命令信号CAF<6:0>对应的数据操作命令Command。数据操作命令Command包括：数据读操作命令、数据写操作命令以及数据刷新操作命令等。

最终，译码器104可以向数据操作电路20发送数据操作命令Command，使数据操作电路20执行该数据操作命令Command，实现对应的数据读操作、数据写操作或者数据刷新操作等。

综上，本实施例提供的数据处理电路，输入端接收片选信号和多个命令信号、接收器基于时钟信号得到采样信号后，由锁存器基于采样信号对片选信号和多个命令信号进行采样，得到内部选择信号和内部命令信号。最终，译码器对内部选择信号和内部命令信号进行译码，从而得到数据操作命令。本实施例提供的数据处理电路可以在一个时钟周期内接收到完整的命令信号，从而生成数据操作命令并发送到后续的数据操作电路，使数据处理电路所在的半导体器件具有更高的处理速度，能够提高半导体器件的处理效率。

图4为本公开提供的数据处理电路一实施例的电路结构示意图，如图4示出了图3中数据处理电路10的一种可能的电路结构。

如图4所示，多个输入端101包括用于接收命令信号CA<6:0>的不同命令位。例如，输入端101a用于接收命令信号CA<6:0>的CA<0>位、输入端101b用于接收命令信号CA<6:0>的CA<1>位、输入端101c用于接收命令信号CA<6:0>的CA<2>位、输入端101d用于接收命令信号CA<6:0>的CA<3>位、输入端101e用于接收命令信号CA<6:0>的CA<4>位、输入端101f用于接收命令信号CA<6:0>的CA<5>位、输入端101g用于接收命令信号CA<6:0>的CA<5>位、输入端101h用于接收片选信号CS。

在一些实施例中，数据处理电路10还包括：多个第二缓冲器。多个第二缓冲器与多个输入端101一一对应。则命令信号CA<6:0>的不同命令位和片选信号CS均分别经过一个第二缓冲器，由第二缓冲器进行缓冲处理后输出到对应的输入端101，能够提高命令信号CA<6:0>和片选信号CS的驱动能力，另外可以理解的是，信号经过输入端101输出，与输入时相比，存在输入端的固有延时。

接收器102用于接收时钟信号CLK，在图4所示的实施例中，时钟信号具体可以是半导体器件的差分时钟信号Clkt或者Clkc等。

在一些实施例中，接收器102具体包括：第一缓冲器和第二反相器。在一些实施例中，采样信号具体包括第一采样信号CA_ClkR和第二采样信号CA_ClkF，且第一采样信号CA_ClkR和第二采样信号CA_ClkF互为反相信号。接收器102的第一缓冲器用于对接收到的时钟信号CLK进行缓冲处理，得到所述第一采样信号CA_ClkR，并将第一采样信号CA_ClkR发送至锁存器103和第二反相器。第二反相器，用于对所述第一采样信号CA_ClkR进行反相处理，得到所述第二采样信号CA_ClkF，并将第二采样信号CA_ClkF发送至锁存器103。

锁存器103包括：第一锁存器1031、第二锁存器1032、多个第三锁存器1033和多个第四锁存器1034。在一些实施例中，每个锁存器103可以是D触发器。

第一锁存器1031用于接收第一采样信号CA_ClkR和片选信号CS，根据第一采样信号CA_ClkR和片选信号CS生成内部选择信号CSR。第一锁存器1031的输出端与译码器104的输出端连接，可用于向译码器104发送内部选择信号CSR。

第二锁存器1032用于接收第二采样信号CA_ClkF和片选信号CS，第二锁存器1032的输出端断路。第二锁存器1032可用于保持与第一锁存器1031在版图上对称。另外需要说明的是，解码获得的数据操作命令Command，例如读操作、写操作等，对于第二采样信号CA_ClkF采样片选信号CS得到的结果是不关心的，所以这里设置第二锁存器1032的输出端断路，还可以节省功耗。

第三锁存器1033用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中一个命令位，并基于第一采样信号CA_ClkR对命令信号CA<6:0>中一个命令位进行采样，得到第一内部命令信号CAR<6:0>中的一个命令位。且不同的第三锁存器1033接收的第一内部命令信号CAR<6:0>的命令位不同，所有多个第三锁存器1033输出的所有命令位构成第一内部命令信号CAR<6:0>。

例如，第三锁存器1033a用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<0>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<0>；第三锁存器1033b用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<1>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<1>；第三锁存器1033c用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<2>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<2>；第三锁存器1033d用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<3>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<3>；第三锁存器1033e用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<4>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<4>；第三锁存器1033f用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<5>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<5>；第三锁存器1033g用于接收第一采样信号CA_ClkR和命令信号CA<6:0>中的命令位CA<6>，并生成第一内部命令信号CAR<6:0>中的命令位CAR<5>。

第四锁存器1034用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中一个命令位，并基于第二采样信号CA_ClkF对命令信号CA<6:0>中一个命令位进行采样，得到第二内部命令信号CAF<6:0>中的一个命令位。且不同的第四锁存器1034接收的第二内部命令信号CAF<6:0>的命令位不同，所有多个第四锁存器1034输出的所有命令位构成第二内部命令信号CAF<6:0>。

例如，第四锁存器1034a用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<0>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<0>；第四锁存器1034b用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<1>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<1>；第四锁存器1034c用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<2>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<2>；第四锁存器1034d用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<3>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<3>；第四锁存器1034e用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<4>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<4>；第四锁存器1034f用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<5>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<5>；第四锁存器1034g用于接收第二采样信号CA_ClkF和命令信号CA<6:0>中的命令位CA<6>，并生成第二内部命令信号CAF<6:0>中的命令位CAF<6>。

在一些实施例中，第一锁存器1031和多个第三锁存器1033沿同一方向排列。在一些实施例中，第二锁存器1032和多个第四锁存器1034沿同一方向排列。记第一锁存器1031和多个第三锁存器1033为第一锁存器组，第二锁存器1032与多个第四锁存器1034为第二锁存器组，则第一锁存器组和第二锁存器组对称排列。因此，本实施例提供的锁存器103中，第二锁存器1032可用于与第一锁存器1031在版图上对应设置，使数据处理电路10的版图对称，从而使得数据处理电路10中信号传输线对称，能够保持信号传输时序的一致性，有利于数据处理电路的10设计与实现。另外，这种对称排列的设计，在后续的工艺过程中也可以简化工艺步骤。

在一些实施例中，数据处理电路10还包括延迟模块105(Delay Chain)，连接接收器102和译码器104。延迟模块105可用于接收来自接收102输出的采样信号，并对采样信号进行处理后得到命令时钟信号ClkCmd，将命令时钟信号ClkCmd发送至译码器104。译码器104可以基于对内部选择信号CSR、第一内部命令信号CAR<6:0>、第二命令信号CAF<6:0>和命令时钟信号ClkCmd进行译码，以得到数据操作命令Command。

在一些实施例中，如图4所示，延迟模块105具体可用于接收来自接收器102输出的第二采样信号CA_ClkF，并根据第二采样信号CA_ClkF生成命令时钟信号ClkCmd。

在另一些实施例中，图5为本公开提供的数据处理电路一实施例的电路结构示意图，如图5所示的数据处理电路中，延迟模块105具体可用于接收来自接收器102输出的第一采样信号CA_ClkR，并根据第一采样信号CA_ClkR生成命令时钟信号ClkCmd。

需要说明的是，如图5所示的数据处理电路与图4中所不同在于延迟模块105所接收的采样信号不同，但生成的命令时钟信号ClkCmd相同。且数据处理电路其他实现方式及原理与图4中相同，不再赘述。

在一些实施例中，延迟模块105可以是锁存器，则该锁存器包括：依次连接的多个第一反相器。这多个第一反相器的总延迟等于锁存器的固有延迟。

图6为本公开提供的数据处理电路中译码器的电路结构示意图，如图6所示，译码器104包括：逻辑模块1041和触发器1042。其中，逻辑模块1041的输入端连接锁存器103和延迟模块105，用于接收内部选择信号CSR、第一内部命令信号CAR<6:0>和第二命令信号CAF<6:0>，并根据选择信号CSR、第一内部命令信号CAR<6:0>和第二命令信号CAF<6:0>进行译码操作得到数据操作命令Command，将数据操作命令Command发送至触发器1042。触发器1042的输入端连接逻辑模块1041的输出端，用于接收数据操作命令Command和命令时钟信号ClkCmd，并基于命令时钟信号ClkCmd输出数据操作命令Command。在一些实施例中，触发器1042可以是D触发器。

图7为本公开提供的数据处理电路的处理时序示意图，如图7所示，数据处理电路10的接收器102接收时钟信号CLK。将时钟信号CLK的第一个上升沿、第一个下降沿和第二个上升沿的时刻记为tR1、tF1和tR2。则第一个上升沿时刻tR1到第二个上升沿时刻tR2之间为一个时钟周期。

接收器102对时钟信号CLK进行处理后，输出第一采样信号CA_ClkR和第二采样信号CA_ClkF。其中，第一采样信号CA_ClkR为缓冲处理后的时钟信号CLK，以时钟信号CLK的第一个上升沿为例，在第一采样信号CA_ClkR中，第一个上升沿时刻为tC1，晚于时钟信号CLK中第一个上升沿的时刻tR1，tC1与tR1之间的延迟来自于缓冲处理过程。第二采样信号CA_ClkF为第一采样信号CA_ClkR的反相信号，在第二采样信号CA_ClkF中，第一个上升沿时刻为tC2，晚于时钟信号CLK中第一个上升沿的时刻tR1，tC2与tC1相差时钟信号CLK的半个周期。

数据处理电路10的输入端101接收命令信号CA<6:0>，其中，时钟信号CLK的第一个上升沿时刻tR1，数据处理电路10的输入端101接收命令信号CA<6:0>中对应于时钟信号上升沿的部分命令位；时钟信号CLK的第一个下降沿时刻tF1，数据处理电路10的输入端101接收命令信号CAF<6:0>中对应于时钟信号下降沿的部分命令位。可以看出，数据处理电路10可以在时钟信号CLK的一个时钟周期内，完成对命令信号CA<6:0>中所有命令位的接收。

锁存器103的输入端接收来自输入端101的命令信号CA<6:0>，以及第一采样信号CA_ClkR和第二采样信号CA_ClkF，并根据第一采样信号CA_ClkR和第二采样信号CA_ClkF输出第一内部命令信号CAR<6:0>和第二内部命令信号CAF<6:0>。

示例性地，结合图7所示的时序图和图4所示的电路图，在tR1时刻输入端101可以接收到命令信号CA<6:0>，随后，经过输入端的固有延时，多个第三锁存器1033接收到输出端101输出的CA<6:0>，并对命令信号CA<6:0>进行锁存处理。多个第三锁存器1033在tC1时刻接收到来自接收器102的第一采样信号CA_ClkR后，经过一定的时延，在tCR时刻开始输出第一内部命令信号CAR<6:0>。

在tR1时刻输入端101可以接收到片选信号CS，随后，经过输入端的固有延时，第一锁存器1031接收到输出端101输出的CS，并对片选信号CS进行锁存处理。第一锁存器1031在tC1时刻接收到来自接收器102的第一采样信号CA_ClkR后，经过一定的时延，在tCR时刻开始输出内部选择信号CSR。

在tF1时刻输入端101接收到命令信号CA<6:0>，随后，经过输入端的固有延时，第四锁存器1034接收到输出端101输出的CA<6:0>，并对命令信号CA<6:0>进行锁存处理。多个第四锁存器1034在tC2时刻接收到来自接收器的第二采样信号CA_ClkF后，经过一定的时延，在tCF时刻开始输出第二内部命令信号CAF<6:0>。

对于延迟模块105，在图4所示的电路结构中，延迟模块105在tC1时刻接收到来自接收器102的第一采样信号CA_ClkR，并对第一采样信号CA_ClkR进行延迟处理后，在tCLK时刻输出命令时钟信号ClkCmd。在图5所示的电路结构中，延迟模块105在tC2时刻接收到来自接收器102的第二采样信号CA_ClkF，并对第二采样信号CA_ClkF进行延迟处理后，在tCLK时刻输出命令时钟信号ClkCmd。需要说明的是，对CA_ClkR进行延迟处理和对CA_ClkF进行延迟处理，两者的延迟时间可以设置为相同，也可以设置问不同，只需满足时钟信号CLK一个周期内能输出数据操作命令Command即可。

译码器104在tCF时刻之后，即可接收到来自锁存器103的内部选择信，号CSR、第一内部命令信号CAR<6:0>和第二内部命令信号CAF<6:0>，译码器104中的逻辑模块1041对进行译码得到数据操作命令Command。随后，译码器104中的触发器1042在tCLK时刻接收到命令时钟信号ClkCmd，在tCLK时刻开始输出数据操作命令Command。

从上述过程可以看出，数据处理电路10可以在时钟信号CLK的tR1时刻-tR2时刻之间的一个时钟周期内，接收到命令信号CA<6:0>中的所有命令位，从而生成数据操作命令Command并发送到后续的数据操作电路20。同时，生成数据操作命令Command的时间长度也可以等于时钟信号CLK的一个时钟周期。因此，数据处理电路10所在的半导体器件1具有更高的处理速度，能够提高半导体器件1的处理效率。

本申请实施例还提供一种数据处理方法，可以应用在如图1所示的半导体器件1中，由数据处理电路10执行。具体地，该数据处理方法包括：接收片选信号CS和多个命令信号CA<6:0>；基于时钟信号CLK得到采样信号，采样信号具体包括第一采样信号CA_ClkR和第二采样信号CA_ClkF；基于第一采样信号CA_ClkR和第二采样信号CA_ClkF对片选信号CS和多个命令信号CA<6:0>进行采样，得到内部选择信号CSR和内部命令信号；对内部选择信号CSR和内部命令信号进行译码，以得到数据操作命令Command。

本申请另一实施例提供的数据处理方法中，还包括：对第一采样信号CA_ClkR或者第二采样信号CA_ClkF进行延迟处理以得到命令时钟信号ClkCmd。此时，对所述内部选择信号CSR和内部命令信号进行译码，以得到数据操作命令Command，包括：基于内部选择信号CSR、内部命令信号和命令时钟信号ClkCmd进行译码以得到数据操作命令Command。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。