单环、双环存储器器件和ZQ校准方法

技术领域

本公开涉及半导体电路设计领域，特别涉及一种单环、双环存储器器件和ZQ校准方法。

背景技术

ZQ校准是动态随机存取存储器(Dynamic Random Access Memory，DRAM)中非常重要的一项功能，具体关系到输出端口的输出阻抗是否准确，输入端口的终结电阻是否准确，这些参数的偏移会导致信号在传输过程中由于阻抗不匹配引起严重的失真，且信号频率越高，失真对信号造成的影响越大。

在JEDEC的封装定义中已经规定了LPDDR5需要的ZQ校准电阻的个数，比如：对于DIS315类芯片中具备一个ZQ校准电阻，对于POP496类芯片中具备两个ZQ校准电阻，由此可见，LPDDR5中ZQ校准电阻的数量明显少于LPDDR4中ZQ校准电阻的数量。

随着对LPDDR容量的需求越来越高，导致在LPDDR的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的ZQ校准，尤其LPDDR5的封装，ZQ校准电阻的数量比LPDDR4中ZQ校准电阻的数量明显减少，需要更多的芯片共享一个ZQ，如何实现多芯片共享ZQ校准电阻进行ZQ校准，是当下亟待解决的技术问题。

发明内容

本公开实施例提供一种单环、双环存储器器件和ZQ校准方法，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享ZQ校准电阻。

本公开实施例提供了一种单环存储器器件，应用于单个校准电阻的存储器器件，包括：主芯片和多个级联的从芯片，主芯片和从芯片共同连接至同一校准电阻；主芯片和从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输ZQ标志信号；其中，主芯片的第二传输端连接第一级从芯片的第一传输端，每一级从芯片的第二传输端连接下一级从芯片的第一传输端；主芯片中设置有第一信号接收器，从芯片中设置有第二信号接收器；第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，主芯片基于ZQ校准命令开始校准，主芯片完成校准后通过第二传输端发送ZQ标志信号，ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收ZQ标志信号，从芯片基于ZQ标志信号开始校准，当前从芯片完成校准后通过第二传输端发送ZQ标志信号。

本实施例提供的单环存储器器件中，将多个芯片配置为一个主芯片和多个从芯片，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

另外，最后一级从芯片的第二传输端连接主芯片的第一传输端，当最后一级从芯片完成ZQ校准后，最后一级从芯片生成的ZQ标志信号传输至主芯片，当主芯片接收到ZQ标志信号，则证明所有芯片已完成ZQ校准，存储器可进行下一步操作，通过最后一级从芯片向主芯片回传ZQ标志信号，提示所有芯片已完成ZQ校准，便于存储器电路和信号时序的设计。

另外，第一信号接收器，包括：第一与门，一输入端用于接收ZQ校准命令，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二与门，一输入端用于接收时钟信号或上电信号，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器，第一输入端连接第一与门的输出端，第二输入端连接第二与门的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示主芯片进行校准；其中，第一输入选择器被配置为，基于命令指示信号，将第一输入端连接至第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端；第二信号接收器，包括：第三与门，一输入端用于接收ZQ标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示从芯片进行校准。

另外，主芯片还包括第二信号接收器，从芯片还包括第一信号接收器；主芯片和从芯片，还包括：第二输入选择器，第三输入端连接第一输出端，第四输入端连接第三与门的输出端，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为主芯片，第二输出端用于输出第一内部校准命令和第二内部校准命令；其中，第二输入选择器被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。

另外，主芯片和从芯片被封装在同一存储器器件中。

另外，主芯片和部分从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的第一传输端和第二传输端之间的连接，通过存储器器件之间的有线或无线互联设置。

另外，主芯片和从芯片基于2列N/2行的阵列形式设置，且主芯片设置在第1列第N/2行的阵列位置，N-1为从芯片的数量，且N为偶数。

本公开实施例还提供了一种双环存储器器件，应用于两个校准电阻的存储器器件，包括：ZQ校准命令包括第一ZQ校准命令和第二ZQ校准命令；第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片，第一主芯片和第一从芯片共同连接至第一校准电阻，第二主芯片和第二从芯片共同连接至第二校准电阻；第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端和第二传输端，第一传输端和第二传输端用于传输ZQ标志信号，第一主芯片和第一从芯片的第一传输端和第二传输端用于传输第一ZQ标志信号，第二主芯片和第二从芯片的第一传输端和第二传输端用于传输第二ZQ标志信号；其中，第一主芯片的第二传输端连接第一级第一从芯片的第一传输端，每一级第一从芯片的第二传输端连接下一级第一从芯片的第一传输端，第二主芯片的第二传输端连接第一级第二从芯片的第一传输端，每一级第二从芯片的第二传输端连接下一级第二从芯片的第一传输端；第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器；第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，第一主芯片和第二主芯片基于ZQ校准命令开始校准，第一主芯片完成校准后通过第二传输端发送第一ZQ标志信号，第二主芯片完成校准后通过第二传输端发送第二ZQ标志信号，第一ZQ标志信号和第二ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端接收第一ZQ标志信号或第二ZQ标志信号，第一从芯片基于第一ZQ标志信号开始校准，第一从芯片完成校准后通过第二传输端发送第一ZQ标志信号，第二从芯片基于第二ZQ标志信号开始校准，第二从芯片完成校准后通过第二传输端发送第二ZQ标志信号。

本实施例提供的双环存储器器件中，将多个芯片配置为一个第一主芯片、多个第一从芯片、一个第二主芯片和多个第二从芯片，其中，第一主芯片和多个第一从芯片采用第一校准电阻进行ZQ校准，第二主芯片和多个第二从芯片采用第二校准电阻进行ZQ校准，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

另外，最后一级第一从芯片的第二传输端连接第一主芯片的第一传输端，最后一级第二从芯片的第二传输端连接第二主芯片的第一传输端。

另外，第二从芯片的数量＝第一从芯片的数量；第一主芯片和第一从芯片基于1列N行的第一阵列形式设置，且第一主芯片设置在第N行的位置；第二主芯片和第二从芯片基于1列N行的第二阵列形式设置，且第二主芯片设置在第N/2行的位置；N-1为第一从芯片的数量。

本公开实施例还提供了一种ZQ校准方法，应用于上述实施例提供的单环存储器器件，包括：在命令模式下，获取存储器器件外部施加的ZQ校准命令；响应于ZQ校准命令，对主芯片执行第一校准操作；在第一校准操作完成后，将ZQ标志信号传输至第一级从芯片，同时对主芯片执行第二校准操作；响应于ZQ标志信号，对第一级从芯片执行第一校准操作；在第一级从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级从芯片，同时对第一级从芯片执行第二校准操作，直至最后一级从芯片完成第一校准操作；对最后一级从芯片完成第二校准操作。

另外，对最后一级从芯片完成第二校准操作的同时，还包括：将ZQ标志信号传输至主芯片。

另外，第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，第二校准操作是上拉校准操作和下拉校准操作的另一个。

本公开实施例还提供了一种ZQ校准方法，应用于上述实施例提供的双环存储器器件，包括：在命令模式下，获取存储器器件外部施加的第一ZQ校准命令和第二ZQ校准命令；响应于第一ZQ校准命令，对第一主芯片执行第一校准操作；在第一校准操作完成后，将第一ZQ标志信号传输至第一级第一从芯片，同时对第一主芯片执行第二校准操作；响应于第一ZQ标志信号，对第一级第一从芯片执行第一校准操作；在第一级第一从芯片的第一校准操作完成后，将第一ZQ标志信号传输至下一级第一从芯片，同时对第一级第一从芯片执行第二校准操作，直至最后一级第一从芯片完成第一校准操作；对最后一级第一从芯片完成第二校准操作；响应于第二ZQ校准命令，对第二主芯片执行第一校准操作；在第一校准操作完成后，将第二ZQ标志信号传输至第一级第二从芯片，同时对第二主芯片执行第二校准操作；响应于第二ZQ标志信号，对第一级第二从芯片执行第一校准操作；在第一级第二从芯片的第一校准操作完成后，将第二ZQ标志信号传输至下一级第二从芯片，同时对第一级第二从芯片执行第二校准操作，直至最后一级第二从芯片完成第一校准操作；对最后一级第二从芯片完成第二校准操作。

另外，第一主芯片的第一校准操作和第二主芯片的第一校准操作同时执行。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的第一种单环存储器器件的结构示意图；

图2为本公开一实施例提供的第二种单环存储器器件的结构示意图；

图3为本公开一实施例提供的第一信号接收器的结构示意图；

图4为本公开一实施例提供的第二信号接收器的结构示意图；

图5为本公开一实施例提供的第一信号接收器和第二信号接收器集成的结构示意图；

图6为本公开另一实施例提供的单环存储器器件进行ZQ校准的时序示意图；

图7为本公开又一实施例提供的第一种双环存储器器件的结构示意图；

图8为本公开又一实施例提供的第二种双环存储器器件的结构示意图。

具体实施方式

由背景技术可知，随着对LPDDR容量的需求越来越高，导致在LPDDR的一个封装体中，会放入越来越多的芯片，而每个芯片由于个体差异都需要进行单独的ZQ校准，尤其LPDDR5的封装，ZQ校准电阻的数量比LPDDR4中ZQ校准电阻的数量明显减少，需要更多的芯片共享一个ZQ。

本公开一实施例提供了一种单环存储器器件，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享ZQ校准电阻。

本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图1为本实施例提供的第一种单环存储器器件的结构示意图，图2为本实施例提供的第二种单环存储器器件的结构示意图，图3为本实施例提供的第一信号接收器的结构示意图，图4为本实施例提供的第二信号接收器的结构示意图，图5为本实施例提供的第一信号接收器和第二信号接收器集成的结构示意图，以下结合附图对本实施例提供的单环存储器器件的结构进行详细说明，具体如下：

参考图1，单环存储器器件，应用于单个校准电阻的存储器器件，包括：

主芯片和多个级联的从芯片，其中主芯片和从芯片共同连接同一校准电阻。

主芯片和从芯片设置有第一传输端A和第二传输端B，其中，第一传输端A和第二传输端B用于传输ZQ标志信号。

需要说明的是，上述提到的“级联”指：多个从芯片分别作为首尾相连的第一级从芯片、第二级从芯片……第M-1级从芯片和第M级从芯片。其中，主芯片的第二传输端B连接第一级从芯片的第一传输端A，每一级从芯片的第二传输端B连接下一级从芯片的第一传输端A。

其中，主芯片中设置有第一信号接收器，从芯片中设置有第二信号接收器。

具体地，第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，主芯片基于ZQ校准命令开始校准，主芯片完成校准后通过第二传输端B发送ZQ标志信号，ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端A接收ZQ标志信号，从芯片基于ZQ标志信号开始校准，当前从芯片完成校准后通过第二传输端B发送ZQ标志信号。

本实施例提供的单环存储器器件中，将多个芯片配置为一个主芯片和多个从芯片，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

需要说明的是，上述提到的“第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，主芯片基于ZQ校准命令开始校准”，为主芯片在命令模式下的校准逻辑，在后台模式下，第一信号接收器用于通过ZQ信号端口接收存储器提供的时钟信号或上电信号，主芯片基于时钟信号或上电信号开始校准。

对于图1所示的主芯片和从芯片，主芯片和从芯片用于根据复位信号进行芯片复位，主芯片和从芯片用于根据选通信号选择目标芯片进行使能，主芯片和从芯片用于根据时钟信号和数据信号完成对数据的写入或读出；需要说明的是，图1所示的复位信号、数据信号、时钟信号和选通信号用于体现主芯片和从芯片的工作示意，并不构成对单环存储器器件结构的限定。

在一些实施例中，参考图3，第一信号接收器100包括：第一与门101，一输入端用于接收ZQ校准命令，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二与门102，一输入端用于接收时钟信号或上电信号，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器103，第一输入端连接第一与门101的输出端，第二输入端连接第二与门102的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示主芯片进行校准；其中，第一输入选择器103被配置为，基于命令指示信号，将第一输入端连接第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端。

具体地，当存储器处于命令模式下，向主芯片的第一信号接收器100提供命令指示信号，第一输入选择器103基于命令指示信号将第一输入端连接至第一输出端，此时第一信号接收器100基于第一与门101的输出提供第一内部校准信号，即当第一信号接收器100接收到ZQ校准命令时，生成第一内部校准信号，从而控制主芯片进行ZQ校准；当存储器处于后台模式下，向主芯片的第一信号接收器100提供后台指示信号，第一输入选择器103基于后台指示信号将第二输入端连接至第一输出端，此时第一信号接收器100基于第二与门102的输出提供第一内部校准信号，即当第一信号接收器100接收到时钟信号或上电信号时，生成第一内部校准信号，从而控制主芯片进行ZQ校准。

在一些实施例中，参考图4，第二信号接收器200，包括：第三与门201，一输入端用于接收ZQ标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示从芯片进行校准。

具体地，第二信号接收器200设置在从芯片中，即第二信号接收器200会持续接收到第一指示信号，此时，当第二信号接收器200接收到ZQ标志信号即生成第二内部校准信号，从而控制从芯片进行ZQ校准。

图1所示的单环存储器器件结构中，仅有主芯片接收ZQ校准命令，且主芯片中集成的是第一信号接收器100，从芯片中集成的是第二信号接收器200，使得主芯片和从芯片的结构存在差异；在一些实施例中，主芯片和从芯片的结构相同，此时从芯片也需要接收ZQ校准命令，参考图2，此时主芯片还包括第二信号接收器200，从芯片还包括第一信号接收器101；继续参考图5，主芯片和从芯片还包括：第二输入选择器301，第三输入端连接第一输出端，第四输入端连接第三与门201的输出端，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为主芯片，第二输出端用于输出第一内部校准命令或第二内部校准命令；其中，第二输入选择器301被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。

具体地，第二输入选择器301基于第一指示信号和第二指示信号选择输出，当接收到第二指示信号，则表征当前芯片为主芯片，第二输入选择器301选择第一信号接收器100的输出信号进行输出；当接收到第一指示信号，则表征当前芯片为从芯片，第二输入选择器301选择第二信号接收器200的输出信号进行输出。

在一些实施例中，最后一级从芯片的第二传输端B连接主芯片的第一传输端A。当最后一级从芯片完成ZQ校准后，最后一级从芯片生成的ZQ标志信号传输至主芯片，当主芯片接收到ZQ标志信号，则证明所有芯片已完成ZQ校准，存储器可进行下一步操作，通过最后一级从芯片向主芯片回传ZQ标志信号，提示所有芯片已完成ZQ校准，便于存储器电路和信号时序的设计。

参考图1和图2，在本实施例中，主芯片和从芯片基于2列N/2行的阵列设置，且主芯片设置在第一列第N/2行的阵列位置，N-1为从芯片的数量，且N为偶数；在其他实施例中，可以根据主芯片和从芯片的数量和待设置的版图面积，将主芯片和从芯片基于i列j行的阵列设置，此时，主芯片设置在第一列第j行的阵列位置。

在一些实施例中，主芯片和从芯片被封装在同一存储器器件中；在一些实施例中，主芯片和从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的第一传输端A和第二传输端B之间的连接，通过存储器器件之间的有线或无线互联设置。

本实施例通过将多个芯片配置为一个主芯片和多个从芯片，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

需要说明的是，在本实施例中，标记位用于表征主芯片所在环路是否处于ZQ校准状态。具体来说，主芯片接收到ZQ校准命令或首次接收到ZQ标志信号时，上述标记位处于第一状态；相应地，标记位处于第一状态的主芯片接收到ZQ标志信号后，上述标记位处于第二状态。另外，在ZQ校准时间存在限制的情况下，共享ZQ校准电阻的芯片也受到限制，每一芯片进行ZQ校准所需要的时间越长，共享ZQ校准电阻的芯片数量越少。此外，上述实施例所提供的单环存储器器件中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的单环存储器器件实施例。

本公开另一实施例提供一种ZQ校准方法，应用于上述实施例提供的单环存储器器件，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

图6为本实施例提供的单环存储器器件进行ZQ校准的时序示意图，以下结合附图对本实施例提供的ZQ校准方法进行详细说明，具体如下：

参考图6，ZQ校准方法包括：在命令模式下，获取存储器器件外部施加的ZQ校准命令，存储器响应于ZQ校准命令，对主芯片执行第一校准操作，在第一校准操作完成后，将ZQ标志信号传输至第一级从芯片，同时对主芯片执行第二校准操作；存储器响应于ZQ标志信号，对第一级从芯片执行第一校准操作，在第一级从芯片的第一校准操作完成后，将ZQ标志信号传输至下一级从芯片，同时对第一级从芯片执行第二校准操作，直至最后一级从芯片完成第一校准操作，对最后一级从芯片完成第二校准操作。

需要说明的是，图6所示的ZQ校准时序图以三级从芯片进行举例说明，仅用于本领域技术人员了解本公开实施例中ZQ校准的实现，并不构成本实施例的限定，本领域技术人员基于图6的示意以及上述提到的ZQ校准方法，可以将图6时序继续推导至适用于K个从芯片的情况。

在一些实施例中，对最后一级从芯片完成第二校准操作的同时，还包括：将ZQ标志信号传输至主芯片，当最后一级从芯片完成ZQ校准后，最后一级从芯片生成的ZQ标志信号传输至主芯片，当主芯片接收到ZQ标志信号，则证明所有芯片已完成ZQ校准，存储器可进行下一步操作，通过最后一级从芯片向主芯片回传ZQ标志信号，提示所有芯片已完成ZQ校准，便于存储器电路和信号时序的设计。

需要说明的是，在本实施例中，第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，第二校准操作是上拉校准操作和下拉校准操作的另一个。

需要说明的是，对于单环存储器器件的ZQ校准方法，存储器器件在后台模式下的校准方法与上述提到的存储器器件在命令模式下的校准方法相同，本实施例不再赘述；此外，上述实施例所提供的ZQ校准方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的ZQ校准方法实施例。

本公开又一实施例提供一种双环存储器器件，通过设计一种新的控制电路，以实现理论上无数量限制的多芯片共享ZQ校准电阻。

图7为本实施例提供的第一种双环存储器器件的结构示意图，图8为本实施例提供的第二种双环存储器器件的结构示意图，与单环存储器器件的结构相同部分本实施例不再赘述，以下结合附图对本实施例提供的双环存储器器件的结构进行详细说明，具体如下：

参考图7和图8，双环存储器器件，应用于两个校准电阻的存储器器件，包括：

第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片，其中，第一主芯片和第一从芯片共同连接至第一校准电阻，第二主芯片和第二从芯片共同连接至第二校准电阻。

第一主芯片、第一从芯片、第二主芯片和第二从芯片设置有第一传输端A和第二传输端B，其中，第一传输端A和第二传输端B用于传输ZQ标志信号，ZQ标志信号包括第一ZQ标准信号和第二ZQ标志信号，其中，第一主芯片和第一从芯片的第一传输端A和第二传输端B用于传输第一ZQ标准信号，第二主芯片和第二从芯片的第一传输端A和第二传输端B用于传输第二ZQ标准信号。

需要说明的是，上述提到的“级联”指：多个从芯片分别作为首尾相连的第一级从芯片、第二级从芯片……第M-1级从芯片和第M级从芯片。其中，第一主芯片的第二传输端B连接第一级第一从芯片的第一传输端A，每一级第一从芯片的第二传输端B连接下一级第一从芯片的第一传输端A；第二主芯片的第二传输端B连接第一级第二从芯片的第一传输端A，每一级第二从芯片的第二传输端B连接下一级第二从芯片的第一传输端A。

其中，第一主芯片和第二主芯片中设置有第一信号接收器，第一从芯片和第二从芯片中设置有第二信号接收器。

具体地，第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，ZQ校准命令包括第一ZQ校准命令和第二ZQ校准命令；第一主芯片基于第一ZQ校准命令开始校准，第一主芯片完成校准后通过第二传输端B发送第一ZQ标志信号，第一ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端A接收第一ZQ标志信号，第一从芯片基于第一ZQ标志信号开始校准，当前第一从芯片完成校准后通过第二传输端B发送第一ZQ标志信号；第二主芯片基于第二ZQ校准命令开始校准，第二主芯片完成校准后通过第二传输端B发送第二ZQ标志信号，第二ZQ标志信号表征当前芯片已利用校准电阻进行校准；第二信号接收器用于通过第一传输端A接收第二ZQ标志信号，第二从芯片基于第二ZQ标志信号开始校准，当前第二从芯片完成校准后通过第二传输端B发送第二ZQ标志信号。

本实施例提供的双环存储器器件中，将多个芯片配置为一个第一主芯片、多个第一从芯片、一个第二主芯片和多个第二从芯片，其中，第一主芯片和多个第一从芯片采用第一校准电阻进行ZQ校准，第二主芯片和多个第二从芯片采用第二校准电阻进行ZQ校准，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

在一些实施例中，参考图3，第一信号接收器100包括：第一与门101，一输入端用于接收ZQ校准命令，另一输入端用于接收命令指示信号，命令指示信号用于表征存储器工作在命令模式；第二与门102，一输入端用于接收时钟信号或上电信号，另一输入端用于接收后台指示信号，后台指示信号用于表征存储器工作在后台模式；第一输入选择器103，第一输入端连接第一与门101的输出端，第二输入端连接第二与门102的输出端，第一选择端用于接收命令指示信号或后台指示信号，第一输出端用于输出第一内部校准信号，第一内部校准信号用于指示主芯片进行校准；其中，第一输入选择器103被配置为，基于命令指示信号，将第一输入端连接第一输出端，或基于后台指示信号，将第二输入端连接至第一输出端。

在一些实施例中，参考图4，第二信号接收器200，包括：第三与门201，一输入端用于接收ZQ标志信号，另一输入端用于接收第一指示信号，第一指示信号用于表征当前芯片为从芯片，输出端用于输出第二内部校准信号，第二内部校准信号用于指示从芯片进行校准。

图7所示的双环存储器器件结构中，仅有第一主芯片接收第一ZQ校准命令，第二主芯片接收第二ZQ校准命令，且第一主芯片和第二主芯片中集成的是第一信号接收器100，第一从芯片和第二从芯片中集成的是第二信号接收器200；在一些实施例中，第一主芯片、第二主芯片、第一从芯片和第二从芯片的结构相同，此时第一从芯片也需要接收第一ZQ校准命令，第二从芯片也性需要接收第二ZQ校准命令，参考图8，此时主芯片还包括第二信号接收器200，从芯片还包括第一信号接收器101；继续参考图5，主芯片和从芯片还包括：第二输入选择器301，第三输入端连接第一输出端，第四输入端连接第三与门201的输出端，第二选择端用于接收第一指示信号或第二指示信号，第二指示信号用于表征当前芯片为主芯片，第二输出端用于输出第一内部校准命令或第二内部校准命令；其中，第二输入选择器301被配置为，基于第一指示信号，将第四输入端连接至第二输出端，或基于第二指示信号，将第三输入端连接至第二输出端。

在一些实施例中，最后一级第一从芯片的第二传输端B连接第一主芯片的第一传输端A，最后一级第二从芯片的第二传输端B连接第二主芯片的第一传输端A。

参考图7和图8，在本实施例中，第一从芯片的数量＝第二从芯片的数量，即基于第一校准电阻和第二校准电阻进行ZQ校准的芯片数量相等，以同步基于第一校准电阻和第二校准电阻进行ZQ校准的校准时序；在其他实施例中，同样可以设置第一从芯片的数量第二从芯片的数量不相同。

另外，在本实施例中，第一主芯片和第一从芯片基于1列N行的第一阵列设置，且第一主芯片设置在N行的位置；第二主芯片和第二从芯片基于1列N行的第二阵列设置，且第二主芯片设置在N/2行的位置；N-1为第一从芯片的数量。在其他实施例中，可以根据芯片的数量和待设置的版图面积，将芯片基于i列j行的阵列设置，此时，第一主芯片设置在第一列第j行的阵列位置，第二主芯片设置在第i/2+1列第j/2行的阵列位置。

在一些实施例中，第一主芯片和第一从芯片被封装在同一存储器器件中，第二主芯片和第二从芯片被封装在同一存储器器件中；在一些实施例中，第一主芯片和第一从芯片被封装在不同存储器器件中，第二主芯片和第二从芯片被封装在不同存储器器件中，其中，封装在不同存储器器件中的第一传输端A和第二传输端B之间的连接，通过存储器器件之间的有线或无线互联设置。

本实施例通过将多个芯片配置为一个第一主芯片、多个第一从芯片、一个第二主芯片和多个第二从芯片，其中，第一主芯片和多个第一从芯片采用第一校准电阻进行ZQ校准，第二主芯片和多个第二从芯片采用第二校准电阻进行ZQ校准，主芯片基于存储器提供的ZQ校准命令利用校准电阻进行ZQ校准，当主芯片利用完校准电阻进行ZQ校准后，向级联的从芯片发送ZQ标志信号，级联的从芯片依次基于ZQ标志信号，利用校准电阻进行ZQ校准，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

需要说明的是，在本实施例中，标记位用于表征主芯片所在环路是否处于ZQ校准状态。具体来说，主芯片接收到ZQ校准命令或首次接收到ZQ标志信号时，上述标记位处于第一状态；相应地，标记位处于第一状态的主芯片接收到ZQ标志信号后，上述标记位处于第二状态。另外，在ZQ校准时间存在限制的情况下，共享ZQ校准电阻的芯片也受到限制，每一芯片进行ZQ校准所需要的时间越长，共享ZQ校准电阻的芯片数量越少。此外，上述实施例所提供的双环存储器器件中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的双环存储器器件实施例。

本公开另一实施例提供一种ZQ校准方法，应用于上述实施例提供的双环存储器器件，从而实现理论上无数量限制的多芯片共享ZQ校准电阻进行ZQ校准。

ZQ校准方法，包括：在命令模式下，获取存储器器件外部施加的第一ZQ校准命令和第二ZQ校准命令；响应于第一ZQ校准命令，对第一主芯片执行第一校准操作；在第一校准操作完成后，将第一ZQ标志信号传输至第一级第一从芯片，同时对第一主芯片执行第二校准操作；响应于第一ZQ标志信号，对第一级第一从芯片执行第一校准操作；在第一级第一从芯片的第一校准操作完成后，将第一ZQ标志信号传输至下一级第一从芯片，同时对第一级第一从芯片执行第二校准操作，直至最后一级第一从芯片完成第一校准操作；对最后一级第一从芯片完成第二校准操作；响应于第二ZQ校准命令，对第二主芯片执行第一校准操作；在第一校准操作完成后，将第二ZQ标志信号传输至第一级第二从芯片，同时对第二主芯片执行第二校准操作；响应于第二ZQ标志信号，对第一级第二从芯片执行第一校准操作；在第一级第二从芯片的第一校准操作完成后，将第二ZQ标志信号传输至下一级第二从芯片，同时对第一级第二从芯片执行第二校准操作，直至最后一级第二从芯片完成第一校准操作；对最后一级第二从芯片完成第二校准操作。

基于上述论述可知，第一主芯片和第一从芯片基于第一校准电阻进行校准，第二主芯片片和第二从芯片基于第二校准电阻进行校准，即第一主芯片和第一从芯片之间的校准，与第二主芯片和第二从芯片之间的校准互相独立，互不影响；在一些实施例中，对第一主芯片的第一校准操作和对第二主芯片的第一校准操作同时执行，即对第一主芯片和第二主芯片同步执行ZQ校准操作；在其他实施例中，对第一主芯片的ZQ校准操作和对第二主芯片的ZQ校准操作可以异步执行，即不同时执行对第一主芯片和第二主芯片的ZQ校准操作；进一步地，在一些实施例中，对第二主芯片的第一校准操作可以设置在完成对最后一级第一从芯片的第二校准操作后。

在一些实施例中，对最后一级从芯片完成第二校准操作的同时，还包括：将ZQ标志信号传输至主芯片，当最后一级从芯片完成ZQ校准后，最后一级从芯片生成的ZQ标志信号传输至主芯片，当主芯片接收到ZQ标志信号，则证明所有芯片已完成ZQ校准，存储器可进行下一步操作，通过最后一级从芯片向主芯片回传ZQ标志信号，提示所有芯片已完成ZQ校准，便于存储器电路和信号时序的设计。

需要说明的是，在本实施例中，第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，第二校准操作是上拉校准操作和下拉校准操作的另一个。

需要说明的是，对于单环存储器器件的ZQ校准方法，存储器器件在后台模式下的校准方法与上述提到的存储器器件在命令模式下的校准方法相同，本实施例不再赘述；此外，上述实施例所提供的ZQ校准方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的ZQ校准方法实施例。

本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。