读取放大电路及其驱动方法、存储器、电子设备

技术领域

本申请涉及集成电路技术领域，尤其涉及一种读取放大电路及其驱动方法、存储器、电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)为主流的存储器之一，3D DRAM为将存储单元堆叠至逻辑单元上方的新型存储器，其具有较高的存储密度。

基于氧化物半导体材料的2T0C增益单元(Gain Cell)，其包括2个晶体管，且不设置电容器。在3D DRAM中，以2T0C增益单元作为存储单元，可节省电容器的占用面积，有利于存储器的尺寸微缩。

目前，DRAM中存储的数据信息，通过敏感放大器(Sense Amplifier，SA)读取并放大后输出。传统的敏感放大器的电路结构较复杂，敏感放大器包括读取电路和回写电路，读取电路和回写电路分开设置，且敏感放大器中的器件数量较多，导致存储器的存储密度较低。

发明内容

本申请的实施例提供了一种读取放大电路及其驱动方法、存储器、电子设备，可提高存储器的存储密度。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供了一种存储器，该存储器可以为DRAM，例如可以为3D DRAM。

存储器包括阵列式排布的多个存储单元，及读取放大电路，多个存储单元包括第一存储单元，第一存储单元包括写晶体管、读晶体管、第一写字线、第一写位线、第一读字线和第一读位线，写晶体管的控制极与第一写字线电连接，写晶体管的第一极与第一写位线电连接，写晶体管的第二极与读晶体管的控制极电连接。读晶体管的第一极与第一读字线电连接，读晶体管的第二极与第一读位线电连接。

读取放大电路包括第一充电子电路和电压放大器，第一充电子电路与第一写位线电连接，被配置为向第一写位线传输参考电压信号。电压放大器包括相对应的第一输入端和第一输出端，及相对应的第二输入端和第二输出端，第一输入端和第一输出端分别与第一读位线电连接，第二输入端和第二输出端分别与第一写位线电连接。

本申请的上述实施例所提供的存储器中，读取放大电路包括第一充电子电路和电压放大器，第一充电子电路与第一写位线电连接，用于向第一写位线传输参考电压信号。电压放大器通过第一读位线和第一写位线，与同一存储单元电连接。

第一读位线用于传输第一数据读取信号，电压放大器的第一输入端和第一输出端分别与第一读位线电连接，第二输入端和第二输出端分别与第一写位线电连接，第一输入端接收来自第一读位线的第一数据读取信号，第二输入端接收来自第一写位线的第一参考电压信号。通过第一输出端输出经电压放大器处理后的第一数据读取信号，并通过第二输出端输出经电压放大器处理后的第一参考电压信号，例如，参考电压信号和数据读取信号中，电压放大器会上拉电压值较大的一者，下拉电压值较小的一者，以放大参考电压信号与数据读取信号的电压差值，从而可根据放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

例如，参考电压信号与数据读取信号的电压差值为正数，则存储单元中存储的数据为状态“1”。又例如，参考电压信号与数据读取信号的电压差值为负数，则存储单元中存储的数据为状态“0”。通过电压放大器放大参考电压信号与数据读取信号的电压差值，可提高状态“1”和“0”的区分度。

并且，电压放大器的第二输出端还可向第一写位线传输第一数据写入信号，以向存储单元中回写入数据。

综上，通过第一充电子电路与电压放大器的连接，即实现了第一存储单元的数据读取和回写入，读取放大电路的器件的数量较少，电路结构简单且紧凑，有利于减小读取放大电路的占用面积及器件成本，增加存储单元的排布空间，从而可提高存储器的存储密度，降低存储器的成本。

在一些实施例中，读取放大电路还包括第一隔离子电路，电压放大器的第一输入端和第一输出端通过第一隔离子电路与第一读位线电连接。第一隔离子电路被配置为断开第一输入端和第一输出端与第一读位线的连接。

在电压放大器开启的情况下，参考电压信号和数据读取信号中，电压放大器会上拉电压值较大的一者，下拉电压值较小的一者。通过控制第一隔离子电路，来断开电压放大器的第一输入端和第一输出端与第一读位线的连接，可避免第一读位线的电压值被电压放大器上拉或下拉，以减小第一读位线的电压摆幅，避免第一读位线上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，电压放大器包括上拉子电路和下拉子电路，上拉子电路与第一读位线和第一写位线电连接，被配置为接收来自第一读位线的数据读取信号，及来自第一写位线的参考电压信号。下拉子电路与第一读位线和第一写位线电连接，被配置为接收来自第一读位线的数据读取信号，及来自第一写位线的参考电压信号。

在数据读取信号小于参考电压信号的情况下，上拉子电路被配置为上拉参考电压信号的电压值，下拉子电路被配置为下拉数据读取信号的电压值。

或者，在数据读取信号大于参考电压信号的情况下，上拉子电路被配置为上拉数据读取信号的电压值，下拉子电路被配置为下拉参考电压信号的电压值。

上述实施例中，参考电压信号和数据读取信号中，通过上拉子电路上拉电压值较大的一者，下拉子电路下拉电压值较小的一者，可放大参考电压信号与数据读取信号的电压差值，有利于读取存储单元中存储的数据。

并且，参考电压信号经上拉或者下拉后的电压值可作为第一数据写入信号，并传输至第一写位线，以向存储单元中回写入数据。

在一些实施例中，读取放大电路还包括第一输入输出模块、第二输入输出模块、第一数据线和第二数据线。第一输入输出模块与电压放大器的第一输出端和第一数据线电连接，第二输入输出模块与电压放大器的第二输出端和第二数据线电连接。

在数据读取信号小于参考电压信号的情况下，电压放大器下拉数据读取信号的电压值，第一输出端输出经下拉后的数据读取信号，第一输入输出模块被配置为将经下拉后的数据读取信号传输至第一数据线。电压放大器上拉参考电压信号的电压值，第二输出端输出经上拉后的参考电压信号，第二输入输出模块被配置为将经上拉后的参考电压信号传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

或者，在数据读取信号大于参考电压信号的情况下，电压放大器上拉数据读取信号的电压值，第一输出端输出经上拉后的数据读取信号，第一输入输出模块被配置为将经上拉后的数据读取信号传输至第一数据线。电压放大器下拉参考电压信号的电压值，第二输出端输出经下拉后的参考电压信号，第二输入输出模块被配置为将经下拉后的参考电压信号传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

在一些实施例中，多个存储单元还包括第二存储单元，第二存储单元包括第二写位线和第二读位线。

第一输入输出模块还与第二写位线电连接，第一输入输出模块还被配置为将来自第一数据线的第二数据写入信号传输至第二写位线，以向第二存储单元中写入数据。

第二输入输出模块还与第一写位线电连接，第二输入输出模块还被配置为将来自第二数据线的第三数据写入信号传输至第一写位线，以向第一存储单元中写入数据。

可以理解的是，在数据写入的过程中，电压放大器为关闭状态，可避免电压放大器上拉或下拉第一写位线和第二写位线上的电压值，从而避免对数据的写入造成干扰。

在一些实施例中，读取放大电路还包括第二充电子电路，第二充电子电路与第二写位线电连接，被配置为向第二写位线传输参考电压信号。电压放大器的第二输入端和第二输出端还分别与第二读位线电连接，电压放大器的第一输入端和第一输出端还分别与第二写位线电连接。其中，第一写位线与第二读位线对应连接，第一读位线与第二写位线对应连接。

上述实施例中，第二充电子电路可向第二写位线传输参考电压信号。电压放大器接收来自第二读位线的数据读取信号，及来自第二写位线的参考电压信号，以放大参考电压信号与数据读取信号的电压差值，从而可根据放大后的参考电压信号与数据读取信号的电压差值，来读取第二存储单元中存储的数据。电压放大器还可向第二写位线传输第四数据写入信号，以向第二存储单元中回写入数据。

即，读取放大电路被第一存储单元和第二存储单元共用，有利于存储器的存储密度的提高，及尺寸的微缩。

在一些实施例中，读取放大电路还包括第二隔离子电路，电压放大器的第二输入端和第二输出端通过第二隔离子电路与第二读位线电连接，第二隔离子电路被配置为断开第二输入端和第二输出端与第二读位线的连接。

上述实施例中，通过控制第二隔离子电路，断开电压放大器的第二输入端和第二输出端与第二读位线的连接，可避免第二读位线的电压值被电压放大器上拉或下拉，以减小第二读位线的电压摆幅，避免第二读位线上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，电压放大器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管的控制极和第三晶体管的控制极分别与第一写位线电连接，第二晶体管的控制极和第四晶体管的控制极分别与第一读位线电连接。第一晶体管的第一极和第二晶体管的第一极，分别与第一电压端电连接。第一晶体管的第二极与第一读位线电连接，第二晶体管的第二极与第一写位线电连接。第三晶体管的第一极和第四晶体管的第一极，分别与第二电压端电连接。第三晶体管的第二极与第一读位线电连接，第四晶体管的第二极与第一写位线电连接。

第一充电子电路包括第五晶体管，第五晶体管的控制极与充电控制端电连接，第五晶体管的第一极与第三电压端电连接，第五晶体管的第二极与第一写位线电连接。

在一些实施例中，第一隔离子电路包括第六晶体管，第六晶体管的控制极与隔离控制端电连接，第六晶体管的第一极与电压放大器电连接，第六晶体管的第二极与第一读位线电连接。

在一些实施例中，第一输入输出模块包括第七晶体管，第七晶体管的控制极与开关控制端电连接，第七晶体管的第一极与电压放大器电连接，第七晶体管的第二极与第一数据线电连接。

第二输入输出模块包括第八晶体管，第八晶体管的控制极与开关控制端电连接，第八晶体管的第一极与电压放大器电连接，第八晶体管的第二极与第二数据线电连接。

在一些实施例中，第二充电子电路包括第九晶体管，第九晶体管的控制极与充电控制端电连接，第九晶体管的第一极与第四电压端电连接，第九晶体管的第二极与第二写位线电连接。

在一些实施例中，第二隔离子电路包括第十晶体管，第十晶体管的控制极与隔离控制端电连接，第十晶体管的第一极与电压放大器电连接，第十晶体管的第二极与第二读位线电连接。

可见，本申请的一些实施例所提供的读取放大电路，仅包括10个晶体管，即实现了两个存储单元的数据读取和回写入，读取放大电路的器件的数量较少，有利于减小读取放大电路的占用面积及器件成本，增加存储单元的排布空间，从而可提高存储器的存储密度，降低存储器的成本。

在一些实施例中，第一存储单元和第二存储单元位于读取放大电路的沿第一方向的相对两侧，第一方向平行于阵列式排布的多个存储单元的行方向。

可以理解的是，读取放大电路被位于其两侧的第一存储单元和第二存储单元共用，有利于存储器的尺寸微缩。

第二方面，提供了一种读取放大电路，该电路包括第一充电子电路和电压放大器，第一充电子电路与第一写位线电连接，被配置为向第一写位线传输参考电压信号。电压放大器包括相对应的第一输入端和第一输出端，及相对应的第二输入端和第二输出端，第一输入端和第一输出端分别与第一读位线电连接，第二输入端和第二输出端分别与第一写位线电连接。其中，第一读位线和第一写位线均被配置为与同一存储单元电连接。

本申请的上述实施例所提供的读取放大电路，第一充电子电路与第一写位线电连接，用于向第一写位线传输第一参考电压信号。电压放大器通过第一读位线和第一写位线，与同一存储单元电连接。

第一读位线用于传输第一数据读取信号，电压放大器的第一输入端和第一输出端分别与第一读位线电连接，第二输入端和第二输出端分别与第一写位线电连接，第一输入端接收来自第一读位线的第一数据读取信号，第二输入端接收来自第一写位线的第一参考电压信号。通过第一输出端输出经电压放大器处理后的第一数据读取信号，并通过第二输出端输出经电压放大器处理后的第一参考电压信号，例如，参考电压信号和数据读取信号中，电压放大器会上拉电压值较大的一者，下拉电压值较小的一者，以放大参考电压信号与数据读取信号的电压差值，从而可根据放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

并且，电压放大器的第二输出端还可向第一写位线传输第一数据写入信号，以向存储单元中回写入数据。

综上，通过第一充电子电路与电压放大器的连接，即实现了存储单元的数据读取和回写入，读取放大电路的器件的数量较少，电路结构简单且紧凑，有利于减小读取放大电路的占用面积及器件成本，增加存储单元的排布空间，从而可提高包含该读取放大电路的存储器的存储密度，降低存储器的成本。

在一些实施例中，读取放大电路还包括第一隔离子电路，电压放大器的第一输入端和第一输出端通过第一隔离子电路与第一读位线电连接。第一隔离子电路被配置为断开第一输入端和第一输出端与第一读位线的连接。

上述实施例中，第一隔离子电路可在电压放大器开启的情况下，断开电压放大器的第一输入端和第一输出端与第一读位线的连接，可避免第一读位线的电压值被电压放大器上拉或下拉，以减小第一读位线的电压摆幅，避免第一读位线上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，电压放大器包括上拉子电路和下拉子电路，上拉子电路与第一读位线和第一写位线电连接，被配置为接收来自第一读位线的数据读取信号，及来自第一写位线的参考电压信号。下拉子电路与第一读位线和第一写位线电连接，被配置为接收来自第一读位线的数据读取信号，及来自第一写位线的参考电压信号。

在数据读取信号小于参考电压信号的情况下，上拉子电路被配置为上拉参考电压信号的电压值，下拉子电路被配置为下拉数据读取信号的电压值。

或者，在数据读取信号大于参考电压信号的情况下，上拉子电路被配置为上拉数据读取信号的电压值，下拉子电路被配置为下拉参考电压信号的电压值。

上述实施例中，参考电压信号和数据读取信号中，通过上拉子电路上拉电压值较大的一者，下拉子电路下拉电压值较小的一者，可放大参考电压信号与数据读取信号的电压差值，有利于读取存储单元中存储的数据。

并且，参考电压信号经上拉或者下拉后的电压值可作为第一数据写入信号，并传输至第一写位线，以向存储单元中回写入数据。

在一些实施例中，读取放大电路还包括第一输入输出模块、第二输入输出模块、第一数据线和第二数据线。第一输入输出模块与电压放大器的第一输出端和第一数据线电连接，第二输入输出模块与电压放大器的第二输出端和第二数据线电连接。

在数据读取信号小于参考电压信号的情况下，电压放大器下拉数据读取信号的电压值，第一输出端输出经下拉后的数据读取信号，第一输入输出模块被配置为将经下拉后的数据读取信号传输至第一数据线。电压放大器上拉参考电压信号的电压值，第二输出端输出经上拉后的参考电压信号，第二输入输出模块被配置为将经上拉后的参考电压信号传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

或者，在数据读取信号大于参考电压信号的情况下，电压放大器上拉数据读取信号的电压值，第一输出端输出经上拉后的数据读取信号，第一输入输出模块被配置为将经上拉后的数据读取信号传输至第一数据线。电压放大器下拉参考电压信号的电压值，第二输出端输出经下拉后的参考电压信号，第二输入输出模块被配置为将经下拉后的参考电压信号传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

在一些实施例中，读取放大电路还包括第二充电子电路，第二充电子电路与第二写位线电连接，被配置为向第二写位线传输参考电压信号。电压放大器的第二输入端和第二输出端还分别与第二读位线电连接，电压放大器的第一输入端和第一输出端还分别与第二写位线电连接。其中，第二读位线和第二写位线均被配置为与另一存储单元电连接，第一写位线与第二读位线对应连接，第一读位线与第二写位线对应连接。

上述实施例中，第二充电子电路可向第二写位线传输参考电压信号。电压放大器接收来自第二读位线的数据读取信号，及来自第二写位线的参考电压信号，以放大参考电压信号与数据读取信号的电压差值，从而可根据放大后的参考电压信号与数据读取信号的电压差值，来读取第二存储单元中存储的数据。电压放大器还可向第二写位线传输第四数据写入信号，以向第二存储单元中回写入数据。

在一些实施例中，读取放大电路还包括第二隔离子电路，电压放大器的第二输入端和第二输出端通过第二隔离子电路与第二读位线电连接，第二隔离子电路被配置为断开第二输入端和第二输出端与第二读位线的连接。

上述实施例中，通过控制第二隔离子电路，断开电压放大器的第二输入端和第二输出端与第二读位线的连接，可避免第二读位线的电压值被电压放大器上拉或下拉，以减小第二读位线的电压摆幅，避免第二读位线上产生较大的电流，从而可降低存储器的功耗。

第三方面，提供了一种读取放大电路的驱动方法，该驱动方法应用于如上述任一实施例中的读取放大电路。一个驱动周期包括激活阶段，激活阶段包括读取子阶段和放大子阶段。

上述驱动方法包括：在读取子阶段，充电控制端输出工作电平，来自第三电压端的参考电压信号经第一充电子电路传输至第一写位线。在放大子阶段，来自第一读位线的数据读取信号，及来自第一写位线的参考电压信号输入电压放大器，参考电压信号与数据读取信号的电压差值被电压放大器放大，来自电压放大器的第一数据写入信号传输至第一写位线。

本申请的上述实施例所提供的驱动方法，在读取子阶段，第一充电子电路向第一写位线传输参考电压信号。

在放大子阶段，电压放大器接收第一数据读取信号和第一参考电压信号，并放大参考电压信号与数据读取信号的电压差值，从而可根据放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。并且，电压放大器还可向第一写位线传输第一数据写入信号，以向存储单元中回写入数据。

在一些实施例中，在数据读取信号小于参考电压信号的情况下，在放大子阶段，参考电压信号被上拉子电路上拉，数据读取信号被下拉子电路下拉，参考电压信号经上拉后的电压值为第一数据写入信号。

或者，在数据读取信号大于参考电压信号的情况下，数据读取信号被上拉子电路上拉，参考电压信号被下拉子电路下拉，参考电压信号经下拉后的电压值为第一数据写入信号。

上述实施例中，参考电压信号和数据读取信号中，上拉子电路上拉电压值较大的一者，下拉子电路下拉电压值较小的一者，可放大参考电压信号与数据读取信号的电压差值，有利于读取存储单元中存储的数据。并且，参考电压信号经上拉或者下拉后的电压值可作为第一数据写入信号，并传输至第一写位线，以向存储单元中回写入数据。

在一些实施例中，激活阶段还包括隔离子阶段，隔离子阶段位于读取子阶段与放大子阶段之间。在隔离子阶段，隔离控制端输出工作电平，控制所述第一隔离子电路关闭，以断开所述电压放大器与所述第一读位线的连接。

上述实施例中，在隔离子阶段，通过控制第一隔离子电路，来断开电压放大器与第一读位线的连接，可避免第一读位线的电压值被电压放大器上拉或下拉，以减小第一读位线的电压摆幅，避免第一读位线上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，驱动周期还包括读写阶段，读写阶段在激活阶段之后。在数据读取信号小于参考电压信号的情况下，在读写阶段，开关控制端输出工作电平，下拉后的数据读取信号经第一输入输出模块传输至第一数据线，上拉后的参考电压信号经第二输入输出模块传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

在数据读取信号大于参考电压信号的情况下，在读写阶段，开关控制端输出工作电平，上拉后的数据读取信号经第一输入输出模块传输至第一数据线，下拉后的参考电压信号经第二输入输出模块传输至第二数据线，以输出放大后的参考电压信号与数据读取信号的电压差值，来读取存储单元中存储的数据。

第四方面，提供了一种电子设备，该电子设备例如可以为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、通信电子产品等。该电子设备包括处理器，及上述任一实施例中的存储器，该存储器与处理器电连接。

可以理解地，本申请的上述实施例所提供的电子设备，其所能达到的有益效果可参考上文中存储器的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请中的技术方案，下面将对本申请一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本申请实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的电子设备的架构图；

图2为根据一些实施例的手机的爆炸图；

图3为根据一些实施例的内存储器的架构图；

图4A为根据一些实施例的一种存储单元的电路图；

图4B为根据一些实施例的另一种存储单元的电路图；

图5A为根据一些实施例的存储器的一种模块结构图；

图5B为根据一些实施例的存储器的另一种模块结构图；

图6为根据一些实施例的电压放大器的模块结构图；

图7为根据一些实施例的读取放大电路和存储单元的电路图；

图8为根据一些实施例的读取放大电路的驱动时序图。

具体实施方式

下面将结合附图，对本申请一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所申请的实施例并不必然限制于本文内容。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

本申请的一些实施例提供了一种电子设备，该电子设备例如可以为手机、平板电脑、个人数字助理(Personal Digital Assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(Virtual Reality，VR)终端设备、增强现实(Augmented Reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等不同类型的用户设备或者终端设备；该电子设备还可以为基站等网络设备。本申请的实施例对电子设备的具体形式不作特殊限制。

图1为根据一些实施例的电子设备的架构图。

参见图1，电子设备1包括：存储装置11、处理器12、输入设备13、输出设备14等部件。本领域技术人员可以理解到，图1中示出的电子设备1的架构并不构成对该电子设备1的限定，该电子设备1可以包括比如图1所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图1所示的部件布置不同。

其中，存储装置11用于存储软件程序以及模块。存储装置11主要包括存储程序区和存储数据区，其中，存储程序区可存储和备份操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备1的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储装置11包括外存储器111和内存储器112。外存储器111和内存储器112存储的数据可以相互传输。外存储器111例如可以包括硬盘、U盘、软盘等。内存储器112例如可以包括随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)等，随机存取存储器可包括动态随机存取存储器(Dynamic Random Access Memory，DRAM)和静态随机存取存储器(Static RandomAccess Memory，SRAM)。

处理器12是该电子设备1的控制中心，利用各种接口和线路连接整个电子设备1的各个部分，通过运行或执行存储在存储装置11内的软件程序和/或模块，以及调用存储在存储装置11内的数据，执行电子设备1的各种功能和处理数据，从而对电子设备1进行整体监控。可选的，处理器12可以包括一个或多个处理单元。例如，处理器12可以包括应用处理器(Application Processor，AP)，调制解调处理器，图形处理器(Graphics ProcessingUnit，GPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。例如，处理器12可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器12中。上述的应用处理器例如可以为中央处理器(Central Processing Unit，CPU)。图1中以处理器12为CPU为例，CPU可以包括运算器121和控制器122。运算器121获取内存储器112存储的数据，并对内存储器112存储的数据进行处理，处理后的结果通常送回内存储器112。控制器122可以控制运算器121对数据进行处理，控制器122还可以控制外存储器置111和内存储器112读取或写入数据。

输入设备13用于接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。示例的，输入设备13可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。上述处理器12中的控制器122还可以控制输入设备13接收输入的信号或不接收输入的信号。此外，输入设备13接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器112中。

输出设备14用于输出输入设备13的输入，并存储在内存储器112中的数据对应的信号。例如，输出设备14输出声音信号或视频信号。上述处理器12中的控制器122还可以控制输出设备14输出信号或不输出信号。

需要说明的是，图1中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备13和内存储器112之间的单箭头表示输入设备13接收到的数据向内存储器112传输。又例如，运算器121和内存储器112之间的双箭头表示内存储器112存储的数据可以向运算器121传输，且运算器121处理后的数据可以向内存储器112传输。图1中的细箭头表示控制器122可以控制的部件。示例性地，控制器122可以对外存储器置111、内存储器112、运算器121、输入设备13和输出设备14等进行控制。

为了方便进一步对电子设备1的结构进行说明，以下以电子设备1为手机为例进行示例性介绍。

图2为根据一些实施例的手机的爆炸图。

参见图2，电子设备1还可以包括中框15、后壳16以及显示屏17。后壳16和显示屏17分别位于中框15的相对两侧，且中框15和显示屏17设置于后壳16内。中框15包括用于承载显示屏17的承载板150，以及绕承载板150一周的边框151。

继续参见图2，电子设备1还可以包括电路板18，该电路板18设置于承载板150的靠近后壳16的一侧，电子设备1中的内存储器112可以设置于电路板18上，内存储器112与电路板18电连接。

目前，DRAM为主流的存储器之一，3D DRAM为将存储单元堆叠至逻辑单元上方的新型存储器，其具有较高的存储密度。以下实施例以内存储器112为DRAM为例进行介绍，图3为根据一些实施例的内存储器的架构图。

参见图3，内存储器112包括存储阵列21、行译码电路22、列译码电路23、时序控制电路24、读写控制电路25以及至少一个敏感放大器26。

其中，存储阵列21包括阵列式排布的多个存储单元210，多个存储单元210包括沿第一方向X排列的多行，及沿第二方向Y排列的多列。第一方向X与第二方向Y相交叉，例如，二者相互垂直。

时序控制电路24分别与行译码电路22、列译码电路23、存储阵列21、读写控制电路25以及敏感放大器26电连接，时序控制电路24被配置为对各电路进行时序控制。

行译码电路22与存储阵列21电连接，行译码电路22被配置为根据行地址对相应行的存储单元210进行选通，以对相应行的存储单元210进行选址。

列译码电路23与存储阵列21电连接，在相应行的存储单元210选通后，列译码电路23被配置为根据列地址对相应列的存储单元210进行选址，从而选中需要进行读取操作或写入操作的存储单元210。

读写控制电路25与存储阵列21电连接，读写控制电路25被配置为控制选中的存储单元210进行读取操作或写入操作。

敏感放大器26与存储阵列21电连接，敏感放大器26被配置为对选中的存储单元210所存储的数据信息进行读取、放大并输出，以实现数据的读取操作；或者，向选中的存储单元210输入数据信号，以实现数据的写入操作。

图4A为根据一些实施例的一种存储单元的电路图。

参见图4A，存储单元210为2T0C增益单元，存储单元210包括2个晶体管(Transistor)，0电容器(Capacitor)。2个晶体管分别为写晶体管M01和读晶体管M02，存储单元210还包括写字线WWL(Write Word Line)、写位线WBL(Write Bit Line)、读字线RWL(Read Word Line)和读位线RBL(Read Bit Line)。由于2T0C增益单元中不设置电容器，可节省电容器的占用面积，有利于内存储器112的尺寸微缩。

其中，写晶体管M01的控制极与写字线WWL电连接，写晶体管M01的第一极与写位线WBL电连接，写晶体管M01的第二极与节点A电连接。读晶体管M02的控制极与节点A电连接，读晶体管M02的第一极与读字线RWL电连接，读晶体管M02的第二极与读位线RBL电连接。

上述存储单元210的工作原理为：通过写字线WWL控制写晶体管M01导通，写位线WBL上传输的数据写入信号V

示例性地，状态“1”是指，节点A的电位为高电平；状态“0”是指，节点A的电位为低电平。

通过读字线RWL控制读晶体管M02导通或截止，并通过读位线RBL检测读晶体管M02上的电流(第一数据读取信号V

示例性地，在2T0C增益单元中，写晶体管M01和读晶体管M02均为氧化物晶体管，即二者的有源层均包括氧化物半导体材料，氧化物晶体管的漏电较小，可减小节点A的电荷量经由写晶体管M01的沟道漏电的速率，提高节点A的电位的稳定性，从而提高存储单元210的存储时长。

图4B为根据一些实施例的另一种存储单元的电路图。

参见图4B，存储单元210为2T1C存储单元，存储单元210包括2个晶体管，1个电容器。2个晶体管分别为写晶体管M01和读晶体管M02，写晶体管M01的控制极与写字线WWL电连接，写晶体管M01的第一极与写位线WBL电连接，写晶体管M01的第二极与节点A电连接。读晶体管M02的控制极与节点A电连接，读晶体管M02的第一极与读字线RWL电连接，读晶体管M02的第二极与读位线RBL电连接。电容器C的一端与节点A电连接，另一端接地。

在相关技术中，敏感放大器的电路结构较复杂，敏感放大器包括读取电路和回写电路，读取电路可用于存储单元的读取操作，读取操作不会破坏存储数据，为非破坏性读取操作。在存储单元中，由于晶体管的漏电现象，随着存储时长的增加，存储单元的存储数据易失，回写电路可用于对存储单元的存储数据进行刷新和回写入。

目前，敏感放大器的读取电路和回写电路分开设置，二者为相互独立的两个电路结构，并且，读取电路和回写电路中的元器件总数量较多，使得敏感放大器的占用面积较大，进而导致存储器的存储密度较低。由于敏感放大器中元器件的总数量较多，也增加了存储器的成本。

为解决上述问题，本申请的一些实施例提供了一种存储器，图5A为根据一些实施例的存储器的一种模块结构图；图5B为根据一些实施例的存储器的另一种模块结构图。

参见图5A，存储单元210包括第一存储单元210a和第二存储单元210b，第一存储单元210a和第二存储单元210b位于读取放大电路3的沿第一方向X的相对两侧。

敏感放大器26包括两级电路，分别用作本地敏感放大器(Local SenseAmplifier，LSA)，及全局敏感放大器(Global Sense Amplifier，GSA)，读取放大电路3例如可以用作本地敏感放大器。

可以理解的是，第一存储单元210a和第二存储单元210b分别与读取放大电路3电连接，读取放大电路3既可用于第一存储单元210a的数据读取、写入，又可用于第二存储单元210b的数据读取、写入，即读取放大电路3被位于其两侧的第一存储单元210a和第二存储单元210b共用，有利于内存储器112的尺寸微缩。

参见图5B，与第一存储单元210a电连接的读位线为第一读位线RBL1，与第一存储单元210a电连接的写位线为第一写位线WBL1。第一读位线RBL1被配置为传输第一数据读取信号V

读取放大电路3包括第一充电子电路31和电压放大器32，第一充电子电路31与第一写位线WBL1电连接，第一充电子电路31被配置为向第一写位线WBL1传输第一参考电压信号V

电压放大器32包括相对应的第一输入端in1和第一输出端out1，及相对应的第二输入端in2和第二输出端out2，第一输入端in1和第一输出端out1分别与第一读位线RBL1电连接，第二输入端in2和第二输出端out2分别与第一写位线WBL1电连接。

本申请的上述实施例所提供的存储器中，读取放大电路3包括第一充电子电路31和电压放大器32，第一充电子电路31与第一写位线WBL1电连接，用于向第一写位线WBL1传输第一参考电压信号V

第一读位线RBL1用于传输第一数据读取信号V

例如，第一参考电压信号V

可以理解的是，第一参考电压信号V

第一参考电压信号V

并且，电压放大器32的第二输出端out2还可向第一写位线WBL1传输第一数据写入信号V

通过第一充电子电路31与电压放大器32的连接，即实现了第一存储单元210a的数据读取和回写入，读取放大电路3的器件的数量较少，电路结构简单且紧凑，有利于减小读取放大电路3的占用面积及器件成本，增加存储单元210的排布空间，从而可提高存储器的存储密度，降低存储器的成本。

图6为根据一些实施例的电压放大器的模块结构图。

在一些实施例中，参见图6，电压放大器32包括上拉子电路32a和下拉子电路32b，上拉子电路32a与第一读位线RBL1和第一写位线WBL1电连接，上拉子电路32a被配置为接收来自第一读位线RBL1的第一数据读取信号V

在第一数据读取信号V

可以理解的是，在第一数据读取信号V

通过上拉子电路32a上拉电压值较大的一者(第一参考电压信号V

由于第一存储单元210a中存储的数据为状态“1”，说明第一存储单元210a中存储数据的电位为高电平。第一参考电压信号V

或者，在第一数据读取信号V

可以理解的是，在第一数据读取信号V

通过上拉子电路32a上拉电压值较大的一者(第一数据读取信号V

由于第一存储单元210a中存储的数据为状态“0”，说明第一存储单元210a中存储数据的电位为低电平。第一参考电压信号V

在一些实施例中，参见图5B，读取放大电路3还包括第一隔离子电路33，电压放大器32的第一输入端in1和第一输出端out1通过第一隔离子电路33与第一读位线RBL1电连接。第一隔离子电路33被配置为在电压放大器32开启的情况下，断开电压放大器32的第一输入端in1和第一输出端out1与第一读位线RBL1的连接。

根据前文所述，在电压放大器32开启的情况下，第一参考电压信号V

通过控制第一隔离子电路33，来断开电压放大器32的第一输入端in1和第一输出端out1与第一读位线RBL1的连接，可避免第一读位线RBL1的电压值被电压放大器32上拉或下拉，以减小第一读位线RBL1的电压摆幅，避免第一读位线RBL1上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，参见图5B，读取放大电路3还包括第一输入输出模块34a、第二输入输出模块34b、第一数据线DL1和第二数据线DL2。第一输入输出模块34a与电压放大器32的第一输出端out1和第一数据线DL1电连接，第二输入输出模块34b与电压放大器32的第二输出端out2和第二数据线DL2电连接。

读取放大电路3作为LSA，可通过第一数据线DL1和第二数据线DL2与GSA电连接。

在第一数据读取信号V

GSA通过第一数据线DL1接收经下拉后的第一数据读取信号V

或者，在第一数据读取信号V

GSA通过第一数据线DL1接收经上拉后的第一数据读取信号V

在一些实施例中，参见图5B，与第二存储单元210b电连接的读位线为第二读位线RBL2，第二读位线RBL2与第一写位线WBL1对应连接。与第二存储单元210b电连接的写位线为第二写位线WBL2，第二写位线WBL2与第一读位线RBL1对应连接。

示例性地，第二写位线WBL2与第一读位线RBL1之间通过第一隔离子电路33连接。

第一输入输出模块34a还与第二写位线WBL2电连接，第一输入输出模块34a还被配置为，在电压放大器32关闭的情况下，将来自第一数据线DL1的第二数据写入信号V

第二输入输出模块34b还与第一写位线WBL1电连接，第二输入输出模块34b还被配置为，在电压放大器32关闭的情况下，将来自第二数据线DL2的第三数据写入信号V

可以理解的是，在数据的写入阶段，GSA向第一数据线DL1传输第二数据写入信号V

或者，在数据的写入阶段，GSA向第二数据线DL2传输第三数据写入信号V

与前文所述“电压放大器32还可向第一写位线WBL1传输第一数据写入信号V

并且，在数据写入的过程中，电压放大器32为关闭状态，可避免电压放大器32上拉或下拉第一写位线WBL1和第二写位线WBL2上的电压值，从而避免对数据的写入造成干扰。

在一些实施例中，参见图5B，读取放大电路3还包括第二充电子电路35，第二充电子电路35与第二写位线WBL2电连接，第二充电子电路35被配置为向第二写位线WBL2传输第二参考电压信号V

电压放大器32的第二输入端in2和第二输出端out2还分别与第二读位线RBL2电连接，第二读位线RBL2被配置为传输第二数据读取信号V

通过第二充电子电路35与电压放大器32的连接，实现了第二存储单元210b的数据读取和回写入，读取放大电路3被第一存储单元210a和第二存储单元210b共用，有利于存储器的存储密度的提高，及尺寸的微缩。

在一些实施例中，参见图5B，读取放大电路3还包括第二隔离子电路36，电压放大器32的第二输入端in2和第二输出端out2通过第二隔离子电路36与第二读位线RBL2电连接。第二隔离子电路36被配置为在电压放大器32开启的情况下，断开电压放大器32的第二输入端in2和第二输出端out2与第二读位线RBL2的连接。

在电压放大器32开启的情况下，第二参考电压信号V

通过控制第二隔离子电路36，来断开电压放大器32的第二输入端in2和第二输出端out2与第二读位线RBL2的连接，可避免第二读位线RBL2的电压值被电压放大器32上拉或下拉，以减小第二读位线RBL2的电压摆幅，避免第二读位线RBL2上产生较大的电流，从而可降低存储器的功耗。

示例性地，第二读位线RBL2还通过第二隔离子电路36与第一写位线WBL1连接。

以下对读取放大电路的具体电路结构进行示例性地介绍，图7为根据一些实施例的读取放大电路和存储单元的电路图。

在一些实施例中，参见图7，上拉子电路32a包括第一晶体管M1和第二晶体管M2，下拉子电路32b包括第三晶体管M3和第四晶体管M4。

其中，第一晶体管M1的控制极和第三晶体管M3的控制极分别与第一写位线WBL1电连接，第二晶体管M2的控制极和第四晶体管M4的控制极分别与第一读位线RBL1电连接。第一晶体管M1的第一极和第二晶体管的第一极分别与第一电压端VDD电连接，第一晶体管M1的第二极与第一读位线RBL1电连接，第二晶体管M2的第二极与第一写位线WBL1电连接。第三晶体管M3的第一极和第四晶体管M4的第一极分别与第二电压端SAN电连接，第三晶体管M3的第二极与第一读位线RBL1电连接，第四晶体管M4的第二极与第一写位线WBL1电连接。

其中，第一电压端VDD输出第一电压V

继续参见图7，第一充电子电路31包括第五晶体管M5，第五晶体管M5的控制极与充电控制端PCHN电连接，第五晶体管M5的第一极与第三电压端VBLP1电连接，第五晶体管M5的第二极与第一写位线WBL1电连接。

以第一晶体管M1、第二晶体管M2和第五晶体管M5为P型管，第三晶体管M3和第四晶体管M4为N型管为例进行说明。其中，P型管在栅源电压差小于0的情况下导通，N型管在栅源电压差大于0的情况下导通。

第五晶体管M5在充电控制端PCHN的控制下导通，例如，第五晶体管M5在来自充电控制端PCHN的低电平的控制下导通，第三电压端VBLP1向第一写位线WBL1输出第一参考电压信号V

第一晶体管M1的控制极(栅极)的电压V

第三晶体管M3的控制极的电压V

在第一数据读取信号V

并且，第三晶体管M3的栅源电压差V

可以理解的是，在第一数据读取信号V

通过上拉第一参考电压信号V

第一参考电压信号V

或者，在第一数据读取信号V

并且，第四晶体管M4的栅源电压差V

可以理解的是，在第一数据读取信号V

通过上拉第一数据读取信号V

第一参考电压信号V

在一些实施例中，参见图7，第一隔离子电路33包括第六晶体管M6，第六晶体管M6的控制极与隔离控制端RISO电连接；第六晶体管M6的第一极与电压放大器32电连接，例如，第六晶体管M6的第一极与，第一晶体管M1的第二极和第三晶体管M3的第二极电连接；第六晶体管M6的第二极与第一读位线RBL1电连接。

以第六晶体管M6为P型管为例进行说明。

在电压放大器32开启的情况下，第六晶体管M6在隔离控制端RISO的控制下截止，例如，第六晶体管M6在来自隔离控制端RISO的高电平的控制下截止，以断开电压放大器32与第一读位线RBL1的连接，可避免第一读位线RBL1的电压值被电压放大器32上拉或下拉，以减小第一读位线RBL1的电压摆幅，避免第一读位线RBL1上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，参见图7，第一输入输出模块34a包括第七晶体管M7，第七晶体管M7的控制极与开关控制端YS电连接；第七晶体管M7的第一极与电压放大器32电连接，例如，第七晶体管M7的第一极与，第一晶体管M1的第二极和第三晶体管M3的第二极电连接；第七晶体管M7的第二极与第一数据线DL1电连接。

第二输入输出模块34b包括第八晶体管M8，第八晶体管M8的控制极与开关控制端YS电连接；第八晶体管M8的第一极与电压放大器32电连接，例如，第八晶体管M8的第一极与，第二晶体管M2的第二极和第四晶体管M4的第二极电连接；第八晶体管M8的第二极与第二数据线DL2电连接。

以第七晶体管M7和第八晶体管M8为N型管为例进行说明。

在第一数据读取信号V

GSA通过第一数据线DL1接收经下拉后的第一数据读取信号V

或者，在第一数据读取信号V

GSA通过第一数据线DL1接收经上拉后的第一数据读取信号V

在一些实施例中，参见图7，在电压放大器32关闭的情况下，第七晶体管M7在开关控制端YS的控制下导通，将来自第一数据线DL1的第二数据写入信号V

可以理解的是，在数据的写入阶段，GSA向第一数据线DL1传输第二数据写入信号V

继续参见图7，在电压放大器32关闭的情况下，第八晶体管M8在开关控制端YS的控制下导通，将来自第二数据线DL2的第三数据写入信号V

可以理解的是，在数据的写入阶段，GSA向第二数据线DL2传输第三数据写入信号V

并且，在数据写入的过程中，电压放大器32为关闭状态，可避免电压放大器32上拉或下拉第一写位线WBL1和第二写位线WBL2上的电压值，从而避免对数据的写入造成干扰。

在一些实施例中，参见图7，第二充电子电路35包括第九晶体管M9，第九晶体管M9的控制极与充电控制端PCHN电连接，第九晶体管M9的第一极与第四电压端VBLP2电连接，第九晶体管M9的第二极与第二写位线WBL2电连接。

以第九晶体管M9为P型管为例进行说明。

第九晶体管M9在充电控制端PCHN的控制下导通，例如，第九晶体管M9在来自充电控制端PCHN的低电平的控制下导通，第四电压端VBLP2向第二写位线WBL2输出第二参考电压信号V

第一晶体管M1的控制极的电压V

第三晶体管M3的控制极的电压V

在第二数据读取信号V

并且，第四晶体管M4的栅源电压差V

可以理解的是，在第二数据读取信号V

通过上拉第二参考电压信号V

第二参考电压信号V

或者，在第二数据读取信号V

并且，第三晶体管M3的栅源电压差V

可以理解的是，在第二数据读取信号V

通过上拉第二数据读取信号V

第二参考电压信号V

在一些实施例中，参见图7，第二隔离子电路36包括第十晶体管M10，第十晶体管M10的控制极与隔离控制端RISO电连接；第十晶体管M10的第一极与电压放大器32电连接，例如，第十晶体管M10的第一极与，第二晶体管M2的第二极和第四晶体管M4的第二极电连接；第十晶体管M10的第二极与第二读位线RBL2电连接。

以第十晶体管M10为P型管为例进行说明。

在电压放大器32开启的情况下，第十晶体管M10在隔离控制端RISO的控制下截止，例如，第十晶体管M10在来自隔离控制端RISO的高电平的控制下截止，以断开电压放大器32与第二读位线RBL2的连接，可避免第二读位线RBL2的电压值被电压放大器32上拉或下拉，以减小第二读位线RBL2的电压摆幅，避免第二读位线RBL2上产生较大的电流，从而可降低存储器的功耗。

可见，本申请的上述实施例所提供的读取放大电路3，仅包括10个晶体管，即实现了两个存储单元210的数据读取和回写入，读取放大电路3的器件的数量较少，有利于减小读取放大电路3的占用面积及器件成本，增加存储单元210的排布空间，从而可提高存储器的存储密度，降低存储器的成本。

本申请的一些实施例还提供了一种读取放大电路的驱动方法，该驱动方法应用于上述任一实施例中的读取放大电路3，图8为根据一些实施例的读取放大电路的驱动时序图。

参见图8，一个驱动周期包括激活阶段ACT(Active)，激活阶段ACT包括读取子阶段t1和放大子阶段t3，读取放大电路3的驱动方法包括如下步骤：

结合图7和图8，在读取子阶段t1，充电控制端PCHN输出工作电平，来自第三电压端VBLP1的第一参考电压信号V

在放大子阶段t3，来自第一读位线的RBL1的第一数据读取信号V

本申请的上述实施例所提供的驱动方法，在读取子阶段t1，第一充电子电路31向第一写位线WBL1传输第一参考电压信号V

在放大子阶段t3，电压放大器32接收第一数据读取信号V

示例性地，参见图7和图8，在第一数据读取信号V

示例性地，在第一数据读取信号V

在一些实施例中，参见图7和图8，激活阶段ACT还包括隔离子阶段t2，隔离子阶段t2位于读取子阶段t1与放大子阶段t3之间。在隔离子阶段t2，隔离控制端RISO输出工作电平，控制第一隔离子电路33关闭，以断开电压放大器32与第一读位线RBL1的连接。

上述实施例中，在隔离子阶段t2，通过控制第一隔离子电路33，来断开电压放大器32与第一读位线RBL1的连接，可避免第一读位线RBL1的电压值被电压放大器32上拉或下拉，以减小第一读位线RBL1的电压摆幅，避免第一读位线RBL1上产生较大的电流，从而可降低存储器的功耗。

在一些实施例中，参见图8，驱动周期还包括读写阶段RW(Read/write)，读写阶段RW在激活阶段ACT之后。

结合图7和图8，在第一数据读取信号V

在另一些实施例中，在第一数据读取信号V

以下结合读取放大电路的具体电路结构，对读取放大电路的驱动方法进行描述。

结合图7和图8，读取放大电路3在驱动之前，处于准备(Stand by)阶段，在此阶段，第一写子线WWL1传输低电平，写晶体管M01截止。第一读字线RWL1传输高电平，读晶体管M02截止，第一存储单元210a不进行读取、写入操作。

充电控制端PCHN输出低电平，第三电压端VBLP1输出高电平，第四电压端VBLP2输出高电平，第五晶体管M5和第九晶体管M9均导通，第一读位线RBL1和第一写位线WBL1上的电位均为V

隔离控制端RISO输出低电平，第六晶体管M6导通，使第二写位线WBL2与第一读位线RBL1相连，二者电位保持一致。第十晶体管M10导通，使第二读位线RBL2与第一写位线WBL1相连，二者电位保持一致。

开关控制端YS输出低电平，第七晶体管M7和第八晶体管M8均截止，停止读取放大电路3的数据传输操作。

在激活阶段ACT的读取子阶段t1，第三电压端VBLP1输出第一参考电压信号V

第一读字线RWL1传输低电平，在第一存储单元210a的节点A存储高电平的情况下，读晶体管M02导通，第一读位线RBL1的电位被下拉至低于第一参考电压信号V

在激活阶段ACT的隔离子阶段t2，隔离控制端RISO输出高电平，第六晶体管M6和第十晶体管M10截止，以断开电压放大器32与第一读位线RBL1的连接，及电压放大器32与第二读位线RBL2的连接。

在激活阶段ACT的放大子阶段t3，第一读字线RWL1传输高电平，读晶体管M02截止，停止下拉第一读位线RBL1的电位，此时第一读位线RBL1上的电位作为第一数据读取信号V

第一数据读取信号V

并且，第二电压端SAN输出低电平，第三晶体管M3的栅源电压差V

此外，第一参考电压信号V

在读写阶段RW，开关控制端YS先输出高电平，第七晶体管M7和第八晶体管M8均导通，经下拉后的第一数据读取信号V

读取放大电路3的驱动周期还包括预充电阶段PCH(Pre-charge)，预充电阶段PCH在读写阶段RW之后。

在预充电阶段PCH，第一写子线WWL1传输低电平，写晶体管M01截止。第一读字线RWL1传输高电平，读晶体管M02截止，第一存储单元210a不进行读取、写入操作。

第二电压端SAN输出高电平，第三晶体管M3和第四晶体管M4均截止，电压放大器32关闭。

充电控制端PCHN输出低电平，第三电压端VBLP1输出高电平，第四电压端VBLP2输出高电平，第五晶体管M5和第九晶体管M9均导通，第一读位线RBL1和第一写位线WBL1上的电位均恢复为V

隔离控制端RISO输出低电平，第六晶体管M6导通，使第二写位线WBL2与第一读位线RBL1相连，二者电位保持一致。第十晶体管M10导通，使第二读位线RBL2与第一写位线WBL1相连，二者电位保持一致。

本申请的实施例所提供的电子设备，包括上述任一实施例所提供的存储器，其所能达到的有益效果可参考上文中存储器的有益效果，此处不再赘述。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。