具有传输晶体管的半导体存储器装置

技术领域

各种实施方式总体上涉及半导体存储器装置，更具体地，涉及一种具有传输晶体管的半导体存储器装置。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是当电源中断时丢失存储在其中的数据的存储器装置。易失性存储器装置的示例包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器装置是即使当电源中断时也保持存储在其中的数据的存储器装置。非易失性存储器装置的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存装置、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和FRAM(铁电RAM)。

NAND闪存装置广泛用作非易失性存储器装置。可通过传输晶体管向NAND闪存装置的存储器单元提供读取和输出存储在存储器单元中的数据所需的操作电压。

发明内容

在实施方式中，一种半导体存储器装置可包括：多个存储器单元阵列，其通过多条行线和多条位线访问；传输晶体管，其联接到多条行线中的一条行线并被配置为将操作电压传送至多条行线中的所述一条行线；以及多条布线，其设置在传输晶体管上方的布线层中。布线层可包括与传输晶体管的源极和漏极交叠的布线禁止间隔。多条布线中的一条或更多条设置在布线禁止间隔外侧。

在实施方式中，一种半导体存储器装置可包括：存储器结构，其设置在第一基板上，并且包括通过多条行线和多条位线访问的多个存储器单元阵列；以及逻辑结构，其设置在第二基板上，并且包括逻辑电路以及设置在逻辑电路上方的布线层中的多条布线，该逻辑电路包括联接到多条行线中的一条行线并将操作电压传送至多条行线中的所述一条行线的传输晶体管。布线层可包括布线禁止间隔，该布线禁止间隔与传输晶体管的源极和漏极交叠并排除多条布线中的至少一条布线。

附图说明

图1是示出根据本公开的实施方式的半导体存储器装置的示例的框图。

图2是示出根据本公开的实施方式的图1所示的存储块的示例的等效电路图。

图3是示出根据本公开的实施方式的图1所示的存储块和行解码器的框图。

图4是示出关于本公开的实施方式的半导体存储器装置的一部分的示例的立体图。

图5是示出关于本公开的实施方式的传输晶体管的耦合电容和寄生电阻分量的示例的图。

图6是示出根据本公开的实施方式的半导体存储器装置的示例的俯视图。

图7是根据本公开的实施方式的沿着图6的线A-A’截取的横截面图。

图8至图13是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。

图14是说明关于本公开的实施方式的半导体存储器装置的操作的图。

图15是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。

图16是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。

图17是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的图。

图18是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的示例的框图。

具体实施方式

本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。

描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。

即使没有明确说明，本公开的实施方式也应该被解释为包括误差容限。

另外，在描述本公开的组件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个组件与另一组件相区别，而非暗指或暗示组件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。

如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。

本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。

以下，将在下面参照附图通过本公开的实施方式的各种示例详细描述半导体存储器装置。

图1是示出根据本公开的实施方式的半导体存储器装置的示例的框图。

参照图1，根据本公开的实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。

存储器单元阵列110可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管，它们全部串联联接在一起。各个存储器单元可以是易失性存储器单元，或者可以是非易失性存储器单元。尽管下面的描述使用垂直NAND闪存装置作为半导体存储器装置100的示例，但将理解，本公开的技术精神不限于此。

存储器单元阵列110可通过行线RL联接到行解码器121。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可通过位线BL联接到页缓冲器电路122。

行解码器121可响应于从外围电路123提供的行地址X_A在存储器单元阵列110中所包括的存储块BLK当中选择任一个。行解码器121可将从外围电路123提供的操作电压X_V传送至与在存储器单元阵列110中所包括的存储块BLK当中选择的存储块BLK联接的行线RL。

页缓冲器电路122可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可从外围电路123接收页缓冲器控制信号PB_C，并且可向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可通过响应于页缓冲器控制信号PB_C感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测的数据将数据信号DATA发送到外围电路123。页缓冲器电路122可响应于页缓冲器控制信号PB_C来基于从外围电路123接收的数据信号DATA将信号施加到位线BL，并且由此，可将数据写在存储器单元阵列110的存储器单元中。基于来自外围电路123的页缓冲器控制信号PB_C，页缓冲器电路122可将数据写在联接到启用字线的存储器单元中或者从这些存储器单元读取数据。

外围电路123可从半导体存储器装置100外部的装置(例如，存储控制器)接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置发送数据DATA以及从其接收数据DATA。外围电路123可基于命令信号CMD、地址信号ADD和控制信号CTRL来输出用于将数据写在存储器单元阵列110中或者从存储器单元阵列110读取数据的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路123可生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。

以下，在附图中，与基板的顶表面平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直突出的方向被定义为第三方向TD。例如，第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。第三方向TD可对应于与第一方向FD和第二方向SD垂直的方向。在以下描述中，术语“垂直”或“垂直方向”将按照与第三方向TD基本上相同的含义使用。在附图中，由箭头指示的方向及其相反方向表示相同的方向。

图2是示出根据本公开的实施方式的图1所示的存储块BLK之一的示例的等效电路图。

参照图2，存储块BLK可包括联接在多条位线BL与公共源极线CSL之间的多个单元串CSTR。

位线BL可在第二方向SD上延伸，并且可在第一方向FD上排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。多个单元串CSTR可设置在多条位线BL与一条公共源极线CSL之间。

各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可在第三方向TD上串联联接。

漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上设置在位线BL和公共源极线CSL之间。漏极选择线DSL可分别联接到对应漏极选择晶体管DST的栅极。字线WL可分别联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元MC可构成一个页。

图3是示出根据本公开的实施方式的半导体存储器装置100的存储块和行解码器的示例的框图。

参照图3，行解码器121可包括传输晶体管电路121A、块解码器121B和全局线解码器121C。

可为各个存储块BLK提供传输晶体管电路121A。可为包括在存储器单元阵列110(参见图1)中的多个存储块BLK共同提供块解码器121B和全局线解码器121C。

传输晶体管电路121A可分别通过局部行线LDSL、LWL和LSSL联接到多条行线DSL、WL和SSL。局部行线LDSL、LWL和LSSL可包括至少一条局部漏极选择线LDSL、多条局部字线LWL和至少一条局部源极选择线LSSL。局部漏极选择线LDSL可联接到漏极选择线DSL。局部字线LWL可分别联接到字线WL。局部源极选择线LSSL可联接到源极选择线SSL。

传输晶体管电路121A可包括多个传输晶体管PTR。全局行线GDSL、GWL和GSSL可分别联接到传输晶体管PTR的漏极，局部行线LDSL、LWL和LSSL可分别联接到传输晶体管PTR的源极。全局行线GDSL、GWL和GSSL可包括至少一条全局漏极选择线GDSL、多条全局字线GWL和至少一条全局源极选择线GSSL。

块解码器121B可通过块字线BLKWL联接到传输晶体管电路121A。块解码器121B可被提供有来自外围电路123(参见图1)的块选择信号，并且可响应于来自外围电路123的控制信号将块选择信号传送至块字线BLKWL。

全局线解码器121C可通过全局行线GDSL、GWL和GSSL联接到传输晶体管电路121A。全局线解码器121C可被提供有来自外围电路123(参见图1)的操作电压，并且可响应于来自外围电路123的控制信号将操作电压传送至全局行线GDSL、GWL和GSSL。

传输晶体管PTR可响应于块字线BLKWL的块选择信号将全局行线GDSL、GWL和GSSL和局部行线LDSL、LWL和LSSL联接。传输晶体管PTR可将施加到全局行线GDSL、GWL和GSSL的操作电压传送至局部行线LDSL、LWL和LSSL，并且相应地，可将操作电压提供给存储块BLK的行线DSL、WL和SSL。

图4是示出关于本公开的实施方式的半导体存储器装置的一部分的示例的立体图。

参照图4，多条位线BL可设置在存储器结构C上方。位线BL可在第二方向SD上延伸，并且可在第一方向FD上按预定间距重复地设置。

位线BL可通过触点84、第二布线72、触点82、第一布线70和触点80联接到逻辑结构P的逻辑电路50。

随着半导体存储器装置的集成度增加，位线BL的间距和宽度减小，并且相应地，联接到位线BL的第一布线70的间距和宽度也减小。如果第一布线70的宽度减小，则需要减小将第一布线70和逻辑电路50联接的触点80的临界尺寸(CD)。如果在不减小触点80的高度的情况下减小触点80的临界尺寸(CD)，则触点80的纵横比增加，因此，可能发生在用于形成触点80的孔蚀刻工艺中孔的底部未敞开的未敞开故障。为了防止未敞开故障，需要减小触点80的高度，为此，介电层60的厚度也需要减小。

如本领域熟知的，如果在编程操作中供应给存储器单元的编程电压Vpgm低，则存储器单元的阈值电压的上升可减小，导致阈值电压低于正常单元的缓慢单元。

如果介电层60的厚度减小，则由于包括在逻辑电路50中的传输晶体管与第一布线70之间的耦合电容增加，所以通过传输晶体管提供给存储器单元的编程电压Vpgm的电平可减小，并且相应地，可导致单元分布特性劣化的缓慢单元。也就是说，可导致缓慢故障。

图5是示出传输晶体管的耦合电容和寄生电阻分量的示例的图。

参照图5，如果编程电压Vpgm施加到传输晶体管的漏极D，则可通过加载到设置在传输晶体管的漏极D和源极S上方的第一布线70的电压之间以及传输晶体管的漏极D和源极S的电压之间的电压电平差生成耦合电容Cp。由于耦合电容Cp，可分别在栅极G下方的沟道区域CR与漏极D之间以及沟道区域CR与源极S之间生成寄生电阻分量Rdc和Rsc。标号Rd表示漏极D的比电阻，Rs表示源极S的比电阻，Rc表示沟道区域CR的比电阻。

施加到传输晶体管的漏极D的编程电压Vpgm在通过沟道区域CR传送到源极S的同时可能由于分量Rdc和Rsc的寄生电阻而急剧减小，并且相应地，由于低电平的编程电压Vpgm施加到存储器单元，所以可导致缓慢故障。

本公开的实施方式包括能够抑制缓慢故障并改进单元电压分布特性的半导体存储器装置。

图6是示出根据本公开的实施方式的半导体存储器装置的一部分的示例的俯视图，图7是沿着图6的线A-A’截取的横截面图。

参照图6，多个有源区域ACT可设置在基板10中并在第一方向FD上间隔开。栅极G可设置在基板10上，在横穿有源区域ACT的同时在第一方向FD上延伸。源极S和漏极D可限定或设置在栅极G两侧的有源区域ACT中。栅极G以及栅极G两侧的源极S和漏极D可共同构成有源区域ACT的传输晶体管PTR。

参照图6和图7，介电层60可限定在基板10上或设置在基板10上方或直接在基板10上以覆盖传输晶体管PTR。第一布线70以及第一焊盘70A和第二焊盘70B可限定或设置在介电层60上，从而构成第一布线层UM1。第一布线70可在第一方向FD上延伸，基本上平行于在相同方向上延伸的栅极G。参照图6，第一焊盘70A可在第三方向TD上与传输晶体管PTR的漏极D交叠，并且第二焊盘70B可在第三方向TD上与传输晶体管PTR的源极S交叠。

穿过介电层60的第一触点80A可限定或设置在各个传输晶体管PTR的漏极D上，从而将漏极D和第一焊盘70A联接。穿过介电层60的第二触点80B可限定或设置在各个传输晶体管PTR的源极S上，从而将源极S和第二焊盘70B联接。

参照图6，第一布线70可联接到第二焊盘70B。第一布线70可构成局部行线LDSL、LWL和LSSL(参见图3)。尽管本实施方式示出第一布线70为局部行线LDSL、LWL和LSSL(参见图3)的情况，但要注意的是，本公开的技术精神不限于此。

在第一布线层UM1中可包括布线禁止间隔ZR。布线禁止间隔ZR可以是第一布线层UM1中排除至少一条第一布线70的替代或包括至少一条第一布线70的替代的间隔。布线禁止间隔ZR可以是第一布线层UM1中在第一触点80A和第二触点80B之间与漏极D和源极S交叠的间隔或区域。布线禁止间隔ZR可在第二方向SD和第一方向FD上延伸。

在实施方式中，布线禁止间隔ZR不与栅极G交叠。因此，参照图7，布线禁止间隔ZR可被限定或设置为栅极G的与漏极D相邻的一个侧壁与第一触点80A之间的间隔以及栅极G的与源极S相邻的另一侧壁与第二触点80B之间的间隔。第一布线70可设置在布线禁止间隔ZR外侧的第一布线层UM1中。第一布线70可不设置在布线禁止间隔ZR内。

布线禁止间隔ZR和第一布线70的位置不限于上面参照图6和图7描述的实施方式，而且可不同地改变。下面描述不同配置的非限制性示例。

图8至图13是示出根据本公开的实施方式的半导体存储器装置的部分的示例的横截面图，图14是说明关于本公开的实施方式的半导体存储器装置的操作的图。本领域技术人员将理解，图6至图14以及本文的描述中还公开了操作半导体存储器装置的方法以抑制缓慢故障并改进单元电压分布特性，从而改进存储器装置的功能。

参照图8，栅极间隔物SP可限定或设置在传输晶体管PTR的栅极G的侧壁上。在第一布线层UM1中，在第一触点80A和第二触点80B之间，布线禁止间隔ZR可与漏极D和源极S交叠，并且不与栅极G以及限定/设置在栅极G两侧的栅极间隔物SP交叠。因此，布线禁止间隔ZR可被限定或设置为限定或设置在栅极G的与漏极D相邻的一个侧壁上的栅极间隔物SP与第一触点80A之间的间隔以及限定或设置在栅极G的与源极S相邻的另一侧壁上的栅极间隔物SP与第二触点80B之间的间隔。第一布线70可设置在布线禁止间隔ZR外侧的第一布线层UM1中。第一布线70可不设置在布线禁止间隔ZR中。

参照图9，在第一触点80A和第二触点80B之间，布线禁止间隔ZR可与漏极D、源极S、栅极G以及限定/设置在栅极G两侧的栅极间隔物SP交叠。布线禁止间隔ZR可被限定或设置为第一触点80A与第二触点80B之间的间隔。第一布线70可设置在布线禁止间隔ZR外侧。第一布线70可不设置在布线禁止间隔ZR中。

参照图10A，第一布线70可设置在布线禁止间隔ZR外侧。第一布线70可不设置在布线禁止间隔ZR中。可通过在介电层60上形成导电层，然后使用光刻工艺和蚀刻工艺对导电层进行构图来形成第一布线70。

在布线禁止间隔ZR中，虚设布线DUMMY可设置在第一布线层UM1中。虚设布线DUMMY在半导体存储器装置的任何给定操作中可一直浮置，并且可不对半导体存储器装置的操作施加影响。虚设布线DUMMY可通过用于形成第一布线70的相同工艺来形成。

虚设布线DUMMY的图案密度可与第一布线70的图案密度基本上相同。由于虚设布线DUMMY的存在，布线禁止间隔ZR内侧的图案密度和布线禁止间隔ZR外侧的图案密度可基本上均匀。因此，可通过使用或控制用于形成第一布线层UM1的光刻工艺和蚀刻工艺来减小由于图案密度差异而引起的负载差异，从而抑制第一布线70的轮廓或特性的缺陷。

参照图10B，第一布线70可设置在布线禁止间隔ZR外侧的介电层60中。第一布线70可不设置在布线禁止间隔ZR中。可通过在介电层60的顶表面上形成沟槽图案，形成导电层以填充沟槽图案，然后通过抛光工艺去除形成在沟槽图案外侧的导电层来形成第一布线70。

在布线禁止间隔ZR中，虚设布线DUMMY可设置在第一布线层UM1中。虚设布线DUMMY在半导体存储器装置的任何给定操作中可一直浮置，并且可不对半导体存储器装置的操作施加影响。虚设布线DUMMY可通过用于形成第一布线70的相同工艺来形成。

虚设布线DUMMY的图案密度可与第一布线70的图案密度基本上相同。由于虚设布线DUMMY的存在，布线禁止间隔ZR内侧的图案密度和布线禁止间隔ZR外侧的图案密度可基本上均匀。因此，可通过使用或控制用于形成第一布线层UM1的抛光工艺来减小由于图案密度差异而引起的负载差异，从而抑制诸如碟形的缺陷。

参照图11，传输晶体管PTR可起到将操作电压传送到漏极选择线DSL的作用。在这种情况下，联接到传输晶体管PTR的源极S的第二焊盘70B可通过布线(未示出)和触点(未示出)联接到漏极选择线DSL。

传输晶体管PTR也可起到将操作电压传送到源极选择线SSL的作用。在这种情况下，联接到传输晶体管PTR的源极S的第二焊盘70B可通过布线(未示出)和触点(未示出)联接到源极选择线SSL。

在布线禁止间隔ZR中，可仅允许所有第一布线70当中加载有传输电压Vpass的第一布线70。布线禁止间隔ZR中加载有传输电压Vpass以外的电压的第一布线70可被排除。

在编程操作中，编程电压Vpgm可被提供给所选字线WL，高于编程电压Vpgm的传输电压Vpass可被提供给未选字线WL。在本实施方式中，在布线禁止间隔ZR中，通过仅允许设置加载有传输电压Vpass的第一布线70并且排除设置加载有传输电压Vpass以外的电压的第一布线70，可在编程操作中维持施加到传输晶体管PTR的编程电压Vpgm的电平，并且防止或抑制这些电平减小并促成缓慢故障。

参照图12，传输晶体管PTR可起到将操作电压传送至字线WL的作用。在这种情况下，联接到传输晶体管PTR的源极S的第二焊盘70B可通过布线(未示出)和触点(未示出)联接到字线WL。

在布线禁止间隔ZR中，可禁止或排除设置联接到漏极选择线的第一布线70和联接到源极选择线的第一布线70。第一布线70可包括联接到漏极选择线的局部漏极选择线LDSL、联接到字线的局部字线LWL和联接到源极选择线的局部源极选择线LSSL。在布线禁止间隔ZR中，可禁止或排除设置局部漏极选择线LDSL和局部源极选择线LSSL。

编程电压Vpgm可被提供给联接到编程操作中选择的字线的传输晶体管PTR的漏极D，并且低于编程电压Vpgm的电压可被提供给局部漏极选择线LDSL和局部源极选择线LSSL。在本实施方式中，通过禁止在布线禁止间隔ZR中设置局部漏极选择线LDSL和局部源极选择线LSSL，可抑制、减小、禁止或防止在编程操作中施加到传输晶体管PTR的编程电压Vpgm的电平减小。

参照图13，传输晶体管PTR可起到将操作电压传送至字线WLn的作用。在这种情况下，联接到传输晶体管PTR的源极S的第二焊盘70B可通过布线(未示出)和触点(未示出)联接到字线WLn。

在布线禁止间隔ZR中，可禁止或排除设置联接到与联接到传输晶体管PTR的字线WLn相邻的字线的第一布线70。例如，可禁止或排除设置与联接到传输晶体管PTR的字线WLn的两条上侧字线联接的局部字线LWLn+1和LWLn+2以及与联接到传输晶体管PTR的字线WLn的两条下侧字线联接的局部字线LWLn-1和LWLn-2。

在编程操作中，可采用局部升压方案以防止编程扰动。参照图14，在局部升压方案中，编程电压Vpgm可施加到编程操作中选择的字线WL6，并且低于编程电压Vpgm的局部电压Vlocal可相对于所选字线WL6施加到上侧字线WL7和WL8以及下侧字线WL4和WL5。当局部电压Vlocal施加到上侧字线WL7和WL8以及下侧字线WL4和WL5时，可在字线WL7、WL8、WL4和WL5处形成势垒，并且电荷共享路径可被势垒阻挡。结果，可防止编程扰动，即，联接到所选字线WL6的编程禁止单元IHB_cell被编程的现象。

在图13所示的实施方式中，由于在布线禁止间隔ZR中禁止或排除设置联接到与联接到传输晶体管PTR的字线WLn相邻的字线WLn+1、WLn+2、WLn-1和WLn-2的局部字线LWLn+1、LWLn+2、LWLn-1和LWLn-2，所以可在采用局部升压方案的编程操作中抑制、减小、禁止或防止施加到传输晶体管PTR的编程电压Vpgm通过加载到局部字线LWLn+2、LWLn+1、LWLn-1和LWLn-2的局部电压Vlocal的影响而减小。

图15是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。

参照图15，半导体存储器装置可具有PUC(单元下外围)结构。逻辑结构P可设置在存储器结构C下方。

逻辑结构P可设置在基板10上。存储器结构C可设置在源极板11上。基板10可包括选自单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层中的至少一个。源极板11可由多晶硅层构成。与可使用单晶硅层的基板10不同，由于源极板11形成或设置在逻辑结构P上，所以源极板11可由多晶硅层构成。

存储器结构C可包括设置在源极板11上的垂直沟道CH以及沿着垂直沟道CH交替地层叠的多个电极层20和多个层间介电层22。

电极层20可构成上面参照图3描述的行线DSL、WL和SSL。在电极层20当中，最下面的至少一个层可构成源极选择线SSL，最上面的至少一个层可构成漏极选择线DSL。源极选择线SSL与漏极选择线DSL之间的电极层20可构成多条字线WL。

电极层20可包括导电材料。例如，电极层20可包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层22可包括氧化硅。

垂直沟道CH可通过电极层20和层间介电层22联接到源极板11。各个垂直沟道CH可包括沟道层30和栅极介电层32。沟道层30可包括多晶硅或单晶硅，并且可在其一些区域中包括诸如硼(B)的P型杂质。沟道层30可具有柱状或圆柱状形状，并且沟道层30可为实心的，即，其中央完全填充。尽管未示出，在其它实施方式中，沟道层30可具有其中央区域敞开或中空的管状形状。在这种情况下，掩埋介电层可形成在沟道层30的开放的中央区域中。栅极介电层32可具有围绕沟道层30的外壁的吸管或圆柱壳的形状。栅极介电层32可包括从沟道层30的外侧壁在向内方向上依次层叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层可包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单个层或层叠层。在一些实施方式中，栅极介电层32可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。可在电极层20围绕垂直沟道CH的地方构成源极选择晶体管、存储器单元和漏极选择晶体管。

介电层40可限定或设置在源极板11上以覆盖源极板11、电极层20和层间介电层22并覆盖垂直沟道CH的侧表面。介电层42可限定或设置在介电层40上以覆盖垂直沟道CH的顶表面。介电层40和42可包括氧化硅，例如HDP(高密度等离子体)氧化物或TEOS(正硅酸乙酯)氧化物。

多条位线BL可设置在介电层42上。位线BL可在第二方向SD上延伸，并且可在第一方向FD上设置并间隔开。

穿过介电层42的位线触点BLC可限定或设置在位线BL下方以将位线BL和垂直沟道CH的沟道层30联接。

逻辑结构P可包括逻辑电路50、介电层60、62和64以及布线70和72。

逻辑电路50可包括设置在基板10的由隔离层10A限定或界定的有源区域上的晶体管TR。尽管未示出，逻辑电路50还可包括电容器、电感器等。逻辑电路50可构成图1的行解码器121、页缓冲器电路122和外围电路123。晶体管TR可包括传输晶体管。

介电层60、62和64可限定或设置在基板10上以覆盖逻辑电路50。介电层60、62和64可包括依次层叠的第一至第三介电层60、62和64。第一至第三介电层60、62和64可包括氧化硅，例如HDP氧化物或TEOS氧化物。

第一布线层UM1可设置在第一介电层60上。第二布线层UM2可设置在第二介电层62上。多条第一布线70可设置在第一布线层UM1中。根据本公开的布线禁止间隔ZR可限定或设置在第一布线层UM1中。多条第二布线72可设置在第二布线层UM2中。

穿过第一介电层60的触点80可形成为将逻辑电路50和第一布线70联接。穿过第二介电层62的触点82可形成为将第一布线70和第二布线72联接。

图16是示出根据本公开的实施方式的半导体存储器装置的示例的横截面图。

参照图16，半导体存储器装置可具有POC(单元上外围)结构。换言之，逻辑结构P可设置在存储器结构C上方。

存储器结构C和逻辑结构P可在不同的晶圆上制造，然后彼此结合。可在源极板11上制造存储器结构C。可在基板10上制造逻辑结构P。基板10和源极板11可由相同的材料形成。基板10和源极板11可包括选自单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层中的至少一个。

介电层44可形成在介电层42上以覆盖位线BL。尽管图16仅示出位线BL，但包括联接到电极层20的布线的多条布线可限定或设置在介电层42上，并且布线可被介电层44覆盖。通过垂直通孔Vd联接到位线BL和布线的焊盘PAD1可限定或设置在介电层44上。介电层46可形成在介电层44上以覆盖焊盘PAD1的侧表面并暴露焊盘PAD1的顶表面。

焊盘PAD2可限定或设置在逻辑结构P的第三介电层64上。焊盘PAD2可对应于存储器结构C的焊盘PAD1。穿过介电层64的垂直通孔Ve可形成在焊盘PAD2下方以将焊盘PAD2和第二布线72联接。介电层66可限定或设置在介电层64上以覆盖焊盘PAD2的侧表面并暴露焊盘PAD2的顶表面。

存储器结构C可结合到逻辑结构P上，并且由此，逻辑结构P的焊盘PAD2和存储器结构C的焊盘PAD1可彼此联接。因此，可形成将存储器结构C的存储器单元和逻辑结构P的逻辑电路联接的电路径。

图17是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的简化框图。

参照图17，存储器系统600可包括非易失性存储器装置610和存储控制器620。

非易失性存储器装置610可包括根据如上所述的本公开的实施方式的非易失性存储器装置，并且可按照上述方式操作。

存储控制器620可控制非易失性存储器装置610。例如，非易失性存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625。

SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。

ECC块624可检测并纠正从非易失性存储器装置610读出的数据中所包括的错误。

存储器接口625可与非易失性存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。

尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。非易失性存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。

存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。

图18是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的简化框图。

参照图18，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该变得显而易见的是，计算系统700还可包括应用芯片组、CMOS图像处理器(CIS)、移动DRAM等。例如，存储器系统710可被配置为使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，作为示例，存储器系统710可作为融合闪存(例如，NAND或NOR闪存)提供。

尽管上面描述了各种实施方式，但本领域技术人员将理解，所描述的实施方式仅作为示例。因此，不应基于所描述的实施方式来限制本文所描述的半导体存储器装置。

相关申请的交叉引用

本申请要求2019年7月5日提交于韩国知识产权局的韩国专利申请No.10-2019-0081569的优先权，其整体通过引用并入本文。