用于在多个衬底上形成外延叠层的方法和衬底处理设备

技术领域

本公开涉及半导体处理领域。更具体地，本发明涉及在多个衬底上形成外延叠层的方法。

背景技术

为了提供更快的处理、更好的器件性能、更高的密度以及为下一代器件提供每衬底更大数量的芯片，半导体工业中的器件尺寸不断缩小。这些导致逻辑和存储器应用中的三维设计的发展，例如全环绕栅极(GAA)、3D NAND和3D DRAM。这些应用依赖于形成具有增加的堆叠高度的外延层堆叠。然而，这可能在处理和集成方面带来挑战。

与增加的外延叠层高度相关的缺点可能在于能够在增加其厚度的同时在外延叠层中保持较低应力。除非适当控制，否则这可能导致叠层中的应力松弛。

因此，此项技术中需要改进厚外延叠层的处理。此外，特别需要改进用于下一代存储器应用的3D DRAM器件的制造。

发明内容

本公开的目的是提供在形成外延层堆叠方面得到改进的方法。更具体地，目的是在多个衬底上提供外延层厚堆叠，由此实现外延叠层中的较低应力。为了至少部分实现这个目标，本公开可以提供如独立权利要求中定义的方法和半导体处理设备。从属权利要求中提供了该方法和半导体处理设备的进一步实施例。

提供本发明内容是为了以简化的形式介绍一些概念。这些概念在以下公开的示例实施例的详细描述中被进一步详细描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。

在第一方面，本公开涉及一种用于在多个衬底上形成外延叠层的方法。该方法可以包括向处理室提供多个衬底。该方法还可以包括执行多个沉积循环，从而在多个衬底上形成外延叠层。外延叠层可以包括与第二外延层交替并重复堆叠的第一外延层。第二外延层可以不同于第一外延层。沉积循环可以包括第一沉积脉冲和第二沉积脉冲。第一沉积脉冲可以包括向处理室提供第一反应气体混合物，从而形成具有第一晶格参数的第一外延层。第二沉积脉冲可以包括向处理室提供第二反应气体混合物，从而形成具有第二晶格参数的第二外延层。第二反应气体混合物可以不同于第一反应气体混合物。第一晶格参数可以在比第二晶格参数大1.5％且小0.9％的范围内。

根据第一方面的本发明方法可以允许降低外延叠层中应力松弛的风险。当形成厚外延叠层时，该方法可能特别有利，因为随着外延叠层厚度的增加，减小应力松弛的风险可能变得更加关键。减少厚外延叠层的应力松弛对于制造3D DRAM存储器件可能是有利的。

第一方面的实施例的优点在于，由于降低了多个衬底上应力松弛的风险，该方法允许获得厚外延叠层。这在提高处理产量方面可能是有利的。提高的处理产量可以进一步有助于制造产量的提高。

第一方面的实施例的另一优点在于，该方法允许获得包括多个第一和第二外延层的外延叠层，由此在第一和第二外延层之间可以存在优异的蚀刻选择性。当外延层中的一个需要相对于另一个被选择性地去除时，这在半导体制造中可能是一个优点。

在第二方面，本公开涉及一种在多个衬底上形成外延叠层的方法。该方法可以包括向处理室提供多个衬底。该方法还可以包括在多个衬底上形成外延叠层。外延叠层的形成可以包括交替且重复地形成第一外延层和第二外延层。每个第一外延层可以包括在约0.5原子％至约3原子％范围内的磷浓度和在约97原子％至约99.5原子％范围内的硅浓度。每个第二外延层可以包括约100原子％的硅浓度。

第二方面的实施例的优点在于，它可以允许形成具有减小的应力松弛的外延叠层。另一个优点在于，由于减小的应力松弛，可以获得厚外延叠层。

因此，第二方面的实施例的优点在于，所形成的外延叠层可以用于制造3D DRAM存储器件。

第二方面的实施例的另一个优点在于，由于外延叠层的应力松弛减小，可以提高外延膜形成过程的产量。

第二方面的实施例的另一个优点在于，该方法允许获得外延叠层，由此在第一和第二外延层之间可以存在优异的蚀刻选择性。当外延层中的一个需要相对于另一个被选择性地去除时，这在半导体制造中可能是一个优点。

在第三方面，本公开涉及一种用于在多个衬底上形成外延叠层的衬底处理设备。该设备可以包括沿纵向方向延伸的处理室、用于保持多个衬底的衬底舟，该衬底舟可容纳在处理室中。该设备还可以包括配置用于加热和保持处理室中的处理温度的加热器和配置用于获得和保持处理室中的处理压力的压力控制器。该设备还可以包括硅烷前体存储模块。该前体存储模块可以包括单硅烷前体、高级直链硅烷前体、高级支链硅烷前体和环状前体中的至少一种。该设备还可以包括VA族元素前体存储模块。该设备还可以包括控制器，用于执行可以包含在非暂时性计算机可读介质中的指令，并使衬底处理设备根据本公开实施例的方法在多个衬底上形成外延叠层。

衬底处理设备在多个衬底上形成外延叠层方面是有利的，由此衬底可以具有减小的应力松弛。特别地，衬底处理设备可以提供在多个衬底上形成厚外延叠层的优点，由此衬底可以具有减小的应力松弛。

因此，半导体处理设备对于制造诸如3D DRAM器件的存储器件可能是有利的。

第三方面的实施例的优点在于，由于可以一次处理多个衬底，因此可以降低制造成本并降低制造产量。

附图说明

应当理解，附图中的元件是为了简单和清楚而示出的，并不一定是按比例绘制的。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以有助于提高对本公开的所示实施例的理解。除非另有说明，否则附图中相同的附图标记将用于相同的元件。

图1示出了根据本公开第一方面的实施例的示例性方法的流程图。

图2是根据本公开的第一方面或第二方面的实施例的外延叠层的示意性截面图。

图3是结晶SiP(3原子％)和结晶本征Si之间的蚀刻速率与温度关系。

图4示出了根据本公开第二方面的实施例的示例性方法的流程图。

图5示出了根据本公开第三方面的实施例的衬底处理设备的示意图。

具体实施方式

尽管下面公开了某些实施例和示例，但本领域技术人员将理解，本发明延伸到具体公开的实施例和/或本发明的用途及其明显的修改和等同物之外。因此，意图是所公开的本发明的范围不应被下面描述的具体公开的实施例所限制。

本文呈现的图示并不意味着是任何特定材料、结构或设备的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。

所示出和描述的特定实施方式是对本发明及其最佳模式的说明，并不旨在以任何方式限制这些方面和实施方式的范围。实际上，为了简洁起见，系统的传统制造、连接、准备和其他功能方面可能没有详细描述。此外，各图中所示的连接线旨在表示各种元件之间的示例性功能关系和/或物理联接。许多替代或附加的功能关系或物理连接可以存在于实际系统中，和/或在一些实施例中可以不存在。

应当理解，这里描述的配置和/或方法本质上是示例性的，并且这些具体实施例或示例不应被认为是限制性的，因为许多变化是可能的。这里描述的特定例程或方法可以代表任意数量的处理策略中的一个或多个。因此，所示出的各种动作可以所示出的顺序、以其他顺序来执行，或者在某些情况下被省略。

本公开的主题包括各种过程、系统和配置的所有新颖和非显而易见的组合和子组合，以及本文公开的其他特征、功能、动作和/或属性，以及其任何和所有等同物。

应当注意，这里使用的术语“包括”不应被解释为限于其后列出的装置。它不排除其他元件或步骤。因此，它应被解释为指定存在所提及的所述特征、步骤或部件。然而，这并不妨碍存在或添加一个或多个其他步骤、部件或特征或其组。

说明书中各处提到的“实施例”不一定都指同一个实施例，而是可以。此外，在一个或多个实施例中，特定的特征、结构或特性可以任何合适的方式组合，这对于本领域普通技术人员来说是显而易见的。

在整个说明书中提到“一些实施例”意味着结合这些实施例描述的特定结构、特征步骤包括在本发明的一些实施例中。因此，在整个说明书的不同地方出现的诸如“在一些实施例中”的短语不一定指相同的实施例集合，而是可以。

应当注意的是，权利要求中使用的术语“基本包括”是指除了具体提到的那些之外，还可以存在其他组分，但不是必须，即那些不会显著影响所涉及的材料、化合物或组合物的基本特征的组分。

提供以下术语仅仅是为了帮助理解本公开。

如本文所用，除非另有说明，术语“立式炉”是指具有相对于地面在竖直方向上延伸的处理室的处理设备，并且能够在单次处理运行中处理多个衬底。

如本文所用，除非另有说明，术语“原生晶格参数”是指该层在其无应变状态下的弛豫晶格参数。

如本文所用，除非另有说明，术语“实际晶格参数”是指当其沉积在衬底上时或者换句话说当其存在于结构中时的晶格参数。

如本文所用，除非另有说明，术语“高级硅烷”是指具有2个或更多个硅原子的硅烷。

现在回到图1，其示出了根据本公开第一方面的实施例的示例性方法的流程图，以及图2，其示出了根据本公开第一方面或第二方面的实施例的具有形成在衬底110上的外延叠层150的半导体结构100的示意性横截面。

在第一方面，在多个衬底上形成外延叠层150的方法500可以包括向处理室提供多个衬底510。在实施例中，多个衬底可以布置在构造和布置成保持多个衬底的衬底舟中。在实施例中，处理室可以在竖直方向上延伸，并且可以适于接收用于保持多个衬底的衬底舟。

在实施例中，处理室因此可以包含在立式炉中。这可以有利地允许在处理室中同时处理多个衬底。

在实施例中，多个衬底中的每个衬底110可以包括半导体层。在一些实施例中，半导体层可以是硅层。在实施例中，硅层可以是Si{100}、Si{110}或Si{111}层。

在实施例中，多个衬底中的每个衬底110可以是半导体衬底。在一些实施例中，半导体衬底可以是Si{100}、Si{110}或Si{111}衬底。

该方法可以进一步包括执行多个沉积循环520，从而在多个衬底上形成外延叠层150。外延叠层150可以包括第一外延层120和第二外延层130。当形成外延叠层150时，第一外延层120和第二外延层130可以彼此交替且重复地堆叠，并且第一外延层120可以不同于第二外延层130。多个沉积循环中的每个沉积循环可以包括第一沉积脉冲521和第二沉积脉冲522。第一沉积脉冲521可以包括向处理室提供第一反应气体混合物，从而形成具有第一晶格参数的第一外延层120。第二沉积脉冲522可以包括向处理室提供第二反应气体混合物，从而形成具有第二晶格参数的第二外延层130。在外延叠层150中，每个第一外延层120可以看起来被夹在第二外延层130之间，或者每个第二外延层130可以看起来被夹在第一外延层120之间。第二反应气体混合物可以不同于第一反应气体混合物。第一晶格参数和第二晶格参数可以是原生晶格参数，并且第一原生晶格参数可以在比第二原生晶格参数大1.5％且小0.9％的范围内。换句话说，可以说第一原生晶格参数可以在从第二原生晶格参数的至少99.1％到第二原生晶格参数的至多101.5％的范围内。这可以有利地允许在形成外延叠层时在外延叠层150中保持较低应力。晶格参数测量可以通过使用高分辨率X射线衍射(HR-XRD)或通过本领域技术人员已知的透射电子显微镜(TEM)来进行。

不希望被理论所束缚，可以说第一外延层120和第二外延层130的实际晶格参数的差异可能取决于它们各自的原生晶格参数的差异。因此，各个原生晶格参数之间的差异越小，那么它们的各个实际晶格参数之间的差异就越小。因此，第一外延层120和第二外延层130的实际晶格参数的较小差异可以有助于增加临界厚度，超过该临界厚度会发生应力松弛，从而允许形成厚外延叠层150。

直到在外延叠层150中发生应力松弛的增加的临界厚度可以源自第一外延层120在第二外延层130上发生的较低应力的存在。这可以有利地导致形成厚外延叠层。

在一些实施例中，第一外延层120可以覆盖多个衬底中的每个衬底。在一些实施例中，第一外延层120可以与多个衬底中的每个衬底直接接触。

在一些实施例中，第二外延层130可以覆盖多个衬底中的每个衬底。在一些实施例中，第二外延层130可以与多个衬底中的每个衬底直接接触。

在实施例中，第一原生晶格参数可以比第二原生晶格参数小0.2％至0.7％。在实施例中，第一原生晶格参数可以比第二原生晶格参数小至少0.2％至0.3％，或至少0.3％至0.4％，或至少0.4％至0.5％，或至少0.5％至0.6％，或至少0.6％至0.7％。

这可以允许由外延叠层150中的第一外延层120在第二外延层130上引起较低应力。由于外延叠层150通过交替且重复地形成第一外延层120和第二外延层130而生长，因此由于较低应力，可以观察到外延叠层150中应力松弛发生的延迟，从而允许形成厚外延叠层150。根据本公开实施例的厚外延叠层的形成可以实现3D DRAM存储器件的制造。此外，在多个衬底上形成厚外延叠层可以有助于提高这些器件的处理产量以及制造产量。这可以进一步导致制造成本的降低。

在实施例中，第一外延层120和第二外延层130可以形成外延对。在实施例中，外延叠层150中包括的外延对的数量可以是至少50。

在实施例中，第一外延层120可以包括第一半导体材料，第二外延层130可以包括第二半导体材料。提供用于形成第一外延层120的第一反应气体混合物可以包括提供第一半导体材料前体气体和提供包括VA族元素的VA族元素前体。可以选择第一外延层120中的VA族元素，使得其在第一外延层120中的存在可以有助于调整第一外延层120的原生晶格参数，使得其原生晶格参数保持在比第二外延层130的原生晶格参数小0.2％至1.0％的范围内。由于可以减少第一外延层120和第二外延层130之间的晶格失配，因此这可以改善外延叠层150的形成。这可以有利地导致外延叠层150中延迟的应力松弛，从而导致厚外延叠层150的生长。

此外，可以选择第一外延层120中的VA族元素，使得第二外延层可以高结晶质量外延生长。不希望被理论束缚，可以说一旦单晶第一外延层120生长，第二外延层130也将单晶生长。换句话说，每个结晶外延层可以作为下一个结晶外延层生长的衬底。

在实施例中，提供第一半导体材料前体气体可以与提供包括VA族元素的VA族元素前体同时进行。换句话说，第一半导体材料前体气体可以与包括VA族元素的VA族元素前体一起流动。因此，在第一外延层120的形成期间，可以有利地获得第一外延层120内的VA族元素的均匀分布。第一外延层130中的VA族元素的均匀分布可以有助于改善后续处理中的选择性蚀刻特性，其中第一外延层120可能需要从外延叠层150中去除。

在实施例中，第一半导体材料前体气体可以基本包括第一含硅化合物，第二半导体材料前体气体可以基本包括第二含硅化合物。

在一些实施例中，第一半导体材料前体气体和第二半导体材料前体气体可以与惰性气体一起提供。换句话说，第一半导体材料前体气体和第二半导体材料前体气体可以与惰性气体一起流动。在实施例中，惰性气体可以基本包括N

在实施例中，第一含硅化合物和第二含硅化合物中的至少一种可以是单硅烷、高级硅烷或环状硅烷。在一些实施例中，高级硅烷可以是高级直链硅烷。高级直链硅烷由通式Si

在一些实施例中，高级直链硅烷可以是丙硅烷。

在一些实施例中，高级硅烷可以是高级支链硅烷。高级支链硅烷具有通式Si

在一些实施例中，高级支链硅烷可以是新戊硅烷。

在一些实施例中，可以使用其他高级支链硅烷，例如2-甲硅烷基五硅烷、2,2-二甲硅烷基四硅烷、2-甲硅烷基三硅烷、2-甲硅烷基四硅烷、3-甲硅烷基五硅烷、2,2-乙硅烷基三硅烷、2,3-甲硅烷基五硅烷、2,2,3-三甲硅烷基五硅烷、2,3,4-三甲硅烷基五硅烷、2,3,4-三甲硅烷基五硅烷、2,3-甲硅烷基四硅烷、2,2,3,3-四甲硅烷基四硅烷、2-甲硅烷基六硅烷、3-甲硅烷基六硅烷、3,4-二甲硅烷基六硅烷、2,3-二甲硅烷基五硅烷、2,4-二甲硅烷基六硅烷、4-甲硅烷基七硅烷、2,2-二甲硅烷基五硅烷、3,3-二甲硅烷基六硅烷、2,2-二甲硅烷基六硅烷、2,3-二甲硅烷基六硅烷、2-甲硅烷基七硅烷、3-甲硅烷基七硅烷、2,5-二甲硅烷基六硅烷、2,3,3-三甲硅烷基五硅烷及其组合。

环状硅烷具有通式Si

在一些实施例中，环状硅烷可以是环己硅烷。根据本公开的实施例，环己硅烷具有较低的Si-Si和Si-H键强度的事实可以有利地提供在较低温度下形成外延层。可以使用的其他环状硅烷包括环三硅烷(Si

在一些实施例中，第一含硅化合物可以与第二含硅化合物相同。这可以允许使外延叠层150的形成更容易。在实施例中，这可以实现，由此第一半导体材料前体气体可以连续流提供，从而形成第一外延层120，而包括VA族元素的VA族元素前体可以间歇地提供到处理室中，从而在形成外延叠层130的每个第一外延层120之后形成第二外延层130。

在一些实施例中，第一含硅化合物可以不同于第二含硅化合物。

在实施例中，VA族元素前体可以是磷属元素氢化物。磷属元素氢化物具有化学式XH

在一些实施例中，VA族元素前体可以是磷化氢。

在实施例中，第一外延层120可以具有0.5原子％至3原子％范围内的磷浓度。在实施例中，磷浓度可以为至少0.5原子％至1原子％，或至少1原子％至1.5原子％，或至少1.5原子％至2原子％，或至少2原子％至2.5原子％，或至少2.5原子％至3原子％。

由于在该范围内第一外延层120中磷的存在，它可以在第一外延层120中提供减小的应力，同时允许生长厚外延叠层150。当外延叠层用于制造诸如3D DRAM的存储器件时，能够生长厚外延叠层150可能是有利的。

还应注意，第一外延层120中包含的磷浓度可能在半导体制造的后续过程中对第一外延层120相对于第二外延层130的选择性蚀刻特性产生影响。此外，第一外延层120中包含的较低浓度的磷可以在第一外延层中提供较低应力，从而影响外延叠层150中的应力降低。然而，它可能损害第一外延层120相对于第二外延层130的蚀刻选择性。因此，为了致力于提高蚀刻选择性，在0.5原子％至3原子％范围内的较高磷浓度可能是优选的。

在示例性实施例中，第一外延层120中的磷浓度为3原子％，其中包含在第一外延层120中的第一半导体材料可以是硅。具有3原子％磷的SiP的原生晶格参数是

在实施例中，第一反应气体混合物和第二反应气体混合物都不包括提供含锗前体气体。这可能有利于打开在多个衬底上形成外延叠层的替代路线，由此由于减小的应力松弛，可以获得厚外延叠层150。此外，在半导体制造中，特别是在诸如3D DRAM的存储器件的制造中，第一外延层120可以用作牺牲层。换句话说，在外延叠层150的形成完成之后，可以从外延叠层150移除第一外延层120。因此，第二外延层130可以形成诸如3D DRAM器件的存储器件的沟道层。因此，第一反应气体混合物和第二反应气体混合物都不包括提供含锗前体气体的事实可以提供相对于第二外延层130去除第一外延层120的增强的选择性。

在实施例中，第一外延层120或第二外延层130中的至少一个可以具有5nm至50nm范围内的厚度。在实施例中，第一外延层120或第二外延层130中的至少一个可以具有以下范围的厚度：至少5nm到15nm，或至少15nm到25nm，或至少25nm到35nm，或至少35nm到50nm。

现在回到图3，示出了作为结晶SiP(包含磷掺杂剂的Si，特别是具有3原子％的Si)和结晶本征Si之间的温度的函数的蚀刻速率的变化。显示出结晶本征Si的蚀刻速率作为温度的函数而增加，特别是在450℃到550℃的温度范围内，而结晶SiP的蚀刻速率显示出从300℃到375℃蚀刻速率的轻微增加，超过375℃蚀刻速率保持相对恒定，直到550℃。使用具有载气的Cl

在实施例中，处理温度可以在300℃到500℃的范围内，该处理温度是在外延叠层150的形成期间处理室可以保持的温度。在一些实施例中，处理温度可以在400℃到500℃的范围内。在该温度范围内进行外延叠层150的形成可能是有利的，因为可能存在VA族元素扩散到第二外延层130中的风险，这可能是不期望的，因为这可能在半导体制造过程的进一步蚀刻步骤中减小第一外延层120和第二外延层130之间的蚀刻选择性。应当理解，第一外延层120和第二外延层130的各自厚度可以配置为使得可以降低VA族元素的扩散趋势，从而可以保持第一外延层120和第二外延层130之间的蚀刻选择性。

在实施例中，处理压力可以在0.5托至90托的范围内，该处理压力是在外延叠层150的形成期间处理室可以保持的压力。在一些实施例中，处理压力可以在以下范围内：至少20托到至多30托，或至少30托到至多40托，或至少40托到至多50托，或至少50托到至多60托。

在一些实施例中，第一外延层120可以是具有0.5原子％至3原子％范围内的磷的SiP层，而第二外延层可以是具有100原子％硅的Si层。SiP层120和Si层130可以在450℃的处理温度和60托的处理压力下生长。

现在回到图4，示出了根据本公开第二方面的实施例的示例性方法的流程图。

在多个衬底上形成外延叠层150的方法600可以包括向处理室提供多个衬底610。在实施例中，处理室可以沿纵向方向延伸。

在实施例中，处理室可以包含在立式炉中，因此可以在竖直方向上纵向延伸。多个衬底可以布置在衬底舟内，并且衬底舟可以容纳在处理室中。方法600可以进一步包括在多个衬底上形成外延叠层150。外延叠层150的形成可以包括交替且重复地形成第一外延层120和第二外延层130。每个第一外延层120可以包括0.5原子％至3原子％范围内的磷浓度和97原子％至99.5原子％范围内的硅浓度。每个第二外延层130可以包括100原子％的硅浓度。这可以有利地帮助在外延叠层150中保持较低的应力松弛，从而允许形成厚外延叠层150。总厚度大于10微米的外延叠层1500可被认为是厚外延叠层。原子百分比可以通过使用高分辨率X射线衍射(HR-XRD)来测量。

在实施例中，第一外延层120中的每个可以包括范围从至少0.5原子％到1原子％，或从至少1原子％到2原子％，或从至少2原子％到3原子％的磷浓度，而硅浓度可以分别在从至少97原子％到98原子％，或从至少98原子％到99原子％，或从至少99原子％到99.5原子％的范围内。

在示例性实施例中，第一外延层中的磷浓度为3原子％，其中包含在第一外延层120中的第一半导体材料可以是97原子％的硅。具有3原子％磷的SiP的原生晶格参数是

在实施例中，第一外延层120或第二外延层130中的至少一个可以具有5nm至50nm范围内的厚度。在实施例中，第一外延层120或第二外延层130中的至少一个可以具有以下范围的厚度：至少5nm到15nm，或至少15nm到25nm，或至少25nm到35nm，或至少35nm到50nm。

在实施例中，第一外延层120和第二外延层130可以形成外延对。在实施例中，外延叠层150中包括的外延对的数量可以是至少50。

在实施例中，第一外延层120的形成可以包括提供第一半导体材料前体气体。第一半导体材料前体气体可以基本包括第一含硅化合物。第一外延层120的形成还可以包括提供磷化氢。第二外延层130的形成可以包括提供第二半导体材料前体气体。第二半导体材料前体气体可以基本包括第二含硅化合物。

在一些实施例中，第一半导体材料前体气体和第二半导体材料前体气体可以与惰性气体一起提供。换句话说，第一半导体材料前体气体和第二半导体材料前体气体可以与惰性气体一起流动。在实施例中，惰性气体可以基本包括N

在一些实施例中，第一含硅化合物可以与第二含硅化合物相同。这可以允许使外延叠层150的形成更容易。在实施例中，这可以实现，由此第一半导体材料前体气体可以连续流提供，从而形成第一外延层120，同时磷化氢的提供可以间歇地提供到处理室中，从而在形成外延叠层150的每个第一外延层120之后形成第二外延层130。

在一些实施例中，第一含硅化合物可以不同于第二含硅化合物。

在实施例中，第一含硅化合物和第二含硅化合物中的至少一种可以是单硅烷、高级硅烷或环状硅烷。

在一些实施例中，高级硅烷可以是高级直链硅烷。高级直链硅烷由通式Si

在一些实施例中，高级直链硅烷可以是丙硅烷。

在一些实施例中，高级硅烷可以是高级支链硅烷。高级支链硅烷具有通式Si

在一些实施例中，高级支链硅烷可以是新戊硅烷。

在一些实施例中，可以使用其他高级支链硅烷，例如2-甲硅烷基五硅烷、2,2-二甲硅烷基四硅烷、2-甲硅烷基三硅烷、2-甲硅烷基四硅烷、3-甲硅烷基五硅烷、2,2-乙硅烷基三硅烷、2,3-甲硅烷基五硅烷、2,2,3-三甲硅烷基五硅烷、2,3,4-三甲硅烷基五硅烷、2,3,4-三甲硅烷基五硅烷、2,3-甲硅烷基四硅烷、2,2,3,3-四甲硅烷基四硅烷、2-甲硅烷基六硅烷、3-甲硅烷基六硅烷、3,4-二甲硅烷基六硅烷、2,3-二甲硅烷基五硅烷、2,4-二甲硅烷基六硅烷、4-甲硅烷基七硅烷、2,2-二甲硅烷基五硅烷、3,3-二甲硅烷基六硅烷、2,2-二甲硅烷基六硅烷、2,3-二甲硅烷基六硅烷、2-甲硅烷基七硅烷、3-甲硅烷基七硅烷、2,5-二甲硅烷基六硅烷、2,3,3-三甲硅烷基五硅烷及其组合。

环状硅烷具有通式Si

在一些实施例中，环状硅烷可以是环己硅烷。根据本公开的实施例，环己硅烷具有较低的Si-Si和Si-H键强度的事实可以有利地提供在较低温度下形成外延层。可以使用的其他环状硅烷包括环三硅烷(Si

在实施例中，处理温度可以在300℃到500℃的范围内，该处理温度是在外延叠层150的形成期间处理室可以保持的温度。在一些实施例中，处理温度可以在400℃到500℃的范围内。在该温度范围内进行外延叠层150的形成可能是有利的，因为在高于500℃的温度下，可能存在VA族元素扩散到第二外延层130中的风险。VA族元素扩散到第二外延层130中可能是不期望的，因为这可能在半导体制造过程的进一步蚀刻步骤中减小第一外延层120和第二外延层130之间的蚀刻选择性。应当理解，第一外延层120和第二外延层130的各自厚度可以配置为使得VA族元素扩散的概率可被降低，从而可以保持第一外延层120和第二外延层130之间的蚀刻选择性。

在实施例中，处理压力可以在0.5托至90托的范围内，该处理压力是在外延叠层150的形成期间处理室可以保持的压力。在一些实施例中，处理压力可以在以下范围内：至少20托到至多30托，或至少30托到至多40托，或至少40托到至多50托，或至少50托到至多60托。

在一些实施例中，第一外延层120可以是SiP层，而第二外延层可以是Si层。SiP层120和Si层130可以在450℃的处理温度和60托的处理压力下生长。

在实施例中，第一外延层120和第二外延层130都不包括锗。这可以提供在多个衬底上形成外延叠层150的替代路线，由此由于减小的应力松弛，可以获得厚外延叠层150。此外，在半导体制造中，特别是在诸如3D DRAM器件的存储器件的制造中，第一外延层120可以用作牺牲层。换句话说，在外延叠层150的形成完成之后，可以从外延叠层150去除第一外延层120。因此，第二外延层130可以形成诸如3D DRAM器件的存储器件的沟道层。因此，第一外延层120和第二外延层130都不包括锗的事实可以提供相对于第二外延层130去除第一外延层120的增强的选择性。

现在回到图5，示出了根据本公开第三方面的实施例的衬底处理设备的示意图。

用于在多个衬底110上形成外延叠层150的衬底处理设备1000可以包括沿纵向方向延伸的处理室1300。在实施例中，纵向方向1300可以对应于竖直方向。设备1000还可以包括用于保持多个衬底110的衬底舟1500，该衬底舟1500可以容纳在处理室1300中。

在实施例中，处理室1300因此可以包含在立式炉中。这可以有利地允许在处理室1300中同时处理多个衬底110。

在实施例中，多个衬底中的每个衬底110可以包括半导体层。在一些实施例中，半导体层可以是硅层。在实施例中，硅层可以是Si{100}、Si{111}或Si{110}层。

在实施例中，多个衬底中的每个衬底110可以是半导体衬底。在一些实施例中，半导体衬底可以是Si{111}衬底、Si{110}或Si{100}衬底。

设备1000可以进一步包括加热器1100，其配置用于加热和保持处理室1300中的处理温度。该设备1000可以进一步包括硅烷前体存储模块1910和VA族元素前体存储模块1920。硅烷前体存储模块1910可以包括单硅烷前体、高级直链硅烷前体、高级支链硅烷前体和环状硅烷前体中的至少一种。存储模块1910、1920可以通过气体供应管线1810、1820连接到歧管1800，气体供应管线1810、1820布置用于分别输送硅烷前体或VA族元素前体中的至少一种。歧管1800可以通过气体入口1840可操作地连接到气体注射器1700。气体注射器1700可以配置和布置用于向处理室1300提供硅烷前体或VA族元素前体。

压力控制器也可以包括在设备1000中，配置用于获得和保持处理室1300中的处理压力。设备1000还可以包括控制器1200，其配置用于执行可以包含在非暂时性计算机可读介质中的指令，并使衬底处理设备1000根据本公开的第一方面或第二方面的方法在多个衬底110上形成外延叠层150。

衬底处理设备1000还可以包括气体出口1900，用于在根据本公开的第一方面或第二方面的方法完成第一外延层120或第二外延层130的形成之后，从处理室1300中去除硅烷前体或VA族元素前体。

衬底处理设备1000在多个衬底110上形成外延叠层方面可能是有利的，由此衬底可以具有减小的应力松弛。特别地，衬底处理设备1000可以提供在多个衬底110上形成厚外延叠层150的优点。

因此，半导体处理设备1000对于制造诸如3D DRAM器件的存储器件可能是有利的。

由于可以一次处理多个衬底110，所以半导体处理设备1000可以进一步有助于降低制造成本和降低制造产量。