隔离沟槽及工艺方法

技术领域

本发明涉及半导体器件制造领域，特别是指一种二次沟槽的结构，本发明还涉及所述二次沟槽的工艺方法。

背景技术

闩锁效应长期以来是芯片设计及其工艺制造领域的关键问题，闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的。当其中一个寄生三极管正偏时，就会构成正反馈形成正反馈增益，导致形成p-n-p-n低阻通路结构，使芯片烧毁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。一般地，芯片产品提高抗闩锁能力主要有两种方法，一是通过增加一圈或多圈n型保护环、p型保护环;二是增大闩锁寄生结构之阴、阳极之间的间距；这将消耗大量的芯片版图面积，从而导致芯片面积增大、导致芯片效率降低、成本增加、设计复杂度增加，产品竞争力降低；而如果芯片产品验证时无法通过闩锁效应测试，需要花费大量的人力、物力到闩锁效应失效分析上，在定位到问题点后还要改版重新流片。

发明内容

本发明所要解决的技术问题在于提供一种隔离沟槽，提供更好的隔离性能以提高器件的抗闩锁性能。

本发明所要解决的另一技术问题在于提供制作所述隔离沟槽的工艺方法。

为解决上述问题，本发明所述的隔离沟槽由位于半导体衬底表层的第一沟槽以及位于浅沟槽中心底部的第二沟槽两部分组成，所述第二沟槽的开口位于所述第一沟槽的底部；所述第一沟槽为浅沟槽，所述第二沟槽为深沟槽；所述第一沟槽和第二沟槽连为一个整体且以介质层附着于所述第一沟槽及第二沟槽的内壁然后填充满多晶硅形成隔离结构；所述的第一沟槽的横向宽度小于10微米，深度为3000～5000Å，所述第二沟槽的深度为2～5微米。

进一步地，所述的半导体衬底为硅衬底，或者是锗硅、砷化镓、氮化镓、碳化硅衬底。

进一步地，所述的介质层为氧化硅或者是氮化硅。

进一步地，所述的注入区为重掺杂的P型注入区。

为解决上述问题，本发明提供一种隔离沟槽的工艺方法，包含如下的工艺步骤：

步骤一，提供一半导体衬底，在所述半导体衬底表面形成衬垫氧化层及硬掩模层；光刻及刻蚀打开隔离沟槽的刻蚀区域，露出半导体衬底；对露出的所述半导体衬底进行刻蚀，形成第一沟槽；

步骤二，再次沉积硬掩模层并刻蚀打开第二沟槽的刻蚀窗口，在所述形成的第一沟槽底部继续向下刻蚀，形成第二沟槽；所述第二沟槽的开口宽度小于第一沟槽，深度大于第一沟槽；

步骤三，在所述的第二沟槽的底部进行离子注入，在所述第二沟槽的底部半导体衬底中形成离子注入区；

步骤四，对所述第一沟槽及第二沟槽的内壁形成介质层覆盖，并以多晶硅填充满所述第一沟槽及第二沟槽；

步骤五，进行平坦化工艺，去除半导体衬底表面的多余的介质层；去除硬掩模层。

进一步地，所述步骤一中，半导体衬底为硅衬底，或者是锗硅、砷化镓、氮化镓、碳化硅衬底；所述的硬掩模层包括氮化硅层。

进一步地，所述步骤一中，所述的第一沟槽的横向宽度小于10微米，深度为3000～5000Å，所述第二沟槽的深度为2～5微米。

进一步地，所述步骤三中，离子注入区为重掺杂的P型注入区；注入离子为硼。

进一步地，所述步骤四中，所述第一沟槽及第二沟槽的内壁的介质层为氧化硅，所述氧化硅通过热氧化法形成，然后在第一沟槽和第二沟槽内部剩余空间中填充满多晶硅。

进一步地，所述步骤五中，采用CMP工艺对所述半导体衬底表面进行研磨平坦化。

为解决上述问题，本发明提供一种隔离沟槽的工艺方法，包含如下的工艺步骤：

步骤一，提供一半导体衬底，在所述半导体衬底表面形成衬垫氧化层及硬掩模层；光刻及刻蚀打开隔离沟槽的刻蚀区域，露出半导体衬底；对露出的所述半导体衬底进行刻蚀，形成第二沟槽，所述第二沟槽为深沟槽；

步骤二，再次刻蚀硬掩模层及衬底氧化层，扩大所述半导体衬底的露出区域，并对所述半导体衬底进行刻蚀，以形成第一沟槽；所述第一沟槽位于所述第二沟槽上部，使第二沟槽的开口位于所述第一沟槽的底部中心区域，使所述第一沟槽和第二沟槽连为一体；所述第一沟槽为浅沟槽；

步骤三，在所述第二沟槽的底部的半导体衬底中进行离子注入，形成离子注入区；

步骤四，在所述的第一沟槽及第二沟槽的内壁形成介质层覆盖，并以多晶硅填充满所述第一沟槽及第二沟槽；

步骤五，进行平坦化工艺，去除半导体衬底表面的多余的介质层；去除硬掩模层。

进一步地，所述步骤一中，半导体衬底为硅衬底，或者是锗硅、砷化镓、氮化镓、碳化硅衬底；所述的硬掩模层包括氮化硅层。

进一步地，所述步骤二中，所述的第一沟槽的横向宽度小于10微米，深度为3000～5000Å，所述第二沟槽的深度为2～5微米。

进一步地，所述步骤三中，离子注入区为重掺杂的P型注入区；注入离子为硼。

进一步地，所述步骤四中，填充的介质为氧化硅；所述介质层是通过热氧化法在所述第一沟槽和第二沟槽的内壁形成一层氧化硅隔离层，然后在第一沟槽和第二沟槽内部剩余空间中填充满多晶硅。

进一步地，所述步骤五中，采用CMP工艺对所述半导体衬底表面进行研磨平坦化。

本发明所述的隔离结构，通过两段式的沟槽设计，具有2～5um深度的第二沟槽该结构极大地降低了三极管的增益系数(能达到1～2个数量级），使得NPN与PNP器件之间的横向间距缩短50%, 从而节省的版图面积(10%～30%),从而大幅降低芯片成本，本发明工艺方法与传统工艺兼容，大部分工艺与传统工艺相同，成本低，工艺简单。

附图说明

图1～5 是本发明工艺方法第一实施例的步骤示意图；

图6～8 是本发明工艺方法第二实施例的前三步示意图；

图9是本发明工艺方法第一实施例的流程图。

附图标记说明

1是半导体衬底，2是衬垫氧化层，3是硬掩模层，4是第一沟槽，5是第二沟槽，6是离子注入区，7是介质层，8是多晶硅。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

本发明中当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。

为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明所述的隔离结构，如图5所示，隔离沟槽由位于硅衬底表层的第一沟槽4以及位于浅沟槽中心底部的第二沟槽5两部分组成，所述第二沟槽5的开口位于所述第一沟槽的底部；所述第一沟槽为浅沟槽STI，所述第二沟槽为深沟槽；所述第一沟槽4和第二沟槽5连为一个整体且以氧化硅介质层7附着于所述第一沟槽及第二沟槽的内壁然后填充满多晶硅8形成隔离结构；所述的第一沟槽的横向宽度W1小于10微米，深度D1为3000～5000Å，所述第二沟槽的深度点为2～5微米。

在所述第二沟槽的底部还具有离子注入区6，所述离子注入区6为重掺杂的P型注入区，一般为硼离子的大剂量注入。所述沟槽内的多晶硅是与离子注入区6接触。

针对上述结构，本发明提供两种工艺方法，分别为先形成第一沟槽的工艺和先形成第二沟槽的工艺。首先介绍先形成第一沟槽的工艺：

实施例一：

参考图1～图5，分别对应步骤一～步骤五。

步骤一，提供一硅衬底，在所述半导体衬底表面形成衬垫氧化层及硬掩模层；光刻及刻蚀打开隔离沟槽的刻蚀区域，露出硅衬底；对露出的所述半导体衬底进行刻蚀，形成第一沟槽。所述第一沟槽即传统的浅槽隔离结构STI，本发明中第一沟槽的横向宽度不超过10微米,比如6微米、8微米等。

步骤二，再次沉积硬掩模层，光刻并刻蚀打开第二沟槽的刻蚀窗口，在所述形成的第一沟槽底部中央继续向下刻蚀，形成第二沟槽；所述第二沟槽的深宽比远远大于第一沟槽，其深度范围一般为2～5微米，比如4微米，开口宽度远小于第一沟槽。

步骤三，在所述的第二沟槽的底部进行P型离子注入，在所述第二沟槽的底部半导体衬底中形成重掺杂的P型离子注入区6。

步骤四，对所述第一沟槽及第二沟槽的内壁采用热氧化法形成一层氧化硅层进行覆盖，并以多晶硅填充满所述第一沟槽及第二沟槽。注意，氧化硅介质层制作完成之后，多晶硅沉积之前，需要将第二沟槽底部的氧化硅介质层刻开，使后续沉积的多晶硅能于第二沟槽底部的离子注入区接触。

步骤五，进行CMP的平坦化工艺，去除半导体衬底表面的多余的氧化硅层及多晶硅；再去除硬掩模层。

所述隔离结构制作完成。

实施例二

参考图6～8，分别对应步骤一～步骤三，后续步骤与实施例一相同，即步骤四和步骤五可参考实施例一的图4和图5。

步骤一，参考图6，提供一硅衬底，在所述硅衬底表面形成衬垫氧化层及硬掩模层；光刻及刻蚀打开隔离沟槽的刻蚀区域，露出硅衬底；对露出的所述半导体衬底进行刻蚀，形成第二沟槽，所述第二沟槽为深沟槽。

步骤二，参考图7，再次刻蚀硬掩模层及衬底氧化层，扩大所述半导体衬底的露出区域，并对所述半导体衬底进行刻蚀，以形成第一沟槽；所述第一沟槽位于所述第二沟槽上部，使第二沟槽的开口位于所述第一沟槽的底部中心区域，使所述第一沟槽和第二沟槽连为一体；所述第一沟槽为浅沟槽STI。

步骤三，在所述第二沟槽的底部的硅衬底中进行重掺杂的P型离子注入，形成离子注入区。参考图8。

步骤四，再参考图4，在所述的第一沟槽及第二沟槽的内壁以热氧化法形成氧化硅层覆盖，并以多晶硅填充满所述第一沟槽及第二沟槽。

步骤五，再参考图5，进行CMP的平坦化工艺，去除半导体衬底表面的多余的介质层；去除硬掩模层。

所述隔离结构制作完成。

同样，本实施例中形成的结构的尺寸与实施例一中的结构保持一致，即所述的第一沟槽的横向宽度小于10微米，深度为3000～5000Å，所述第二沟槽的深度为2～5微米。

本发明通过分段形成的沟槽结构，具有较深的沟槽深度,该结构能极大地降低寄生三极管的增益系数(能达到1～2个数量级），使得NPN与PNP器件之间的横向间距即闩锁通路减少10微米，即缩短50%的距离(通常输入/出口到标准单元安全距离约20微米, 从而节省的版图面积(10%～30%),更好的防止闩锁的发生，同时大幅降低芯片成本(5%～25%,预计工艺成本增加<5%)。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。