高电子移动率晶体管与其制作方法

技术领域

本发明涉及一种高电子移动率晶体管(high electron mobility transistor,HEMT)，更具体言之，其涉及一种具有能够施加应力的沟槽隔离结构的高电子移动率晶体管。

背景技术

随着近年来无线通讯市场的火热以及功率元件应用的稳定进展，微波晶体管在人类活动的许多层面上都扮演了重要的角色，对于其效能的需求也越来越迫切。在个人行动通讯的应用方面，下一世代的手机会有更高的频宽与效能需求，而因为不断增快的速度与数据传输率，宽频无线网络同样也有此需求。由于这类需求，现今业界大量投资在开发以硅/硅锗(Si/SiGe)、砷化镓(GaAs)、碳化硅(SiC)等半导体材料为主的高效能微波晶体管与放大器，其兼具大的击穿电压与高电子速度特点。

其中，形成异质结的能力使得氮化镓成为了用来制作高电子移动率晶体管(highelectron mobility transistor,HEMT)的优异材料，高电子移动率晶体管的优点包含其高载流子浓度以及因为游离杂质散射较少所导致的高电子移动率。高载流子浓度与高电子移动率的结合也导致了其具备高电流密度与低通道电阻的特性，这两者在高频运作与电源切换的应用方面都十分重要。

在空乏模式的高电子移动率晶体管场合，栅极所产生的电场会用来耗尽半导体宽带隙与窄带隙界面处的二维电子气(two-dimension electron gas,2DEG)通道，如氮化铝/氮化镓(AlN/GaN)或氮化铝镓/氮化镓(AlGaN/GaN)之间的界面，在栅极施加控制电压可直接影响与控制流经该通道的电流量。空乏型晶体管在作为开关时是以正常开启(normally-on)元件的型态运作的。在增强模式下的高电子移动率晶体管，其晶体管在被施加偏压运作之前不会有通道与电流存在，其特别之处在于晶体管会被施加偏压来使其二维电子气通道移动到费米能级以下，此时一旦源极与漏极之间有施加电压，二维电子气通道中的电子就会从源极移动到漏极。增强型晶体管一般用在数字与模拟集成电路中作为正常关闭(normally-off)元件。增强型晶体管在模拟电路应用方面也很有用处，例如作为射频/微波功率放大器或开关。

现今氮化铝镓/氮化镓高电子移动率晶体管在高功率、高温应用方面的研究有所展望。此外，正常关闭或增强模式运作的这类晶体管元件也可望用来作为开关或耐高温的集成电路。故此，相关领域与业界仍然持续在高功率、高压、高速、以及/高温应用方面改善这类元件的制作方法与结构。

发明内容

有鉴于上述现今对于正常关闭(normally-off)或增强模式运作的高电子移动率晶体管的需求，本发明于此提出了一种新颖的高电子移动率晶体管，其特点在于具备可提供应力的沟槽隔离结构来改变二维电子气(two-dimension electron gas,2DEG)或二维空穴气(two-dimension hole gas,2DHG)的浓度，进而达到调整元件的临限电压的功效。

本发明的其一面向在于提出一种高电子移动率晶体管结构，包含至少一个高电子移动率晶体管，每个该高电子移动率晶体管包括：基底，具有主动区、缓冲层，位于该主动区上、通道层，位于该缓冲层上、阻障层，位于该通道层上、以及栅极、源极与漏极，位于该阻障层上、以及沟槽隔离结构，邻接并围绕该通道层以及该阻障层，以对该通道层以及该阻障层施加应力来改变该高电子移动率晶体管的二维电子气或二维空穴气。

本发明的另一面向在于提出一种高电子移动率晶体管的制作方法，包括：提供一基底，该基底具有主动区、在该主动区上依序形成缓冲层、通道层、阻障层、以及栅极、源极与漏极、形成沟槽围绕该通道层以及阻障层、以及在该沟槽中形成沟槽隔离结构，其中该沟槽隔离结构对该通道层以及该阻障层施加应力来改变该高电子移动率晶体管的二维电子气(2DEG)或二维空穴气(2DHG)。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1至图4为本发明实施例，制作一高电子移动率晶体管在不同阶段时的截面示意图；

图5为本发明实施例一p型高电子移动率晶体管的截面示意图；以及

图6至图11为搭配不同应力性质的沟槽绝缘结构的n型与p型的高电子移动率晶体管的平面示意图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

主要元件符号说明

100 (n型)高电子移动率晶体管

102 基底

104 绝缘层

106 半导体层

108 缓冲层

110 通道层

112 阻障层

114 二维电子气

116 p型掺杂氮化镓层

118 栅极

120 源极

122 漏极

124 沟槽

126 主动(有源)区

128,128a,128b 沟槽隔离结构

130 非故意掺杂氮化镓层

132 二维空穴气

200 (p型)高电子移动率晶体管

具体实施方式

下文的揭露提出了多个不同的实施例或范例来实行文中所提出不同课题的特征。文中将会描述特定的组成元件与排列范例来简化本案揭露的内容。当然，这些内容仅作为范例，其并未意欲要限制本发明的范畴。例如，描述中将一第一特征形成在一第二特征之上或上方可包含该第一特征与第二特征以直接接触的方式形成，也可包含该两者之间有其额外的元件形成等非直接接触的态样。此外，本发明揭露会在多种不同的范例中重复使用相同的元件符号，其为了简明描述的目的，本身并未决定了该些不同的实施例与/或设置之间的关系，且组成元件的绝对或相对尺寸可能会以夸大的方式来呈现。

文中也会说明一些实施例的变体。在所有这些不同的观点与范例说明之中会使用相同或相似的符号来代表相似的元件。阅者须了解在所说明的方法之前、之间、以及之后都有可能加入其他额外的操作，而一些所描述的这类操作在方法的其他实施例中可能会被替换或是移除。

现在下文将说明一高电子移动率晶体管(high electron mobility transistor,HEMT)结构及其制作方法的实施例。图1至图4示出了根据本发明实施例，制作一高电子移动率晶体管100在不同阶段的截面示意图。高电子移动率晶体管100是一种场效晶体管，其结合了不同带隙的材料之间的结(即异质结)来作为通道，而非使用一般如金属氧化物半导体场效晶体管(MOSFET)的掺杂区。

请参照图1，首先提供一基底102。基底102可以硅或是其他半导体材料制成。在一些实施例中，基底102是硅晶片。在一些实施例中，基底102是具有〈100〉晶格结构的硅基底。一绝缘层104形成在基底102上，绝缘层104可以是氧化硅层，其可减少上层元件的寄生电容。一半导体层106形成在绝缘层104上。在一些实施例中，半导体层106是具有〈111〉晶格结构的硅层。硅〈111〉层可对上层提供理想的晶格匹配，如对上层的氮化镓(GaN)层。在一些实施例中，半导体层106可以半导体化合物来制成，如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、或是磷化铟(InP)。在一些实施例中，半导体层106可以半导体合金来制成，如硅锗、碳化硅锗、磷化砷镓、或是磷化铟镓。

接下来，复参照图1，根据本发明实施例，一缓冲层108形成在半导体层106上。缓冲层108是设置来界定出一高阻值层，以增加高电子移动率晶体管100元件的击穿电压。缓冲层108的电阻会高于后续制作工艺中所会形成的通道层的电阻。

在一些实施例中，缓冲层108含有一或多个III-V族化合物层。这类III-V族化合物材料的例子包括但不限定是氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟铝镓(InAlGaN)等。在一些实施例中，缓冲层108也可掺有掺质来达到预定的高阻值。在一些实施例中，这类掺质是p型掺质。在一些实施例中，缓冲层108包含掺有p型掺质的氮化镓。这类p型掺质的例子包括但不限定是碳、铁、镁、或锌。在一些实施例中，缓冲层108可以外延生长制作工艺来形成，其例子包含但不限定是金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)制作工艺、以及氢化物气相外延(HVPE)制作工艺等。

此外，在形成缓冲层108之前，可先在半导体层106上依序形成一成核层以及一转换层(未示出)。成核层用来补偿半导体层106与上层结构之间晶格结构与/或热膨胀系数不匹配情况。在一些实施例中，成核层的晶格结构会逐步改变。成核层的材料可为氮化铝(AlN)。转换层则用来促成半导体层106与上层结构(如缓冲层108)之间晶格结构与/或热膨胀系数的逐步转变。在一些实施例中，转换层包含一成分梯度转变的氮化铝镓层(Al

之后，复参照图1，根据本发明实施例，一通道层110形成在缓冲层108上。通道层110的电阻值会低于缓冲层108的电阻值，以改进高电子移动率晶体管100元件的电流表现。在一些实施例中，通道层110含有一或多个III-V族化合物层。这类III-V族化合物材料的例子包括但不限定是氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟铝镓(InAlGaN)等。在一些实施例中，通道层110可包含交互设置的p型掺杂与n型掺杂的III-V族化合物层。在一些实施例中，通道层110包含掺有p型掺质的氮化镓。这类p型掺质的例子包括但不限定是碳、铁、镁、或锌。通道层110也可包含未掺杂的氮化镓层。在一些实施例中，通道层110可以外延生长制作工艺来形成，其例子包含但不限定是金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)制作工艺、以及氢化物气相外延(HVPE)制作工艺等。

之后，如图1所示，根据本发明实施例，一阻障层112形成在通道层110之上，阻障层112是设置来在通道层110中沿着通道层110与阻障层112的界面处产生二维电子气(two-dimension electron gas,2DEG)114。通道层110与阻障层112之间会形成一异质结，其间存在着带隙不连续性。在一些实施例中，阻障层112的带隙会大于通道层110的带隙，阻障层112中因压电效应产生的电子会落入通道层110中，因而产生出一高移动传导性的电子薄层，此即通道层110中的二维电子气114，其邻近与阻障层112的界面处。二维电子气114中的电子会是通道层110中的电荷载体。

由于二维电子气114是在没有栅极结构的情况下自然产生的，高电子移动率晶体管100不用对栅极施加电压即为导通态。因此，高电子移动率晶体管100在负临限电压的场合下会是正常开启(normally-on)元件。这样的正常开启状态在功率元件应用的设计考虑下是不利的，因为其要避免或是在很大的程度上抑止电流流经或流入高电子移动率晶体管100。在一些实施例中，为了要将正常开启态的高电子移动率晶体管元件转变成正常关闭态，阻障层112上方会设置一栅极来耗尽其下方的二维电子气114，其细节将于后续实施例中说明。

在一些实施例中，阻障层112含有一或多个成分与通道层110不同的III-V族化合物层。这类材料的例子包括但不限定是氮化铝(AlN)、成分梯度转变的氮化铝镓层(Al

之后，根据本发明实施例，如图2所示，一p型掺杂的氮化镓(p-GaN)层116形成在阻障层112上方。在一些实施例中，p型掺杂氮化镓层116具有固定的掺杂浓度。这类p型掺质的例子包括但不限定是碳、铁、镁、或锌。在一些实施例中，p型掺杂氮化镓层116可以外延生长制作工艺来形成，其例子包含但不限定是金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)制作工艺、以及氢化物气相外延(HVPE)制作工艺等。在其他实施例中，p型掺杂氮化镓层116也可以用p型掺杂氮化铝镓层来取代。p型掺杂氮化镓层116上也可以额外形成其他掺杂浓度的p型掺杂氮化镓层来增加高电子移动率晶体管100的栅极操作电压。

上述形成缓冲层108、通道层110、阻障层112、以及p型掺杂氮化镓层116的动作都可以在相同的制作工艺腔体中临场(in-situ)进行，不须换腔体，以节省成本并降低污染。

复参照图2，在p型掺杂氮化镓层116形成后，一栅极118形成在p型掺杂氮化镓层116上。在一些实施例中，栅极118包含难熔金属或相关化合物的导电材料层，如钛(Ti)、氮化钛(TiN)、钨钛合金(TiW)、以及钨(W)等。或者，栅极118可包含镍(Ni)、金(Au)、铜(Cu)、或其合金。栅极118与p型掺杂氮化镓层116可经由光刻蚀刻制作工艺而图案化，且其间可能形成有栅极介电层或是介电保护层来增加高电子移动率晶体管100的临限电压。为了图示简明之故，图中将不示出该栅极介电层或介电保护层部位与相关制作工艺。

之后，根据本发明实施例，如图2所示，源极120与漏极122分别形成在栅极118两侧的阻障层112上。如此，栅极118、源极120、漏极122、以及通道层110一起构成高电子移动率晶体管100结构。在栅极118施加电压即可调控元件的电流。在一些实施例中，源极120与漏极122包含一或多种导电材料，例如钛(Ti)、钴(Co)、镍(Ni)、钨(W)、铂(Pt)、钽(Ta)、钯(Pd)、钼(Mo)、氮化钛(TiN)、铝铜合金(AlCu)、以及以上材料的合金。上述的栅极118、源极120以及漏极122都可以沉积制作工艺以及光刻蚀刻制作工艺来同时形成或个别形成。这类沉积制作工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、金属有机物化学气相沉积(MOCVD)、等离子体辅助化学气相沉积(PECVD)、或其他可应用的沉积制作工艺。

请参照图3。在栅极118、源极120以及漏极122形成后，接下来在高电子移动率晶体管100的周围形成沟槽124。在本案实施例中，沟槽124会界定出每个高电子移动率晶体管100的主动区126范围。沟槽124可以采用各向异性蚀刻方式来形成，其蚀刻经过阻障层112、通道层110、缓冲层108、半导体层106，并以绝缘层104作为蚀刻停止层停在绝缘层104上。在本发明实施例中，高电子移动率晶体管100各部位的主动区大小会影响到元件的临限电压，其在后续实施例中会有详细说明。需注意尽管图中的沟槽124邻近源极120与漏极122，在其他实施例中沟槽124也可能与源极120与漏极122有着一定距离。

之后，根据本发明实施例，如图4所示，在沟槽124中形成沟槽绝缘结构128。沟槽绝缘结构128会填满整个沟槽124，并且与下方的绝缘层104连接，如此整个高电子移动率晶体管100都会被周围的沟槽绝缘结构128与下方的绝缘层104所隔绝，可以有效解决晶体管之间的串扰(cross-talk)与背栅效应(backgating effect)等问题。更特别的是，在本发明实施例中，沟槽绝缘结构128被设计成邻接并围绕高电子移动率晶体管100的通道层110与阻障层112。如此，沟槽绝缘结构128可对通道层110与阻障层112施加应力来改变该两者间的二维电子气浓度，进而控制晶体管的临限电压的效果。其原理在于二维电子气的浓度可以通过改变阻障层112中压电元件的总极化向量来改变，进而能改变流经晶体管的电流大小，也因而可以调控晶体管的临限电压。

以n型的高电子移动率晶体管100为例，通过对通道层110与阻障层112施加压应力可减少两者界面间的二维电子气114的浓度，如此可使流经晶体管的电流减少，达到所欲的晶体管正常关闭(normally-off)的效果。另一方面，以p型的高电子移动率晶体管为例，p型高电子移动率晶体管是以二维空穴气(two dimension hole gas,2DHG)为载体通道，如此，通过对通道层110施加张应力可减少的二维空穴气的浓度，如此可使流经晶体管的电流减少，达到所欲的晶体管正常关闭(normally-off)的效果。

在本案实施例中，沟槽绝缘结构128的材料会决定它对高电子移动率晶体管100是施加压应力还是张应力。对此，氮化硅就是一种不错的优选材料。由于氮化硅的晶胞参数与单质硅不同，故根据沉积方法的不同，生成的氮化硅薄膜会有产生张应力或压应力。特别是当使用等离子体辅助化学气相沉积技术时，其能通过调节沉积参数来决定该氮化硅材料会对氮化铝镓层施加压应力还是张应力。

在其他实施例中，上述的沟槽绝缘结构128也可以在栅极118、源极120、漏极122之前形成就先制作完成，端视实际的制作工艺需求或设计而定。

现在请参照图5，其绘示出根据本发明实施例一p型高电子移动率晶体管200的截面示意图。在本发明实施例中，p型高电子移动率晶体管200与前述n型的高电子移动率晶体管100的结构大同小异，差异在于其p型掺杂氮化镓层116与阻障层112之间还形成有一非故意掺杂(unintentionally doped,UID)的氮化镓层130。在这样的设置下，非故意掺杂氮化镓层130中沿着非故意掺杂氮化镓层130与阻障层112之间的界面处会产生二维空穴气(twodimension hole gas,2DHG)132。对于以二维空穴气132作为载体通道的p型高电子移动率晶体管200而言，可以形成可施加张应力的沟槽绝缘结构128来减少其二维空穴气132的浓度，使流经晶体管的电流减少，进而达到所欲晶体管正常关闭(normally-off)的效果。

现在下文将说明n型与p型的高电子移动率晶体管的主动区实施例变体。图6至图11绘示出了搭配不同应力性质的沟槽绝缘结构的n型与p型的高电子移动率晶体管的平面示意图。实作中，可以采用这些不同的搭配方式来达到本发明所欲调控(调升或调降)晶体管临限电压的效果。需注意以下实施例都是假设栅极118、源极120、以及漏极122具有相同的面积大小。

首先请参照图6，在n型高电子移动率晶体管100搭配提供压应力的沟槽绝缘结构128a的场合，可以将位于源极120端的主动区126部位的面积设计得比位于栅极118以及漏极122的主动区126部位的面积还大。如此，由于提供压应力的沟槽绝缘结构128a距离源极120比较远的缘故，源极120所受到的压应力会小于栅极118与漏极122所受到的压应力，使得源极120端的二维电子气浓度大于漏极122端的二维电子气浓度，进而使得流经晶体管的电流变大。

另一方面，在n型高电子移动率晶体管100搭配提供张应力的沟槽绝缘结构128b的场合，如图7所示，可将位于源极120端的主动区126部位的面积设计得比位于栅极118以及漏极122的主动区126部位的面积还小。如此，由于提供张应力的沟槽绝缘结构128b距离源极120比较近的缘故，源极120所受到的张应力会大于栅极118与漏极122所受到的张应力，使得源极120端的二维电子气浓度大于漏极122端的二维电子气浓度，进而使得流经晶体管的电流变大。

在p型高电子移动率晶体管200方面，请参照图8，在沟槽绝缘结构128a提供压应力的场合，可将位于源极120端的主动区126部位的面积设计得比位于栅极118以及漏极122的主动区126部位的面积还小。如此，由于提供压应力的沟槽绝缘结构128a距离源极120比较近的缘故，源极120所受到的压应力会大于栅极118与漏极122所受到的压应力，使得源极120端的二维空穴气浓度大于漏极122端的二维空穴气浓度，进而使得流经晶体管的电流变大。

另一方面，在p型高电子移动率晶体管200搭配提供张应力的沟槽绝缘结构128b的场合，如图9所示，可将位于源极120端的主动区126部位的面积设计得比位于栅极118以及漏极122的主动区126部位的面积还小。如此，由于提供张应力的沟槽绝缘结构128b距离源极120比较远的缘故，源极120所受到的张应力会小于栅极118与漏极122所受到的张应力，使得源极120端的二维空穴气的浓度大于漏极122端的二维空穴气浓度，进而使得流经晶体管的电流变大。

在其他实施例中，也可以对单一晶体管的源极120端与栅极118以及漏极122端施加不同的应力来达到吾人所欲的功效，例如设置可提供张应力的沟槽绝缘结构围绕在源极120端，而设置可提供压应力的沟槽绝缘结构围绕在栅极118与源极120端，其同样可以达到使流经晶体管的电流变大的效果。

在本发明中，上述的实施例也可以结合应用。请参照图10，在沟槽绝缘结构128a提供压应力的场合，沟槽绝缘结构128a中可以同时设置有n型高电子移动率晶体管100与p型高电子移动率晶体管200。其中，n型高电子移动率晶体管100源极120端的主动区126部位面积大于其栅极118以及漏极122端的主动区部位面积，而p型高电子移动率晶体管200源极120端的主动区126部位面积小于其栅极118以及漏极122端的主动区部位面积。如此设置能让流经n型高电子移动率晶体管100与p型高电子移动率晶体管200的电流都变大。

另一方面，在沟槽绝缘结构128b提供张应力的场合，沟槽绝缘结构128b中可以同时设置有n型高电子移动率晶体管100与p型高电子移动率晶体管200。其中，n型高电子移动率晶体管100源极120端的主动区126部位面积小于其栅极118以及漏极122端的主动区部位面积，而p型高电子移动率晶体管200源极120端的主动区126部位面积大于其栅极118以及漏极122端的主动区部位面积。如此设置能让流经n型高电子移动率晶体管100与p型高电子移动率晶体管200的电流都变大。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属于本发明的涵盖范围。