具有化合物半导体的半导体器件结构及其制造方法

技术领域

本发明涉及具有化合物半导体的半导体器件结构、具有这种半导体器件结构的三维半导体器件以及用于制造这种半导体器件结构的方法。

背景技术

本发明可以特别有利地用于3D系统集成领域。三维集成是通过平面技术生产的器件的(机械的和电气的)垂直连接。由于电路结构以水平的二维平面(也称为水平的主衬底平面)布置，因此该器件也被称为二维或2D系统。然后，可以垂直连接以常规平面技术生产并在彼此之上布置的至少两个二维系统，以形成3D系统。在此，垂直方向涉及相应的2D系统的上述水平二维平面，或者涉及以平面(水平)方式跨相应的衬底上延伸的器件结构，例如集成电路或掺杂区，其中，垂直方向基本上垂直于水平面。因此，(垂直的和水平的)3D系统可以包括至少两个或更多个垂直地在彼此之上布置的2D系统(水平的)。

3D系统主要分为两个主要组。在所谓的3D封装中，两个或更多个单独的组件(例如芯片或管芯)在彼此之上垂直堆叠，并集成在三维布置的封装中。各个组件通过垂直通孔相互连接。在此，各个芯片的电路未集成在单个公共电路中。它们仍然通过电信号在芯片外部通信，就好像它们安装在印刷电路板上的不同壳体中一样。然而，在所谓的IC(IC＝集成电路)中，公共电路的若干个组件在彼此之上垂直地布置，并通过垂直通孔连接至单个公共电路。这意味着3D IC的作用类似于单个IC。在3D IC中，所有芯片级的所有组件都可以相互通信，这取决于3D IC在垂直和水平两者上的设计方式。

发明内容

如果出于本公开的目的而讨论了三维系统集成、3D系统或三维半导体器件及其类似物，则这总是包括上述两个主要组。

三维集成微电子系统的优点尤其是，与平面技术中传统生产的二维系统相比，采用相同的设计规则可以获得更高的封装密度和开关速度。这些更高的开关速度一方面是由于各个器件或电路之间的导电路径更短，另一方面是由于选择了并行信息处理。

此外，3D系统的优势在于，当增加集成密度时，与2D系统相比，可以减小器件的占位面积，因为集成密度的增加会导致在2D系统中在横向(或水平)方向上对空间的要求更高，而3D系统中的其他可用空间则沿垂直方向使用。

这在神经形态网络或神经元网络中特别有利，在这些网络中，由于空间有限，所以不希望在横向方向的扩展。另外，在这样的应用中，特别需要快速的开关速度以及低的功耗。3D系统可以比传统2D系统更好地实现这一点。在3D系统中，由于省略了信号驱动器，因此例如也可以通过最小的导电迹线来实现最小的功耗。

非基于硅的神经元网络所需的材料和/或生产技术大多与SMOS不兼容。根据当前的现有技术，使用各种贵金属，例如金、铂、钯，但也使用较不贵的金属，例如钼、铜、钛或钨。模拟突触和神经元——例如忆阻器或忆阻晶体管——所需的器件的生产温度(达800℃)部分高于现成CMOS电路的最高允许温度(达450℃)。因此，需要与CMOS处理分开的生产。然而，神经元器件或网络与CMOS或模拟芯片的空间接近性是有利的，因为信号也必须进一步处理或渲染。

到目前为止，这些方法仅在使用硅作为半导体的CMOS技术的框架内。当前，申请人不知道上述关联问题的任何解决方案。在现有技术中，硅结构是垂直构造的(采用硅技术的FinFET)，以便实现较小的占位面积，而且还使用所谓的完全耗尽作为电子效应。在FinFET中，首先将鳍蚀刻到硅衬底中，随后通过LPCVD工艺在鳍上沉积重掺杂的多晶硅。由此得到三维结构的结果，该三维结构的结果例如可以用作晶体管。总是通过通孔将此三维结构进一步集成到3D系统中，这些通孔通过芯片的单独金属导体迹线平面而间接连接至器件的掺杂区域。

由于其电特性，单晶硅优选于多晶硅。然而，在过程控制中，为了沉积单晶硅，必须将温度升高到硅的熔化温度，这将不可避免地产生以下影响：底层的组件结构，特别是CMOS技术生产的结构不可弥补的损坏。

因此，本发明的目的是提供可以用作生产3D系统的组件的基于硅的器件结构的替代方案。另外，将优选的是提供一种用于生产这种替代器件结构的方法，该方法不具有与基于硅的生产技术相关联的问题，或者仅具有显著减轻的形式。

为了解决这个目的，提出了一种具有权利要求1的特征的半导体器件结构及其制造方法，该半导体器件结构具有权利要求14的特征。在各个从属权利要求中陈述了实施例和其他有利方面。

本发明的半导体器件结构包括衬底，该衬底具有位于第一衬底侧的第一主表面和位于相对的第二衬底侧的第二主表面。平面层堆叠可以布置在第一主表面处。衬底可以例如是导电衬底、非导电衬底或半导电衬底，并且可以包括例如硅、玻璃或石英。衬底包括垂直通孔，该垂直通孔在第一主表面和第二主表面之间完全延伸穿过衬底。平面层堆叠包括金属化层，该金属化层在通孔的区域中布置在第一衬底侧上并且电连接至通孔。此外，平面层堆叠包括化合物半导体层，该化合物半导体层布置在述金属化层上并且电连接至所述金属化层。化合物半导体层包括至少一个化合物半导体，该至少一个化合物半导体布置在金属化层上并且电连接至金属化层。化合物半导体层可以直接地且紧接地布置在金属化层31上。金属化层和布置在其上方或上侧的化合物半导体层在衬底的第一主表面上形成水平的或平面的层堆叠，其中，该层堆叠的各个层可以水平延伸并且分别基本平行于衬底的第一主表面和第二主表面。在现有技术中，这种半导体器件结构主要以硅技术制造，即元素半导体而不使用化合物半导体。在硅的情况下，目前最多可以在金属化层上沉积多晶硅，因为为了生成单晶硅，必须在过程控制期间进行高于硅熔融温度的加热，但这将导致破坏底层，例如金属化层。然而，在本发明的具有化合物半导体的层堆叠的产生中，金属化层保持完整。除此之外，化合物半导体可包括直接带隙，而元素半导体(例如硅)主要包括间接带隙。直接带隙导致半导体的显著更好的电特性，这就是为什么本发明的化合物半导体与迄今为止使用的元素半导体(例如硅)相比是优选的。

根据实施例，化合物半导体层可以包括单晶化合物半导体。与多晶结构相比，单晶化合物半导体具有特别好的电特性。因此，在常规的基于硅的方法中，优选使用单晶硅。然而，如上所述，由于可用的工艺，最多只能将多晶硅直接沉积在金属化层上，从而不可挽回地损坏多晶硅。本文描述的本发明能够将单晶化合物半导体材料直接沉积在金属化层上。或多或少复杂的化合物的单晶也是单晶化合物半导体材料的一部分。

根据另一实施例，化合物半导体层可以包括至少一种2D复合材料。2D复合材料不要与此处也描述的2D系统混合。2D材料(有时也称为单层或单层材料)是仅包含单个原子层的晶体材料。这些单层中的几个可以堆叠在彼此之上。2D材料具有以单晶方式沉积或实现2D材料的特征。由于具有不同寻常的特性，因此它们是广泛(基础)研究的主题。通常，2D材料可以被视为不同元素的二维同素异形体、或具有共价键的不同元素的化合物即所谓的2D复合材料。同素异形2D材料的已知代表是例如石墨烯。作为2D复合材料的非限制性和非穷举性示例，可以陈述石墨烯、硼氮化物、磷化锗和硫化钼(IV)。在下文中，将特别考虑不同元素的化合物，即2D复合材料，并且这里特别是化合物半导体。2D材料在3D系统中的有效集成仍然是严峻的挑战、以及系统整体性能和电路设计中的限制因素。

根据另一实施方式，化合物半导体层可以包括过渡金属二卤化物中的至少一种材料。这意味着化合物半导体层可以包括过渡金属族和硫属化物族的元素组合。过渡金属二卤化物也称为TMD。TMD通常由三个原子平面构造成，并且大多包含两种不同的原子种类，即一种金属和两种硫属化物。过渡金属二卤化物，也称为TMD单层，是MX

根据另一实施例，化合物半导体层可以包括二硫化钼MoS

根据另一实施例，金属化层可以直接布置在衬底的第一主表面上。例如，这在衬底不具有导电特性时是合适的。可选地，即，当衬底具有导电特性时，电绝缘层可以布置在第一衬底侧上衬底的第一主表面与金属化层之间。

根据另一实施方式，化合物半导体层可以通过沉积而被布置在金属化层上。在此，化合物半导体层可以直接沉积在金属化层上。沉积化合物半导体材料为在金属化层上布置化合物半导体层提供了一种简单且相对具有成本效益的选择。

根据替代实施例，化合物半导体层可以由金属化层的至少一部分通过化学转化而形成。替代地或附加地，化合物半导体层可以由通过化学转化而由沉积在金属化层上的另一层(例如，另一金属化层)的至少一部分形成。化学转化意指不同于上述沉积方法的新颖方法。在化学转化中，输出层的部分通过化学反应而转化为化合物半导体层。金属化层或另一层可以用作输出层。输出层优选是金属化层，尤其是过渡金属层，例如钼。可以通过合适的反应伙伴如硫将其转化。在该化学转化中，输出层的至少一部分被转变为包括TMD单层的2D材料的化合物半导体层，在该情况下为MoS

根据另一实施例，半导体器件结构还可以包括第二化合物半导体层，该第二化合物半导体层布置在化合物半导体层上并且电连接至化合物半导体层。通过这种布置，例如，可以产生二极管结构。

根据另一实施例，第二化合物半导体层可以包括至少一种2D复合材料。因此，类似于以上提及的(第一)化合物半导体层，第二化合物半导体层可以包括例如过渡金属二卤化金属尤其是MoS

根据另一实施例，半导体器件结构还可以包括第三化合物半导体层，该第三化合物半导体层布置在第二化合物半导体层上并且电连接至第二化合物半导体层。通过这种布置，例如，可以产生晶体管结构。

根据另一实施例，第三化合物半导体层可以至少包括一种2D复合材料。因此，类似于以上提及的(第一)化合物半导体层和/或第二化合物半导体层，第三化合物半导体层可以包括例如过渡金属二卤化物尤其是MoS

根据另一实施例，可以在第一衬底侧和/或第二衬底侧上布置与垂直通孔电连接的接触部，其中，半导体器件结构可以通过该接触部而被电连接和/或机械连接至附加的单独的电子器件结构,以产生三维电子半导体器件，其中，该半导体器件结构和附加的单独的电子器件结构垂直地布置在彼此上方。因此，利用本发明的半导体器件结构，可以通过将附加的单独的电子器件结构布置为与第一衬底侧和/或第二衬底侧相对，制造三维电子半导体器件(3D系统)，该附加的单独的电子器件结构通过接触部而机械连接和/或电连接至半导体器件结构尤其是化合物半导体层。单独的电子器件结构可以例如是以平面技术制造的二维系统或另外的本发明的半导体器件结构。以这种方式可生产的3D系统可以是3D封装或3D IC。

平面层堆叠可以包括平面2D器件，可以形成平面2D器件，或者可以被配置为平面2D器件。关于2D系统的定义，参考说明书的以上部分。2D器件可以仅提供超过导电载流子的唯一单独电功能的功能。这可以将2D器件与通孔区分开，该通孔仅提供导电载流子的唯一功能。

此外，本发明涉及一种用于制造相应的半导体器件结构的方法。该方法包括：提供衬底，该衬底具有位于第一衬底侧上的第一主表面和位于相对的第二衬底侧上的第二主表面；以及构造垂直通孔，该垂直通孔在第一主表面和第二主表面之间完全延伸穿过衬底。该方法还包括将平面层堆叠布置在衬底的第一主表面处的步骤，其中，布置平面层堆叠的步骤包括：将金属化层布置在第一衬底侧上通孔的区域中，使得金属化层与通孔电连接；以及将化合物半导体层布置在金属化层上，使得化合物半导体层与金属化层电连接。关于该方法的优点，参考关于各个装置的以上陈述。

附图说明

在附图中示例性地示出了一些实施例，并且以下将进行讨论。附图示出了：

图1是根据实施例的半导体器件结构的示意性横向截面图，

图2是根据实施例的可以用本发明的半导体器件结构生成的3D半导体器件的示意性横向截面图，

图3是示出根据实施例的用于制造垂直化合物半导体结构的方法的各个方法步骤的示意性框图，

图4A是根据实施例的半导体器件结构的连接结构的示意性横向截面图，其中，化合物半导体层通过沉积方法沉积在金属化层上，

图4B是根据实施例的半导体器件结构的连接结构的示意性横向截面图，其中，化合物半导体层通过化学转化而由金属化层的至少一部分生成，以及

图5A至图5D是用于示出根据实施例的用于制造本发明的半导体器件结构的各个方法步骤的示意性横向截面图，其中，若干个化合物半导体层由若干个金属化层通过化学转化而生成。

具体实施方式

在下文中，将参考附图更详细地描述实施例，其中，具有相同或相似功能的元素被提供有相同的附图标记。

框图中示出的且参考框图讨论的方法步骤也可以按照所示或所描述的顺序以任何其他方式执行。另外，与装置的特定特征有关的方法步骤可以与装置的该特征恰好相互交换，反之亦然。

图1示出了本发明的半导体器件结构100的示意性横向截面图。半导体器件结构100包括衬底10，该衬底10具有位于第一衬底侧1上的第一主表面11和位于相对的第二衬底侧2上的第二主表面12。

此外，半导体器件结构100包括垂直通孔13。垂直通孔13在衬底10的第一主表面11和衬底10的第二主表面12之间完全延伸穿过衬底10。

垂直通孔13可以至少部分地或优选地完全用导电材料填充。这例如可以是金属，特别是过渡金属。

导电层31布置在第一衬底侧1上垂直通孔13的区域中。在垂直通孔13的区域中意味着，在俯视图中，导电层31至少部分地覆盖垂直通孔13。这是有利的，因为这样可以使导电层31和垂直通孔13之间的信号路由路径保持尽可能短。

导电层31可以具有与垂直通孔13相同的材料。另外，导电层31可以是垂直通孔13的一部分。垂直通孔13可以例如用导电材料填充，例如通过沉积。在此，导电材料也可以在垂直通孔13的区域中至少部分地沉积在第一衬底侧1上，使得沉积在第一衬底侧1上的材料形成导电层31。这意味着导电层31将由垂直通孔13的材料形成并且因此是垂直通孔13的一部分。换句话说，因此，垂直通孔13和导电层31可以一体地形成。

在本文所示的实施例中，导电层31可以直接地且紧接地布置在衬底10的第一主表面11上。在其他实施例中(例如，图5A至图5D)，可以在衬底10的第一主表面11和导电层31之间布置附加的电绝缘层35。因此，这适用于相对的第二衬底侧2或衬底10的第二主表面12。

导电层31可以例如是金属化层。在此，将金属化层描述为导电层的非限制性示例。布置在第一衬底侧1上的金属化层31电连接至垂直通孔13。金属化层31可以包括例如过渡金属。

化合物半导体层21布置在金属化层31上。化合物半导体层21可以直接地且紧接地布置在金属化层31上。还可行的是，在化合物半导体层21和金属化层31之间布置一层或多层附加层，尤其是导电层。在那种情况下，化合物半导体层21将间接地布置在金属化层31上的各个附加层上方。化合物半导体层21与金属化层31电连接。

因此，可以在衬底10的第一衬底侧1和在第一主表面11上分别生成层堆叠20。在所示的实施例中，层堆叠20包括金属化层31和化合物半导体层21。然而，如以下将参考随后的附图所讨论的，层堆叠20还包括另外的附加层。

可以以平面技术生成层堆叠20。在此，层堆叠20的各层(在此：金属化层31和化合物半导体层21)可以以平面或水平的方式分别布置在衬底10的第一衬底侧1和第一主表面11上，并且分别基本上与衬底10的第一衬底侧1和第一主表面11平行。

化合物半导体层21和金属化层31可以具有相同的层厚度。然而，不同的层厚度也是可行的。例如，化合物半导体层21可以具有比金属化层31低的层厚度。这尤其可以归因于以下事实：金属化层31可以用于在尽可能大且优选完全地大的区域中与化合物半导体层21接触。另一方面，化合物半导体层21可以优选地被配置为单晶2D材料，其仅包括一个或几个(例如二至五个)单独的原子层，因此非常薄。

根据本发明，化合物半导体层21包括：布置在金属化层31上且电连接至金属化层31的化合物半导体。通过定义，将化合物半导体与元素半导体区分开。元素半导体由单个元素组成，例如，硅，而化合物半导体由几种元素组成。

除此之外，当化合物半导体为单晶时是有利的。然而，例如，元素半导体硅不能以单晶方式沉积在金属化层上，因为为此，沉积温度将必须在处理期间增加到硅的熔化温度以上，这实际上会导致周围的构件和组件损坏。

因此，根据实施例，化合物半导体层21可以包括所谓的2D材料。为了更精确地定义2D材料，参考以上描述的一般部分中的段落。2D材料具有特性，因此具有可以将其以单晶的方式布置在金属化层31上的优点。在此，2D材料形成在分子水平上由单独原子层(所谓的单层)组成的层。2D材料可以包括单个原子层，或者若干个原子层可以组合为常见的2D复合材料。

有利的是，化合物半导体层21可以包括过渡金属二卤化物族中的至少一种材料。这意味着，化合物半导体层21可以包括过渡金属族和硫属化物族的元素组合。例如，化合物半导体层21可以包括2D复合材料，该2D复合材料具有过渡金属二卤化物族中的至少一种材料，例如具有过渡金属族和硫属化物族的元素组合。过渡金属二卤化物、或过渡金属族和硫属化物族的元素组合是MX

本发明的半导体器件结构100可以有利地用于构造3D系统(例如3D IC、3D封装)。在3D系统中，大多数以平面技术生产几种器件结构垂直地布置在彼此之上。本发明的半导体器件结构100可以代表这些器件结构中的一个，其中，附加单独的器件结构将垂直地布置在半导体器件结构100上方，即分别与衬底10的第一衬底侧1和第一主表面11相对，以及/或者另外的附加单独的器件结构将垂直地布置在半导体器件结构100下方，即分别与衬底10的第二衬底侧和第二主表面12相对。因此，可以形成具有垂直地布置在彼此之上的若干个器件结构的3D系统，其中，各个器件结构可以通过垂直通孔13彼此电连接且可能地机械连接。

图2示出了具有本发明的半导体器件结构100和附加的单独的电子器件结构101的本发明的三维半导体器件1000的实施例。在该实施例中，附加的单独的电子器件结构101垂直地布置在本发明的半导体器件结构100下方。这意味着附加的单独的电子器件结构101分别与衬底10的第二衬底侧2和第二主表面12相对地布置。

另外，在该实施例中，接触部110布置在第二衬底侧2上。接触部110可以包括导电材料。如图所示，接触部110可以包括电连接至垂直通孔13的层。如图2所示，可选地，电绝缘层115可以布置在衬底10的第二主表面12上，并且接触部110和接触层110可以分别布置在该电绝缘层115上。当衬底10具有导电特性时，这是有利的。替代地，例如，如果衬底10本身不具有导电特性，则接触部110也可以直接布置在衬底10的第二主表面12上。替代地或附加地，接触部110可以具有布线。

借助于该接触部110，将半导体器件结构100电连接和/或机械连接至附加的单独的电子器件结构101。该连接例如可以通过所谓的金属间化合物(IMC)连接方法来实现。接触部110可以包括例如一个或多个金属焊盘111a。附加的单独的电子器件结构101还可以包括一个或多个金属焊盘111b。接触焊盘112可以布置在金属焊盘111a、111b之间，以将金属焊盘111a、111b彼此电连接和/或机械连接。金属焊盘111a、111b可以例如包括铜，并且接触焊盘112可以例如包括铜和/或锡。

替代地或附加地，可行的是，附加的单独的器件结构101或另外的(未示出)附加的单独的器件结构将布置为分别与衬底10的第一主侧面1和第一主表面11相对。在这种情况下，接触部可以分别布置在衬底10的第一主表面11上和布置在第一主表面11上布置的可选的电绝缘层105上，并且可以与垂直通孔13电连接。然后，该接触部可以用来与衬底10的第一主表面11相对地布置的器件结构(未示出)电接触。

如图2所示，附加的独立电子器件结构101可以包括例如具有集成金属化层114的衬底113。金属化层114可以通过接触部110电连接至本发明的半导体器件结构100，尤其是化合物半导体21。

因此，接触部110可以是电连接至垂直通孔13的层。通过这种布置，可以生成所示的三维电子半导体器件1000，其中，化合物半导体层21可以经由垂直通孔13电连接至单独的电子器件结构101。

图2所示的、示例性地分别与衬底10的第二衬底2和第二主表面12相对地定位的另外的单独的电子器件结构101本身可以是在此描述的本发明的半导体器件结构100。替代地，如图2所示，另外的单独的电子器件结构101可以是以平面技术生产的2D系统。附加的单独的电子器件结构101可以例如包括IC，该IC再次与本发明的半导体器件结构100的电路结构协作以形成3D IC。替代地，附加的单独的电子器件结构101可以包括单独的器件，例如与本发明的半导体器件结构100一起形成3D封装的芯片。

在图2所示的实施例中，接触部110被布置在第二衬底侧2上衬底10和附加的单独的电子器件结构101之间。替代地或附加地，另外的附加的单独的电子器件结构(未示出)可以布置在半导体器件结构100上方，即分别与衬底10的第一衬底侧和第一主表面11相对。

只要附加的单独的电子器件结构101以及以上的(未示出的)附加的单独的电子器件结构以上述方式连接至本发明的半导体器件结构100，本发明的半导体器件结构100就可以布置在这两个附加的单独的电子器件结构之间，使得因此也形成了三维电子半导体器件1000(例如3D IC或3D封装)。

此外，参考图2所讨论的布置在下方(即分别与第二衬底侧2和第二主表面12相对)的另外的单独的电子器件结构101的所有特征相应地适用于(未示出的)布置在第一衬底侧1和第一主表面11的上方的——即分别与第一衬底侧1和第一主表面11相对的——另外的单独的电子器件。

图3示出了用于产生半导体器件结构100的本发明方法的框图。

在框301中，提供了衬底10，该衬底10具有位于第一衬底侧1上的第一主表面11、和位于相对的第二衬底侧12上的第二主表面12。

在框302中，构造垂直通孔13，其中，垂直通孔13在第一主表面11和第二主表面12之间完全延伸穿过衬底10。

在框303中，金属化层31布置在第一衬底侧1上通孔13的区域中，使得金属化层31与通孔13电连接。

在框304中，化合物半导体层21布置在金属化层31上，使得化合物半导体层21与金属化层31电连接。

当以所述顺序执行步骤303和步骤304时，这导致层堆叠20，其中，金属化层31布置在化合物半导体层21和衬底10之间。

然而，步骤303和步骤304也可以以相反的顺序执行。在这种情况下，将形成层堆叠20，其中，化合物半导体层21布置在金属化层31和衬底10之间。

通常，适用于本文描述的所有方法步骤也可以以不同于所述顺序的另一顺序执行。

创造性地，化合物半导体层21可以两种不同的方式布置在金属化层31上。在第一实施例中，化合物半导体层21可以沉积在金属化层31上。用于沉积例如单晶2D材料的温度可以显著低于用于沉积单晶硅的温度。由此，可以确保工艺兼容性。

在第二实施例中，化合物半导体层21可以通过化学转化而形成。为此，金属化层31的一部分可以借助于合适的反应伙伴(reaction partner)被转变或转化为化合物半导体层21。金属化层31可以包括例如过渡金属例如钼的族的材料。用于转化的合适的反应伙伴将是例如硫。硫与钼结合生成二硫化钼(IV)MoS

替代地，代替转换金属化层31的一部分，可以在金属化层31上布置合适的材料，例如金属，尤其是过渡金属。此处，再次，过渡金属族的材料可以布置在金属化层31上。利用合适的反应伙伴，例如硫，该附加的材料层可以被转变或转化为化合物半导体层21。

与沉积相比，化学转化的优点在于，金属转化层31和化合物半导体层21的各自的层厚度在化学转化方面可以比在沉积方面低得多。在沉积期间，化合物半导体层21作为附加材料沉积在金属化层31上，即，层堆叠20的总层厚度是金属化层31的层厚度加上布置在金属化层31上的化合物半导体层21的层厚度的组合。然而，在化学转化中，金属化层31至少部分地转变或转化为化合物半导体层21。因此，在此，层堆叠21的总层厚度仅由原始金属化层31的层厚度组成。

这将在下面参考图4A和图4B来说明。图4A示出了本发明的半导体器件结构100的实施例，其中，化合物半导体层21已经通过沉积工艺沉积在金属化层31上。图4B示出了本发明的半导体器件结构100的实施例，其中，化合物半导体层21已经由金属化层31的至少一部分通过化学转化形成。

在图4A和图4B中，水平的或平面的层堆叠20另外包括除了金属化层31和沉积在金属化层31上的化合物半导体层21之外的其他层。层堆叠20可以包括例如第二化合物半导体层22。第二化合物半导体层22可以布置在上述化合物半导体层21上，该化合物半导体层21在具有若干个层的层堆叠20中也可以被称为第一化合物半导体层21，并且可以与第二化合物半导体层22电连接。

这里，第二化合物半导体层22可以布置在第一化合物半导体层21的与金属化层31相反的侧上，使得第一化合物半导体层21布置在金属化层31和第二化合物半导体层22之间。第二化合物半导体层22可以直接或紧接布置在第一化合物半导体层21上。

第二化合物半导体层22还可以包括以上参照第一化合物半导体层21描述的材料中的一种，例如2D复合材料，并且特别是过渡金属二卤化物例如MoS

图4A和图4B示出了另外的层。只要层堆叠20至少包括第一化合物半导体层21和第二化合物半导体层22，就可以将本发明的半导体器件结构100实现为二极管结构。

此外，水平的和平面的层堆叠20可以各自包括第三化合物半导体层23。第三化合物半导体层23可以布置在上述第二化合物半导体层22上并且与第二化合物半导体层22电连接。

这里，第三化合物半导体层23可以布置在第二化合物半导体层22与第一化合物半导体层21相对的侧上，使得第二化合物半导体层22布置在第一化合物半导体层21和第三化合物半导体层23之间。第三化合物半导体层23可以直接地或紧接地布置在第二化合物半导体层22上。

第三化合物半导体层23也可以包括上述关于第一化合物半导体层21的材料中的一种，例如2D复合材料，并且尤其是过渡金属二卤化物族例如MoS

只要层堆叠20包括图4A和图4B所示的化合物半导体层，即第一化合物半导体层21、第二化合物半导体层22以及第三化合物半导体层23，则本发明的半导体器件结构100可以实现为晶体管结构。

在单独的层21、22、23、31之间还可以布置另外的层，例如金属化层。

如上所述，通过化学转化将化合物半导体层21布置在金属化层31上可以具有以下优点：与沉积化合物半导体层21时相比，总厚度较薄。

因此，例如在图4A中可以看出，化合物半导体层21直接沉积在金属化层31上。在此，金属化层31包括层厚度D31，并且化合物半导体层21包括层厚度D21。两层在一起具有由两个层厚度D21和D31组成的总层厚度D。

在图4B中，可以看出，化合物半导体层21由金属化层31的至少一部分通过化学转化而形成。金属化层31的原始层厚度对应于所示的层厚度D。上部(即金属化层31的分别背离衬底10的第一衬底1和第一主表面11的部分)已经被化学转化，从而生成化合物半导体层21。这意味着金属化层31的一部分已经被转换为化合物半导体层21。

因此，金属化层31的原始层厚度D减小了化合物半导体层21的层厚度D21。D31表示化学转化后残留的金属化层31的层厚。因此，通过化学转化生成的具有金属化层31和化合物半导体层21的层堆叠20的总层厚度D对应于金属化层31的原始层厚度D，并且小于图4A所示的层21、31的总层厚度D，其中，化合物半导体层21已经沉积在金属化层31上。

同样，在图4A和图4B之间直接比较，可以看出，通过化学转化生成的整个层堆叠20显著低于通过沉积生成的层堆叠20。

可选地，附加的隔离层34(例如，电介质)可以布置在第一衬底侧1上。隔离层34可以例如直接布置在衬底10的第一主表面11上。隔离层34可以相对于衬底10上的另外的导电结构在横向上与金属化层31电绝缘。

本发明的半导体器件结构100还可以包括多于所示的三个化合物半导体层21、22、23。例如，第四化合物半导体层可以布置在第三化合物半导体层23上。在这种情况下，例如，可以生成晶闸管结构。此外，第五化合物半导体层可以布置在第四化合物半导体层上。在这种情况下，例如，可以生成忆阻器结构。

另外，图4A所示的化合物半导体层21和图4B所示的化合物半导体层21可以分别具有不同的材料和不同的半导体。另外，例如，图4A所示的化合物半导体层21可以借助于预先沉积在金属化层31上的过渡金属层的化学转化而形成。这意味着例如金属层的层且特别地过渡金属层可以布置例如沉积在金属化层31上。然后，可以使用合适的反应伙伴通过化学转化将该先前沉积的层完全或部分地转变或转化为化合物半导体层21。结果，转化或生成的化合物半导体层21布置在金属化层31上。

图5A至图5D示出了在不同的处理时间下的本发明的半导体器件结构100的制造，其中，在该示例中，化合物半导体层21是从金属化层31的一部分通过化学转化生成的。化合物半导体层21在金属化层31上的上述沉积也是可行的。

根据该示例，衬底10可以包括多个垂直通孔13。只要衬底10具有导电特性，则通孔13可以可选地借助于电绝缘层14而相对于衬底10电绝缘。这意味着垂直通孔13可以被配置为相对于衬底10电绝缘的垂直通孔。此外，可选地，电绝缘盖层31可以布置在第一衬底侧1上，例如直接布置在衬底10的第一主表面11上，其中，通孔13可以延伸穿过该电绝缘盖层35。电绝缘盖层35可以例如是平坦的电介质。

金属化层31可以布置在第一衬底侧31上通孔13的区域中，并且可以电连接至相应的通孔13。例如，如上图所述，金属化层31可以直接布置在衬底10的第一主表面11上，或者金属化层31可以布置在电绝缘盖层35(如果存在的话)上，如图5A至图5D所示。

可以相对于衬底10上的另外的导电结构横向地将金属化层31电绝缘的隔离层34可选地布置在第一衬底侧1上，例如直接布置在衬底10的第一主表面11上，或者，如果存在，则布置在电绝缘盖层35上。隔离层34可以例如是平坦的电介质。

可以在金属化层31上布置另一层，例如第二金属化层32。可以在第二金属化层32上再次布置另一层，例如第三金属化层33。在本发明的每个实施例中，金属化层31、32、33可以包括至少一种过渡金属或者可以被配置为过渡金属层。

如从图5B中可以看出，金属化层31、32、33可以通过化学转化而至少部分地转化为化合物半导体层21、22、23。例如，第一金属化层31的背离衬底10的上部可以通过如上文参考图4B所述的化学转化而被转变或转化为第一化合物半导体层21。第二金属化层32可以通过化学转化而被完全或部分转变或转化为第二化合物半导体层22。第三金属化层33可以通过化学转化而被完全或部分转变或转化为第三化合物半导体层23。各个层可以在一个共同的步骤中全部进行化学转化，即，首先将所有金属化层31、32、33布置在彼此之上，随后将金属化层31、32、33一起进行化学转化，例如。同时添加合适的反应伙伴以进行化学转化。

该结果就是本发明的半导体器件结构100，包括至少一个金属化层31和布置在至少一个金属化层31上的化合物半导体层21，如图5B所示。

布置在周围通孔13上的第一金属化层31的区域也可以借助于化学转化而被完全或部分地转变或转化为化合物半导体层。

如在图5C中可以看到的，可选地，一个或若干个钝化层51可以布置在第一衬底侧1上。钝化层51可以在布置在通孔13上方的各个层21、22、23、31的区域中包括开口52。

如图5D所示，一个或多个连接金属化层61可以布置在第一衬底侧1上，尤其是在上述开口52的区域中。

另外，衬底10可以从后面，即分别从第二衬底侧2和第二主表面12背面变薄，直到暴露出垂直通孔13。以此方式，所示的半导体器件结构100可以被集成在3D系统中，因为化合物半导体层21经由垂直通孔13连接至与第二主表面12相对布置的附加的单独的器件结构(未示出)。

在所示的布置中，器件半导体结构100可以形成晶体管结构。在此，布置在彼此之上的三个化合物半导体层21、22、23可以形成三个交替的p-n结，从而实现晶体管结构。取决于连接类型，第一化合物半导体层21可以提供晶体管的发射极层。第二化合物半导体层22可以提供晶体管的基极层。并且，第三化合物半导体层23可以提供晶体管的集电极层。发射极层和集电极层也可以互换。通常，发射极层将具有比基极层更高的电荷载流子密度，并且基极层将再次具有比集电极层更高的电荷载流子密度。

以上陈述适用于具有三个化合物半导体层21、22、23的晶体管结构的情况，如图5A至图5D所示。只要本发明的器件半导体结构被配置为包括两个化合物半导体层21、22的二极管结构，则相应地适用以上内容。

尽管已经在本发明的半导体器件结构100的上下文中描述了上述方面，但是很明显，这些方面也代表了用于制造本发明的半导体器件结构100的各个方法的描述，使得装置的块或器件也可以被视为相应的方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的或者作为方法步骤的方面也表示对应装置的对应块或细节或特征的描述。

在下文中，将以其他词语来再次简要总结本发明。

本发明尤其涉及一种用于制造三维电子系统1000尤其是三维集成电路的方法。三维集成意味着器件的垂直连接(机械的和电的)。三维集成电子系统1000的优点尤其是与二维系统(平面技术)相比可以获得更高的封装密度和开关速度(由于更短的传导路径)。

本发明的半导体器件结构100在3D系统1000内实现了单晶(2D)半导体材料与至下一子系统101的电接触之间的最短可行连接。这对于具有用于神经形态网络的最小占用空间和最小功耗的电子器件的垂直结构，例如对于用于低损耗神经元网络的3D系统结构，尤其有利。

为此，根据本发明建议产生穿过衬底10的电绝缘的通孔13(穿过衬底的通孔；TSV)，该通孔13与半导体结构21直接接触。可以首先产生TSV 13。半导体层21可以沉积在TSV 13上并且被结构化，或者可以通过直接化学反应而局部地产生。通过进一步的沉积或化学转化，得到包括至少一个TSV 13的更复杂的半导体器件。在器件100的半导体层21、22、23和TSV金属之间，可以引入其他金属或半导体层作为缓冲层以调节接触电阻。这在半导体21和TSV 13以及3D系统1000的目标芯片之间提供了最短的可行连接。

本发明的实施例形成了到衬底通孔13和化合物半导体结构21的微电子连接。

根据本发明的一个方面，提出了一种用于连接至少两个电子部件的方法，该方法包括以下步骤：

提供衬底10，

产生通过衬底10相对于衬底10电绝缘的导电通道13，产生以导电方式连接至导电通道13的接触元件31，

产生以导电方式连接至接触元件31的第一化合物半导体层21，

产生以导电方式连接至第一化合物半导体层21的第二化合物半导体层22，以及

产生以导电方式连接至第二化合物半导体层22的第三化合物半导体层23。

根据另一方面，通过沉积产生化合物半导体层21、22、23中的至少一个。

根据另一方面，化合物半导体层21、22、23中的至少一个通过化学反应而局部地产生。

图5A至图5D示出了在用于制造晶体管结构的局部化学转化的示例中，用于制造与半导体层21接触的TSV 13的层序列和过程。

此外，提出了一种半导体器件结构100，在下文中也称为微电子连接器件，包括：

衬底10，

穿过衬底10的通道13，通道13相对于衬底10是电绝缘的，

接触元件31，以导电方式连接至导电通道13，

第一化合物半导体层21，以导电方式连接至接触元件31，

第二化合物半导体层22，以导电方式连接至第一化合物半导体层21，以及

第三化合物半导体层23，以导电方式连接至第二化合物半导体层22。

通过以下实施例可以进一步实现本发明：

1.一种半导体器件结构(100)，包括：

衬底(10)，具有位于第一衬底侧(1)上的第一主表面(11)和位于相对的衬底侧(2)上的第二主表面(12)，

垂直通孔(13)，在第一主表面(11)和第二主表面(12)之间完全延伸穿过衬底(10)，

金属化层(31)，布置在第一衬底侧(1)上通孔(13)的区域中，该金属化层(31)与通孔(13)电连接；以及

化合物半导体层(21)，布置在金属化层(31)上并且电连接至金属化层(31)。

2.根据实施例1所述的半导体器件结构(100)，

其中，化合物半导体层(21)包括单晶化合物半导体。

3.根据实施例1或2所述的半导体器件结构(100)，

其中，化合物半导体层(21)包括至少一种2D复合材料。

4.根据前述实施例之一所述的半导体器件结构(100)，

其中，化合物半导体层(21)包括过渡金属族和硫属化物族(group ofchalcogenides)的元素组合。

5.根据前述实施例之一所述的半导体器件结构(100)，

其中，金属化层(31)直接布置在衬底(10)的第一主表面(11)上，或者

其中，电绝缘层(35)布置在第一衬底侧(1)上衬底(10)的第一主表面(11)与金属化层(31)之间。

6.根据前述实施例之一所述的半导体器件结构(100)，

其中，化合物半导体层(21)通过沉积而布置在金属化层(31)上。

7.根据实施例1至5中之一所述的半导体器件结构(100)，

其中，化合物半导体层(21)由金属化层(31)的至少一部分通过化学转化形成。

8.根据前述实施例之一所述的半导体器件结构(100)，

还包括第二化合物半导体层(22)，第二化合物半导体层(22)布置在化合物半导体层(21)上并且电连接至化合物半导体层(21)。

9.根据实施例8所述的半导体器件结构(100)，

其中，第二化合物半导体层(22)包括至少一种2D复合材料。

10.根据实施例8或9所述的半导体器件结构(100)，

还包括第三化合物半导体层(23)，第三化合物半导体层(22)布置在第二化合物半导体层(22)上并且电连接至第二化合物半导体层(22)。

11.根据实施例10所述的半导体器件结构(100)，

其中，第三化合物半导体层(23)包括至少一种2D复合材料。

12.根据前述实施例之一所述的半导体器件结构(100)，

其中，与垂直通孔(13)电连接的接触部(110)布置在第一衬底侧(1)和/或第二衬底侧(2)上，并且

其中，所述半导体器件结构(100)通过所述接触部(110)电连接和/或机械连接至附加的单独的电子器件结构(101)，以生成三维电子半导体器件(1000)，其中，所述半导体器件结构(100)和所述附加的单独的电子器件结构(101)垂直地布置在彼此之上。

13.一种三维电子半导体器件(1000)，具有前述实施例之一所述的至少一个半导体器件结构(100)，

其中，所述半导体器件结构(100)通过所述垂直通孔(13)电连接和/或机械连接至附加的单独的电子器件结构(101)，并且

其中，半导体器件结构(100)和附加的单独的电子器件结构(101)垂直地布置在彼此之上。

14.一种用于制造半导体器件结构的方法(100)，所述方法包括以下步骤：

提供衬底(10)，衬底(10)具有位于第一衬底侧(1)上的第一主表面(12)和位于相对的第二衬底侧(2)上的第二主表面(12)，

构造垂直通孔(13)，垂直通孔(13)在第一主表面(11)和第二主表面(12)之间完全延伸穿过衬底(10)，

将金属化层(31)在通孔(13)的区域中布置在第一衬底侧(1)上，使得金属化层(31)与通孔(13)电连接；以及

将化合物半导体层(21)布置在金属化层(31)上，使得化合物半导体层(21)与金属化层(31)电连接。

15.根据实施例14所述的方法，

其中，布置化合物半导体层(21)的步骤包括：将单晶化合物半导体布置在金属化层(31)上。

16.根据实施例14或15所述的方法，

其中，布置化合物半导体层(21)的步骤包括：将至少一种2D复合材料布置在金属化层(31)上。

17.根据实施例14至16之一所述的方法，

其中，布置化合物半导体层(21)的步骤包括：将过渡金属族和硫属化物族的至少一种元素组合布置在金属化层(31)上。

18.根据实施例14至17之一所述的方法，

其中，金属化层(31)直接布置在衬底(10)的第一主表面(11)上，或者

其中，电绝缘层(35)布置在第一衬底侧(1)上衬底(10)的第一主表面(11)与金属化层(31)之间。

19.根据实施例14至18之一所述的方法，

其中，布置化合物半导体层(21)的步骤包括：通过在金属化层(31)上应用沉积方法来沉积化合物半导体层(21)。

20.根据实施例14至18之一所述的方法，

其中，布置化合物半导体层(21)的步骤包括：由金属化层(31)的至少一部分通过化学转化而形成化合物半导体层(21)。

21.根据实施例14至20之一所述的方法，

其中，第二化合物半导体层(22)布置在化合物半导体层(21)上，并且电连接至化合物半导体层(21)。

22.根据实施例21所述的方法，

其中，第二化合物半导体层(22)包括至少一种2D复合材料。

23.根据实施例21或22所述的方法，

其中，第三化合物半导体层(23)布置在第二化合物半导体层(22)上并且电连接至第二化合物半导体层(22)。

24.根据实施例23所述的方法，

其中，第三化合物半导体层(23)包括至少一种2D复合材料。

25.根据前述实施例之一所述的方法，还包括：

将接触部(110)布置在衬底(10)的第二主表面(12)上，使得接触部(110)电连接至垂直通孔(13)，并且

通过该接触部(110)将半导体器件结构(100)电连接至附加的分离的电子器件结构(101)，以产生三维电子半导体器件，其中，附加的分离的电子器件结构(101)布置为与衬底(10)的第二主表面(12)相对。

上述实施例对于本发明的原理仅是说明性的。应当理解的是，本文所述的布置和细节的修改和变形对于本领域其他技术人员将是显而易见的。因此，旨在仅由所附专利权利要求的范围而不由通过描述和解释本文的实施例的方式给出的具体细节来限制本发明。