一种半导体器件及其制备方法

技术领域

本发明实施例涉及微电子技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓基电子器件具有很好的应用前景。氮化镓肖特基二极管具有高速、低功耗的优点，因此将作为下一代的低消耗电源器件，它的研究具有十分重要的意义。

现有技术中实现高压氮化镓肖特基二极管器件的方法主要是刻蚀阳极凹槽结构，这种技术通过将阳极下方材料的二维电子气刻蚀掉以达到降低器件漏电的目的。

但这一技术中，一方面，由于阳极凹槽刻蚀工艺不可避免地带来刻蚀损伤，因此界面态导致器件漏电仍然较大，并且较差的刻蚀界面质量导致其动态特性和可靠性较差；另一方面，阳极凹槽刻蚀的不均匀性导致器件开启电压一致性较差。

发明内容

有鉴于此，本发明实施例提供一种半导体器件及其制备方法，解决现有技术因阳极凹槽造成器件漏电大、可靠性差以及开启电压一致性较差的技术问题。

第一方面，本发明实施例提供了一种半导体器件，包括：

衬底：

位于所述衬底一侧的多层半导体层；

位于所述多层半导体层远离所述衬底一侧的P型外延层；

位于所述P型外延层远离所述多层半导体层一侧的阳极以及位于所述多层半导体层远离所述衬底一侧的阴极，其中，所述阳极在所述衬底上的垂直投影与所述P型外延层在所述衬底上的垂直投影至少部分交叠。

可选的，所述半导体器件还包括位于所述多层半导体层远离所述衬底一侧，且位于所述P型外延层与所述阴极之间的钝化层；

沿第一方向，所述P型外延层的厚度h1满足20nm≤h1≤70nm；所述钝化层的厚度h2满足40nm≤h2≤90nm；其中，所述第一方向与所述衬底的垂直方向平行。

可选的，沿第二方向，所述P型外延层与所述钝化层之间的距离L1满足 L1＝0；其中，所述第二方向与所述阳极指向所述阴极的方向平行。

可选的，沿第二方向，所述P型外延层与所述钝化层之间的距离L1满足 0.4μm≤L1≤1μm；其中，所述第二方向与所述阳极指向所述阴极的方向平行；

所述阳极包括位于所述P型外延层远离所述衬底一侧的第一阳极分部以及位于所述P型外延层与所述钝化层之间的第二阳极分部，所述第二阳极分部与所述多层半导体层形成肖特基接触。

可选的，靠近所述P型外延层一侧的所述钝化层覆盖部分所述P型外延层，且沿第二方向，所述钝化层覆盖所述P型外延层的部分的延伸长度L2满足 0.4μm≤L2≤1μm；其中，所述第二方向与所述阳极指向所述阴极的方向平行。

可选的，所述半导体器件还包括位于所述钝化层远离所述衬底一侧的阳极场板，所述阳极场板与所述阳极电连接；

沿所述第一方向，所述P型外延层的厚度h1与所述钝化层的厚度h2满足5nm≤h2-h1≤60nm；

沿第二方向，所述阳极场板的延伸长度L3满足0.4μm≤L3≤2μm；其中，所述第二方向与所述阳极指向所述阴极的方向平行。

可选的，沿第二方向，所述P型外延层连续设置；

或者，沿所述第二方向，所述P型外延层包括多个间隔设置的第一P型外延层分块；所述阳极包括位于所述第一P型外延层分块远离所述衬底一侧的第一阳极分部以及位于相邻两个所述第一P型外延层分块之间的第三阳极分部，所述第三阳极分部与所述多层半导体层形成肖特基接触；

其中，所述第二方向与所述阳极指向所述阴极的方向平行。

可选的，沿所述第二方向，所述第一P型外延层分块的延伸长度L4满足 0.1μm≤L4≤0.5μm；

相邻两个所述第一P型外延层分块之间的距离L5满足0.3μm≤L5≤0.5μm。

可选的，其特征在于，沿第三方向，所述P型外延层连续设置；

或者，沿所述第三方向，所述P型外延层包括多个间隔设置的第二P型外延层分块；所述阳极包括位于所述第二P型外延层分块远离所述衬底一侧的第一阳极分部以及位于相邻两个所述第二P型外延层分块之间的第四阳极分部，所述第四阳极分部与所述多层半导体层形成肖特基接触；

其中，所述第三方向与所述衬底所在平面平行且与所述阳极指向所述阴极的方向垂直。

可选的，所述P型外延层的掺杂浓度n满足1×10

第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底一侧制备多层半导体层；

在所述多层半导体层远离所述衬底的一侧制备P型外延层；

在所述P型外延层远离所述多层半导体层的一侧制备阳极以及在所述多层半导体层远离所述衬底的一侧制备阴极，其中，所述阳极在所述衬底上的垂直投影与所述P型外延层在所述衬底上的垂直投影至少部分交叠。

本发明实施例提供的半导体器件及其制备方法，通过在半导体器件中增设P 型外延层并设置阳极在衬底上的垂直投影与P型外延层在衬底上的垂直投影至少部分交叠，通过P性外延层抬高能带、耗尽阳极下方的二维电子气，从而降低半导体器件的器件漏电；另一方面，本发明中的半导体器件无需对多层半导体层进行刻蚀形成阳极凹槽，不存在刻蚀损伤，避免了传统阳极凹槽结构的界面态，进一步降低半导体器件的漏电；并且，本发明实施例中的P型外延层相比现有技术中的阳极凹槽刻蚀工艺来说，均匀性更好，能提高器件正向开启电压的一致性，可以避免阳极凹槽因刻蚀不均匀造成半导体器件的正向开启电压一致性较差的问题。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1是本发明实施例提供的一种半导体器件的结构示意图；

图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图；

图3是本发明实施例提供的另一种半导体器件的结构示意图；

图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图；

图5是本发明实施例提供的另一种半导体器件的结构示意图；

图6是图5提供的半导体器件沿剖面线C-C’的剖面结构示意图；

图7是本发明实施例提供的另一种半导体器件的结构示意图；

图8是图7提供的半导体器件沿剖面线D-D’的剖面结构示意图；

图9是本发明实施例提供的另一种半导体器件的结构示意图；

图10是图9提供的半导体器件沿剖面线E-E’的剖面结构示意图；

图11是图1提供的半导体器件沿剖面线F-F’的剖面结构示意图；

图12是本发明实施例提供的又一种半导体器件的结构示意图；

图13是图12提供的半导体器件沿剖面线G-G’的剖面结构示意图；

图14是本发明实施例提供的一种半导体器件的制备方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

图1是本发明实施例提供的一种半导体器件的结构示意图，图2是图1提供的半导体器件沿剖面线A-A’的一种剖面结构示意图，如图1和图2所示，本发明实施例提供的半导体器件可以包括：

衬底10；

位于衬底10一侧的多层半导体层20；

位于多层半导体层20远离衬底10一侧的P型外延层30；

位于P型外延层30远离多层半导体层20一侧的阳极41以及位于多层半导体层20远离衬底一侧的阴极42，其中，阳极41在衬底10上的垂直投影与P型外延层30在衬底10上的垂直投影至少部分交叠。

如图1和图2所示，P型外延层30位于多层半导体层20远离衬底10的一侧，阳极41位于P型外延层30远离多层半导体层20的一侧，阳极41在衬底 10上的垂直投影与P型外延层30在衬底10上的垂直投影至少部分交叠，例如阳极41在衬底10上的垂直投影可以完全覆盖P型外延层30在衬底10上的垂直投影。图1和图2中，为了可以示出位于阳极41所在膜层之下的P型外延层 30，以阳极41未完全覆盖P型外延层30为例进行说明。由于P型外延层30可以抬高能带、耗尽阳极41对应位置处的二维电子气，因此通过在阳极41与多层半导体层20之间增设P型外延层，可以降低半导体器件的器件漏电。并且，区别于现有技术中在多层半导体层20中制备阳极凹槽，在阳极凹槽中形成阳极，将阳极下方的二维电子气刻蚀掉的方案相比，本发明实施例提供的在阳极41与多层半导体层20之间增设P型外延层的技术方案，无需对多层半导体层20进行刻蚀，不存在刻蚀损伤，避免了传统阳极凹槽结构的界面态，可以进一步降低半导体器件的漏电。并且，本发明实施例中的P型外延层30相比现有技术中的阳极凹槽刻蚀工艺来说，均匀性更好，能提高器件正向开启电压的一致性，可以避免阳极凹槽因刻蚀不均匀造成半导体器件的正向开启电压一致性较差的问题。

可选的，P型外延层30可以为P型GaN层或者P型AlGaN层，优选为GaN 层。可以在GaN层中掺杂Mg或者Al得到P型GaN层。

可选的，衬底10可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。

可选的，多层半导体层20可以为III-V族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。

综上所述，通过在半导体器件中增设P型外延层30，设置阳极41在衬底 10上的垂直投影与P型外延层30在衬底10上的垂直投影至少部分交叠，通过 P性外延层30抬高能带、耗尽阳极41下方的二维电子气，从而降低半导体器件的器件漏电；另一方面，本发明中的半导体器件无需对多层半导体层20进行刻蚀形成阳极凹槽，不存在刻蚀损伤，避免了传统阳极凹槽结构的界面态，进一步降低半导体器件的漏电；并且，本发明实施例中的P型外延层30相比现有技术中的阳极凹槽刻蚀工艺来说，均匀性更好，能提高器件正向开启电压的一致性，可以避免阳极凹槽因刻蚀不均匀造成半导体器件的正向开启电压一致性较差的问题。

可选的，P型外延层30的掺杂浓度n满足1×10

可选的，继续参考图1和图2所示，本发明实施例提供的半导体器件还可以包括钝化层50，钝化层50位于多层半导体层20远离衬底10的一侧，且位于 P型外延层30与阴极42之间；沿第一方向，P型外延层30的厚度h1满足20nm ≤h1≤70nm；钝化层50的厚度h2满足40nm≤h2≤90nm；其中，第一方向与衬底10的垂直方向平行，如图中所示的X方向。

示例性的，如图1和图2所示，本发明实施例提供的半导体器件还可以包括钝化层50，钝化层50覆盖P型外延层30与阴极42之间的多层半导体层20，用于对多层半导体层20进行钝化保护，并且用于将阳极41和阴极42进行绝缘设置。可选的，钝化层50可选氮化硅、氮化铝、氧化硅、氧化铝等具有钝化效果的一种或多种组合，本发明实施例对此不进行限定。

进一步的，沿第一方向，P型外延层30的厚度h1满足20nm≤h1≤70nm；钝化层50的厚度h2满足40nm≤h2≤90nm。其中，h1可以为大于或者等于20nm 且小于或者等于70nm中的任一数值或者任一数值范围，例如30nm、40nm、 50nm、70nm、85nm、30nm-50nm或者50nm-70nm，本发明实施例对此不进行限定也不再一一穷举。合理设置P型外延层30的厚度一方面可以保证通过P型外延层30降低半导体器件的器件漏电，提高器件正向开启电压的一致性，另一方面还可以实现半导体器件轻薄化设计。同理，h2可以为大于或者等于40nm 且小于或者等于90nm中的任一数值或者任一数值范围，例如50nm、60nm、 70nm、80nm、40nm-70nm或者70nm-90nm，本发明实施例对此不进行限定也不再一一穷举。合理设置钝化层50的厚度，一方面可以实现对多层半导体层20 的钝化保护效果，另一方面还可以实现半导体器件轻薄化的发展趋势。

可选的，沿阳极41指向阴极42的方向，P型外延层30与钝化层50之间可以无间隔设置；或者P型外延层30与钝化层50之间存在一定间隔；或者钝化层50覆盖部分P型外延层30。下面分别对P型外延层30与钝化层50之间不同的位置关系进行详细说明。

首先对P型外延层30与钝化层50之间无间隔设置的情况进行说明。

具体的，继续参考图2所示，沿第二方向，P型外延层30与钝化层50之间的距离L1满足L1＝0；其中，第二方向与阳极41指向阴极42的方向平行，如图2中所示的Y方向。

示例性的，如图2所示，P型外延层30与钝化层50之间的距离L1满足L1＝0，即P型外延层30靠近阴极42一侧和钝化层50靠近阳极41一侧无分离、无交叠，通过P型外延层30降低半导体器件的器件漏电，提高器件正向开启电压的一致性，通过钝化层50实现对多层半导体层20的钝化保护。

接下来对沿阳极41指向阴极42的方向，P型外延层30与钝化层50之间存在一定间隔的情况进行说明。

图3是本发明实施例提供的另一种半导体器件的结构示意图，图4是图3 提供的半导体器件沿剖面线B-B’的剖面结构示意图，如图3和图4所示，沿第二方向，P型外延层30与钝化层50之间的距离L1满足0.4μm≤L1≤1μm；其中，第二方向与阳极41指向阴极42的方向平行，如图4所示的Y方向；阳极41包括位于P型外延层30远离衬底10一侧的第一阳极分部411以及位于P型外延层30与钝化层50之间的第二阳极分部412，第二阳极分部412与多层半导体层 20形成肖特基接触。

示例性的，沿第二方向(如图中所示的Y方向)，P型外延层30与钝化层 50之间存在一定间距，如此在阳极金属蒸发时，在P型外延层30远离衬底10 的一侧形成第一阳极分部411，在P型外延层30与钝化层50之间的间隙内形成第二阳极分部412，第二阳极分部412与多层半导体层20形成肖特基接触，形成肖特基结，通过肖特基结进一步降低半导体器件的开启电压。并且，当P型外延层30与钝化层50之间存在一定间距时，对P型外延层30与钝化层50的制备工艺要求较低，无需要求P型外延层30与钝化层50之间形成无分离、无交叠的相对位置关系，对半导体器件的制备工艺要求较低，半导体器件制备工艺简单。

进一步的，沿第二方向，P型外延层30与钝化层50之间的距离L1满足 0.4μm≤L1≤1μm，其中，L1可以为大于或者等于0.4μm且小于或者等于1μm中的任一数值或者任一数值范围，例如0.5μm、0.6μm、0.75μm、0.85μm、0.95μm、0.5μm-0.75μm或者0.75μm-1μm，本发明实施例对此不进行限定也不再一一穷举。合理设置P型外延层30与钝化层50之间的距离，可以保证通过第二阳极分部412与多层半导体层20之间的肖特基结降低半导体器件的开启电压，提升半导体器件的电学性能。

接下来对沿阳极41指向阴极42的方向，钝化层50覆盖部分P型外延层30 的情况进行说明。

图5是本发明实施例提供的另一种半导体器件的结构示意图，图6是图5 提供的半导体器件沿剖面线C-C’的剖面结构示意图，如图3和图4所示，沿第二方向，靠近P型外延层30一侧的钝化层50覆盖部分P型外延层30，且沿第二方向，钝化层50覆盖P型外延层30的部分的延伸长度L2满足0.4μm≤L2≤1μm；其中，所述第二方向与所述阳极指向所述阴极的方向平行。

示例性的，沿第二方向(如图中所示的Y方向)，靠近P型外延层30一侧的钝化层50覆盖部分P型外延层30，如此位于钝化层50和P型外延层30交叠部分上方的阳极41可以理解为向阴极42方向延伸的一部分阳极场板，如此可以进一步降低阳极41靠近阴极42边缘处的电场峰值，提高半导体器件的反偏耐压。并且，当靠近P型外延层30一侧的钝化层50覆盖部分P型外延层30时，对P型外延层30与钝化层50的制备工艺要求较低，无需要求P型外延层30与钝化层50之间形成无分离、无交叠的相对位置关系，对半导体器件的制备工艺要求较低，半导体器件制备工艺简单。

进一步的，沿第二方向，钝化层50覆盖P型外延层30的部分的延伸长度 L2满足0.4μm≤L2≤1μm，其中，L2可以为大于或者等于0.4μm且小于或者等于 1μm中的任一数值或者任一数值范围，例如0.5μm、0.6μm、0.75μm、0.85μm、 0.95μm、0.5μm-0.75μm或者0.75μm-1μm，本发明实施例对此不进行限定也不再一一穷举。合理设置钝化层50覆盖P型外延层30的部分的延伸长度，可以保证位于钝化层50和P型外延层30交叠部分上方的阳极41可以进一步降低阳极 41靠近阴极42边缘处的电场峰值，提高半导体器件的反偏耐压，提升半导体器件的电学性能。

综上所示，本发明实施例对沿第二方向，P型外延层30与钝化层50之间的位置关系不进行限定，可以是设置P型外延层30与钝化层50之间无间隔，或者P型外延层30与钝化层50之间存在一定间隔，或者钝化层50覆盖部分P型外延层30，根据实际制备工艺以及实际产品需求可以选择P型外延层30与钝化层50不同的位置关系。

图7是本发明实施例提供的另一种半导体器件的结构示意图，图8是图7 提供的半导体器件沿剖面线D-D’的剖面结构示意图，如图7和图8所示，本发明实施例提供的半导体器件还包括位于钝化层50远离衬底10一侧的阳极场板60，阳极场板60与阳极41电连接；沿第一方向，P型外延层30的厚度h1 与钝化层50的厚度h2满足5nm≤h2-h1≤60nm；沿第二方向，阳极场板60的延伸长度L3满足0.4μm≤L3≤2μm；其中，第二方向与阳极41指向阴极42的方向平行。

示例性的，阳极场板60与阳极41电连接，阳极场板60与阳极41可在同一工艺中制备形成。沿第一方向，P型外延层30的厚度h1小于钝化层50的厚度h2，如此阳极41靠近衬底10一侧的表面相比于阳极场板60靠近衬底10一侧的表面来说更靠近衬底10，如此可以分散阳极41靠近阳极场板60一侧边缘处的电场聚集程度，降低阳极41靠近阳极场板60一侧边缘处的电场峰值，提高半导体器件的反偏耐压，提升半导体器件的电学性能。进一步的，通过在钝化层50远离衬底10的一侧形成阳极场板60，通过阳极场板60增强对二维电子气的调制能力，同时进一步降低阳极41靠近阳极场板60增边缘处的电场峰值，提高半导体器件的反偏耐压。

进一步的，沿第一方向(如图中所示的X方向)，P型外延层30的厚度h1 与钝化层50的厚度h2满足5nm≤h2-h1≤60nm，其中，P型外延层30的厚度与钝化层50的厚度之间的差值可以为大于或者等于5nm且小于或者等于60nm 中的任一数值或者任一数值范围，例如10nm、20nm、30nm、40nm、50nm、 10nm-30nm或者30nm-60nm，本发明实施例对此不进行限定也不再一一穷举。合理设置P型外延层30的厚度与钝化层50的厚度之间的差值，可以保证阳极41靠近衬底10一侧的表面相比于阳极场板60靠近衬底10一侧的表面来说更靠近衬底10，如此可以分散阳极41靠近阳极场板60一侧边缘处的电场聚集程度，降低阳极41靠近阳极场板60一侧边缘处的电场峰值，提高半导体器件的反偏耐压，提升半导体器件的电学性能。

进一步的，沿第二方向(如图中所示的Y方向)，阳极场板60的延伸长度 L3满足0.4μm≤L3≤2μm，其中，L3可以为大于或者等于0.4μm且小于或者等于 2μm中的任一数值或者任一数值范围，例如0.5μm、0.6μm、0.9μm、1.4μm、1.85μm、 0.4μm-0.95μm或者0.25μm-2μm，本发明实施例对此不进行限定也不再一一穷举。合理设置阳极场板60的延伸长度，可以保证阳极场板60对二维电子气的调制能力，进一步降低阳极41靠近阳极场板60增边缘处的电场峰值，提高半导体器件的反偏耐压。

图9是本发明实施例提供的又一种半导体器件的结构示意图，图10是图9 提供的半导体器件沿剖面线E-E’的剖面结构示意图，如图9和图10所示，沿第二方向，P型外延层30连续设置。在一种优选的实施方式中，沿第二方向，P 型外延层30包括多个间隔设置的第一P型外延层分块31；阳极41包括位于第一P型外延层分块31远离衬底10一侧的第一阳极分部411以及位于相邻两个第一P型外延层分块31之间的第三阳极分部413，第三阳极分部413与多层半导体层20形成肖特基接触，相比P型外延层30连续设置的结构，设置多个间隔的第一P型外延层分块能降低器件正向开启电压、提高半导体器件性能；其中，第二方向与阳极41指向阴极42的方向平行，如图中的Y方向所示。

示例性的，沿第二方向(如图中所示的Y方向)，P型外延层30可以连续设置(如图1-图8所示)，也可以包括多个间隔设置的第一P型外延层分块31 (如图9和图10所示)，本发明实施例对此不进行限定。当P型外延层30包括多个间隔设置的第一P型外延层分块31时，阳极41可以包括位于第一P型外延层分块31远离衬底10一侧的第一阳极分部411以及位于相邻两个第一P型外延层分块31之间的第三阳极分部413，第三阳极分部413与多层半导体层20 形成肖特基接触，如此设置器件结构，一方面通过第一P型外延层分块31耗尽 2DEG以降低反偏漏电，另一方面通过第三阳极分部413与多层半导体层20之间的肖特基结降低正向开启电压、降低功耗，有效提高器件性能，增加器件工作的稳定性。

进一步的，如图10所示，沿第二方向(如图中所示的Y方向)，第一P型外延层分块31的延伸长度L4满足0.1μm≤L4≤0.5μm；相邻两个第一P型外延层分块31之间的距离L5满足0.3μm≤L5≤0.5μm。

示例性的，沿第二方向，第一P型外延层分块31的延伸长度L4满足 0.1μm≤L4≤0.5μm，相邻两个第一P型外延层分块31之间的距离L5满足 0.3μm≤L5≤0.5μm。其中，L4可以为大于或者等于0.1μm且小于或者等于0.5μm 中的任一数值或者任一数值范围，L5可以为大于或者等于0.3μm且小于或者等于0.5μm中的任一数值或者任一数值范围，本发明实施例对此不进行限定也不再一一穷举。合理设置第一P型外延层分块31的延伸长度以及相邻两个第一P 型外延层分块31之间的距离，既可以进一步控制第一P型外延层分块31有效耗尽2DEG，避免对器件工作的载流子产生影响，还可以通过第三阳极分部413 与多层半导体层20之间的肖特基结合理控制降低正向开启电压，提高半导体器件工作的整体电学性能。

图11是图1提供的半导体器件沿剖面线F-F’的剖面结构示意图，图12是本发明实施例提供的又一种半导体器件的结构示意图，图13是图12提供的半导体器件沿剖面线G-G’的剖面结构示意图，如图1、图11、图12和图13所示，沿第三方向，P型外延层30连续设置；或者，沿第三方向，P型外延层30 包括多个间隔设置的第二P型外延层分块32；阳极41包括位于第二P型外延层分块32远离衬底10一侧的第一阳极分部411以及位于相邻两个第二P型外延层分块32之间的第四阳极分部414，第四阳极分部414与多层半导体层20形成肖特基接触，相比连续设置的P型外延层结构，该结构能够降低器件开启电压、减少功耗；其中，第三方向与衬底10所在平面平行且与阳极41指向阴极42的方向垂直，如图中所述的Z方向。示例性的，沿第三方向(如图中所示的Z方向)，P型外延层30可以连续设置(如图1和图11所示)，也可以包括多个间隔设置的第二P型外延层分块32(如图12和图13所示)，本发明实施例对此不进行限定。当P型外延层30包括多个间隔设置的第二P型外延层分块32时，阳极41可以包括位于第二P型外延层分块32远离衬底10一侧的第一阳极分部411 以及位于相邻两个第二P型外延层分块32之间的第四阳极分部414，第四阳极分部414与多层半导体层20形成肖特基接触，如此通过第二P型外延层分块32 耗尽2DEG来降低器件反偏漏电，通过第四阳极分部414与多层半导体层20之间的肖特基结降低正向开启电压、减小功耗。

进一步的，如图13所示，沿第三方向(如图中所示的Z方向)，第二P型外延层分块32的延伸长度L6满足0.1μm≤L6≤0.5μm；相邻两个第二P型外延层分块32之间的距离L7满足0.3μm≤L7≤0.5μm。

示例性的，沿第三方向，第二P型外延层分块32的延伸长度L6满足 0.1μm≤L6≤0.5μm，相邻两个第二P型外延层分块32之间的距离L7满足 0.3μm≤L7≤0.5μm。其中，L6可以为大于或者等于0.1μm且小于或者等于0.5μm 中的任一数值或者任一数值范围，L7可以为大于或者等于0.3μm且小于或者等于0.5μm中的任一数值或者任一数值范围，本发明实施例对此不进行限定也不再一一穷举。合理设置第二P型外延层分块32的延伸长度以及相邻两个第二P 型外延层分块32之间的距离，既可以通过第二P型外延层分块32耗尽2DEG，还可以通过第四阳极分部414与多层半导体层20之间的肖特基结降低正向开启电压，提高半导体器件电学性能。

可选的，继续参考图2、图4、图6、图8、图10、图11和图13所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层21；位于成核层21远离衬底10一侧的缓冲层22；位于缓冲层22远离成核层21一侧的沟道层23；位于沟道层23远离缓冲层22一侧的势垒层24。

示例性的，成核层21和缓冲层22的材料可以为氮化物，具体可以为GaN 或AlN或其他氮化物，也可以为硅或者其他半导体材料。成核层21和缓冲层 22可以用于匹配衬底10的材料和外延沟道层23。沟道层23的材料可以为GaN 或者InAlN，也可以为硅或者其他半导体材料。优选的，沟道层23可以为非故意掺杂的氮化镓层(UID-GaN)。势垒层24位于沟道层23上方，势垒层24的材料可以是包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层23 和势垒层24组成半导体异质结结构，在沟道层23和势垒层24的界面处形成高浓度二维电子气，沟道层23提供二维电子气运动的沟道。可选的，势垒层204 的材料还可以为也可以为硅或者其他半导体材料。因此，本发明实施例提供的多层半导体层20可以为III-V族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。

基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图14所示，本发明实施例提供的半导体器件的制备方法可以包括：

S110、提供衬底。

示例性的，衬底可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。

S120、在所述衬底一侧制备多层半导体层。

示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。

S130、在所述多层半导体层远离所述衬底的一侧制备P型外延层。

示例性的，可以通过在多层半导体层远离所述衬底的一侧外延层，之后对外延层进行掺杂或者离子注入得到P型外延层。其中，外延层可以为GaN层，掺杂或者注入得了离子可以为Mg或者Al。

S140、在所述P型外延层远离所述多层半导体层的一侧制备阳极以及在所述多层半导体层远离所述衬底的一侧制备阴极，其中，所述阳极在所述衬底上的垂直投影与所述P型外延层在所述衬底上的垂直投影至少部分交叠。

示例性的，在P型外延层远离多层半导体层的一侧制备阳极，并设置阳极在衬底上的垂直投影与P型外延层在衬底上的垂直投影至少部分交叠，通过P 性外延层抬高能带、耗尽阳极下方的二维电子气，从而降低半导体器件的器件漏电；另一方面，本发明中的半导体器件制备方法无需对多层半导体层进行刻蚀形成阳极凹槽，不存在刻蚀损伤，避免了传统阳极凹槽结构的界面态，进一步降低半导体器件的漏电；并且，本发明实施例中的P型外延层相比现有技术中的阳极凹槽刻蚀工艺来说，均匀性更好，能提高器件正向开启电压的一致性，可以避免阳极凹槽因刻蚀不均匀造成半导体器件的正向开启电压一致性较差的问题。

可选的，本发明实施例提供的半导体器件的制备方法还可以包括在多层半导体层远离衬底的一侧制备钝化层以及在钝化层远离衬底的一侧制备阳极场板；同时，制备多层半导体层的步骤可以包括依次制备成核层、缓冲层、沟道层和势垒层。下面以实际制备工艺中半导体器件的制备方法详细说明半导体器件的具体制备流程。

第1步：在Si衬底上用MOCVD外延AlN成核层；

第2步：在上述AlN成核层上外延GaN缓冲层；

第3步：在上述GaN缓冲层上外延非故意掺杂的UID-GaN沟道层；

第4步：在上述UID-GaN沟道层上外延AlGaN势垒层；

第5步：在上述AlGaN势垒层上外延GaN外延层；

第6步：在上述GaN外延层进行Mg离子掺杂，形成P型GaN外延层；

第7步：在上述P型GaN外延层上制作SiO2/Ti/Ni叠层；

第8步：在上述SiO2/Ti/Ni叠层上方涂覆光刻胶，显影非肖特基区域，进行ICP刻蚀，刻掉肖特基区域以外的SiO2/Ti/Ni叠层；

第9步：以SiO2/Ti/Ni叠层为掩膜刻蚀非肖特基区域以外的P型GaN外延层；

第10步：去掉SiO2/Ti/Ni叠层，清洗圆片；

第11步：在P型GaN外延层表面沉积SiN钝化层；

第12步：在上述圆片表面光刻显影欧姆区域，刻蚀掉该区域内的SiN，蒸发Ti/Al/Ni/Au金属，剥离、退火形成欧姆接触阴极；

第13步：在上述圆片表面光刻显影肖特基区域，刻蚀掉该区域内SiN，蒸发Ni/Au金属，剥离后形成肖特基阳极以及阳极场板。

综上，本发明实施例提供的半导体器件的制备方法，通过在半导体器件中增设P型外延层，设置阳极在衬底上的垂直投影与P型外延层在衬底上的垂直投影至少部分交叠，通过P性外延层抬高能带、耗尽阳极下方的二维电子气，从而降低半导体器件的器件漏电；另一方面，本发明中的半导体器件无需对多层半导体层进行刻蚀形成阳极凹槽，不存在刻蚀损伤，避免了传统阳极凹槽结构的界面态，进一步降低半导体器件的漏电；并且，本发明实施例中的P型外延层相比现有技术中的阳极凹槽刻蚀工艺来说，均匀性更好，能提高器件正向开启电压的一致性，可以避免阳极凹槽因刻蚀不均匀造成半导体器件的正向开启电压一致性较差的问题。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。