磁存储器

本申请是以2019年9月18日提出申请的现有日本专利申请第2019-169536号的优先权的权益为基础，且追求其权益，该申请的全部内容以引用的形式包含在本文中。

技术领域

本发明的实施方式涉及一种磁存储器。

背景技术

作为磁存储器，已知通过在磁性体中流通电流而使磁性体的磁壁移动的磁壁存储器。

发明内容

本发明的实施方式提供一种能够实现高集成化的磁存储器。

实施方式的磁存储器包含：多个第1膜及多个第2膜，在第1方向上交替积层；第1绝缘层，通过多个第1膜及多个第2膜，在与第1方向交叉的第2方向上延伸；第2绝缘层，通过多个第1膜及多个第2膜，与第1绝缘层朝向和第1及第2方向交叉的第3方向的面相接；第1磁性体，包含设置在第2绝缘层与多个第1膜及多个第2膜之间的第1部分、及连接于第1部分的一端且在第2及第3方向的至少一方向上延伸的第2部分；第1配线层，连接于第1磁性体的第1部分的另一端；以及第1磁阻效应元件，连接于第1磁性体的第2部分。

根据所述构成，可提供一种能够实现高集成化的磁存储器。

附图说明

图1是第1实施方式的磁存储器的框图。

图2是第1实施方式的磁存储器的剖视图。

图3是第1实施方式的磁存储器所具备的存储单元阵列的立体图。

图4是第1实施方式的磁存储器所具备的存储单元阵列的俯视图。

图5是沿着图4的A1-A2线的剖视图。

图6是沿着图4的B1-B2线的剖视图。

图7是沿着图5及图6的C1-C2线及D1-D2线的俯视图。

图8是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图9是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图10是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图11是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图12是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图13是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图14是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图15是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图16是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图17是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图18是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图19是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图20是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图21是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图22是表示第1实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图23是表示第1实施方式的磁存储器的制造步骤的磁存储器的剖视图。

图24是表示第1实施方式的磁存储器的制造步骤的存储单元阵列的剖视图。

图25是表示第1实施方式的磁存储器的制造步骤的存储单元阵列的剖视图。

图26是将使用RIE进行加工所得的孔及线的加工形状、与使用MaCE进行加工所得的孔及线的加工形状加以比较的例图。

图27是第2实施方式的第1例的磁存储器所具备的存储单元阵列的俯视图。

图28是第2实施方式的第1例的磁存储器所具备的存储单元阵列的剖视图。

图29是第2实施方式的第2例的磁存储器所具备的存储单元阵列的俯视图。

图30是第2实施方式的第2例的磁存储器所具备的存储单元阵列的剖视图。

图31是第2实施方式的第3例的磁存储器所具备的存储单元阵列的俯视图。

图32是第2实施方式的第3例的磁存储器所具备的存储单元阵列的剖视图。

图33是第3实施方式的磁存储器所具备的存储单元阵列的俯视图。

图34是表示第3实施方式的磁存储器所具备的存储单元阵列的C1-C2平面及D1-D2平面的图。

图35是第4实施方式的磁存储器所具备的存储单元阵列的俯视图。

图36是沿着图35的E1-E2线的剖视图。

图37是沿着图36的C1-C2线及D1-D2线的俯视图。

图38是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图39是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图40是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图41是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图42是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图43是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图44是表示第4实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图45是第5实施方式的磁存储器所具备的存储单元阵列的俯视图。

图46是沿着图45的E1-E2线的剖视图。

图47是沿着图46的C1-C2线及D1-D2线的俯视图。

图48是表示第5实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图49是表示第5实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图50是表示第5实施方式的磁存储器所具备的存储单元阵列的制造步骤的图。

图51是第6实施方式的磁存储器所具备的存储单元阵列的俯视图。

图52是沿着图51的E1-E2线的剖视图。

图53是沿着图52的C1-C2线及D1-D2线的俯视图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有大致相同功能及构成的构成要素，标附同一符号，且仅在必要时才进行重复说明。另外，以下所示的各实施方式是例示用于实现该实施方式的技术思想的装置或方法，实施方式的技术思想并未将构成零件的材质、形状、结构、配置等特定为下述构成。实施方式的技术思想能够在权利要求书中添加多种变更。

1.第1实施方式对第1实施方式的磁存储器进行说明。以下，对包含由磁壁分隔出的多个磁区(存储部)的磁壁存储器进行说明。

1.1构成1.1.1磁存储器的整体构成首先，用图1对磁存储器的整体构成进行说明。图1是表示磁存储器的基本整体构成的框图的一例。

如图1所示，磁存储器1包含存储单元阵列10、BL选择电路11、SL选择电路12、及FL选择电路13。

存储单元阵列10包含多个存储组件MU、多条位线BL、多条源极线SL、及多条场力线FL。存储组件MU的一端连接于多条位线BL中的任一条，存储组件MU的另一端连接于多条源极线SL中的任一条。多条位线BL及多条源极线SL对应于行(row)或列(column)而分别设置。通过选择位线BL及源极线SL来选择任一存储组件MU。另外，在存储组件MU附近，设有写入动作所用的场力线FL。

存储组件MU包含串联连接的开关元件SW、磁阻效应元件(以下，写作MTJ元件)(MTJ：magnetic tunnel junction，磁性隧道结)、及由多个存储单元MC(磁区)串联连接而成的存储器串MS。

开关元件SW的一端连接于位线BL，开关元件SW的另一端连接于MTJ元件。开关元件SW作为将位线BL与MTJ元件电连接的2端子间的开关元件发挥功能。例如，当被施加阈值电压(Vth)以上的电压时，开关元件SW便会从断开状态变为接通状态，将位线BL与MTJ元件电连接。开关元件SW在接通状态下持续流通保持电流值以上的电流时，维持接通状态。

开关元件SW可以是不论为哪种极性的电压，都具有这种功能。开关元件SW可包含选自由碲(Te)、硒(Se)及硫(S)所组成的群中的至少1种以上的硫族元素。或者，开关元件SW可包含作为含有硫族元素的化合物即硫化物。除此之外，开关元件SW也可包含选自由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)、锑(Sb)所组成的群中的至少1种以上的元素。

MTJ元件在读出存储器串MS的数据时使用。根据从存储器串MS读出的数据(磁化方向，即旋转方向)，MTJ元件的电阻值发生变化。在MTJ元件处于高电阻状态的情况与处于低电阻状态的情况下，分别被分配数据。

存储器串MS例如包含由磁壁DW分隔出的多个磁区在位线BL与源极线之间配置成一列的磁性体。多个磁区各自作为1个存储单元MC发挥功能。在存储器串MS内，根据位线BL与源极线SL之间流动的电流的方向，数据在存储单元MC(磁区)间移动(移位)。

BL选择电路11例如基于列地址选择1条或多条位线BL。

SL选择电路12例如基于行地址选择1条或多条源极线SL。

FL选择电路13例如基于行地址选择1条或多条场力线FL。

1.1.2磁存储器的截面构成其次，用图2对磁存储器1的截面构成的一例进行说明。此外，在以下的说明中，X方向与半导体衬底201(例如，半导体衬底)大致平行，例如对应于源极线SL的延伸方向。Y方向与半导体衬底201大致平行且与X方向交叉，例如对应于位线BL的延伸方向。Z1方向与半导体衬底201大致垂直，对应于从阵列芯片100朝向电路芯片200的方向。Z2方向与半导体衬底201大致垂直，对应于从电路芯片200朝向阵列芯片100的方向。当未限定Z1方向及Z2方向中的哪一个时，写作Z方向。

如图2所示，磁存储器1包含阵列区域、周边区域、及外周区域。

阵列区域是包含存储单元阵列10的区域。周边区域是不包含存储单元阵列10的区域，例如是设有存储单元阵列10以外的任一条电路、及磁存储器1与外部设备连接所用的电极垫PD等的区域。外周区域是包含芯片端部附近的区域。外周区域例如是设有划线、或者在磁存储器1的制造步骤中使用的光刻法用的校准图案或特性检验图案等的区域。

磁存储器1具有阵列芯片100与电路芯片200贴合而成的构成。

阵列芯片100包含存储单元阵列10、电极垫PD、及用来连接存储单元阵列10与电路芯片200的各种配线。

阵列芯片100包含半导体层101及102、绝缘层103、106及118、配线层104、108、111、113、115及116、钝化层105、接触插塞107、112、114及117、电极垫119及PD、存储柱MP、场力线FL、MTJ元件、以及开关元件SW。

更具体地说，图2的例子中，在阵列区域、外周区域、及周边区域的至少一部分中，交替积层有7层半导体层102与6层半导体层101。而且，在阵列区域中，设有贯通多个半导体层101及102且在Z方向上延伸的多个存储柱MP。1个存储柱MP对应于1个存储器串MS。存储柱MP的详情在下文叙述。

在存储柱MP附近，例如设有在X方向上延伸的多条场力线FL。设有一端连接于各存储柱MP的多个MTJ元件。以与各MTJ元件的另一端相接的方式，设有多个开关元件SW。开关元件SW连接于作为位线BL发挥功能的多个配线层111中的任一个。进而，配线层111例如经由配线层116及接触插塞117电连接于多个电极垫119中的任一个。电极垫119用于与电路芯片200的连接。

设有与Z2方向上的存储柱MP的上端相接且例如在X方向上延伸的多条源极线SL。源极线SL在Z2方向上以从最上层的半导体层102的上表面突出的方式配置。以共形地被覆最上层的半导体层102的上表面及多条源极线SL的方式设有绝缘层103。因此，Z2方向上的绝缘层103的上表面具有起因于源极线SL的突出部(凹凸)。

在Z2方向上，在绝缘层103之上，设有将源极线SL与接触插塞107电连接的多个配线层104。Z2方向上的配线层104的上表面具有起因于源极线SL的突出部(凹凸)。多个配线层104各自电连接于多条源极线SL中的任一条。配线层104经由接触插塞107电连接于配线层108。进而，配线层108经由配线层116及接触插塞117电连接于任一个电极垫119。

在周边区域，在阵列芯片100的Z2方向的上表面，设有多个电极垫PD。电极垫PD用于磁存储器1与外部设备的连接。电极垫PD经由接触插塞112、配线层113、接触插塞114、配线层115及116、以及接触插塞117电连接于任一个电极垫119。

在阵列芯片100的Z2方向的上表面，以覆盖配线层104及绝缘层106的方式设有钝化层105。在钝化层105，设有与电极垫PD对应的开口部。

在Z1方向上，在绝缘层106上设有绝缘层118。在绝缘层118内，设有多个电极垫119，且与电路芯片200连接。

半导体层101及102分别使用例如Si及SiGe。绝缘层103、106及118使用例如氧化硅(SiO

电路芯片200包含BL选择电路11、SL选择电路12、FL选择电路13、及用来连接这些电路的各种配线。

更具体地说，电路芯片200包含半导体衬底201、多个晶体管TR、多个配线层204及205、多个接触插塞203及206、多个电极垫209、以及绝缘层207及208。

多个晶体管TR用于BL选择电路11、SL选择电路12、及FL选择电路13等。晶体管TR包含设置在半导体衬底201上的未图示的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极202、以及形成在半导体衬底201的未图示的源极及漏极。源极及漏极经由接触插塞203分别连接于配线层204。配线层204连接于配线层205。配线层205经由接触插塞206连接于电极垫209。

在半导体衬底201上设有绝缘层207。在绝缘层207上设有绝缘层208。在绝缘层208内，设有多个电极垫209，且与阵列芯片100的多个电极垫119分别电连接。

配线层204及205、接触插塞203及206、以及栅极电极202由导电材料构成，例如可为金属材料、p型半导体、或n型半导体。绝缘层207及208例如可为SiO

1.1.3存储单元阵列的整体构成其次，用图3对存储单元阵列10的整体构成的一例进行说明。图3是存储单元阵列10的立体图。此外，图3的例子中，省略了绝缘层。

如图3所示，源极线SL包含在X方向上延伸的电极部及设置在电极部朝向Y方向的2个侧面的多个突出部。例如，多个突出部以朝向X方向成为错位配置的方式配置。在源极线SL的突出部之上，设有磁性体柱。磁性体柱包含设置在源极线SL的突出部之上的底面部(以下，写作“底部”)、与底部相接且在Z1方向上延伸的侧面部(以下，也写作“存储柱MP”)、及与侧面部相接且在XY平面引出的上表面部(以下，也写作“阶台HD”)。存储柱MP对应于1个存储器串MS。

更具体地说，存储柱MP例如设置在未与源极线SL的电极部相接的源极线SL的突出部的3条边之上。在存储柱MP，设有在XY平面突出的多个突出部(凹凸)。存储柱MP的1个突出部对应于1个磁区即存储单元MC。换句话说，在存储柱MP，设有多个内缩部。存储柱MP的1个内缩部对应于1个磁壁DW。如果对位线BL与源极线SL之间供给驱动电流(移位电流)，磁壁DW会因自旋转移力矩(spin transfer torque)而移动，在未供给有驱动电流的状态下，磁壁DW停止于内缩部。

磁性体的上端即阶台HD在XY平面朝向存储柱MP的外侧被引出。

在阶台HD之上，设有MTJ元件。在MTJ元件之上，设有开关元件SW。进而，在开关元件SW之上，设有在Y方向上延伸的位线BL。

于在X方向上延伸的源极线SL的上方，在存储柱MP的上部及阶台HD附近设有在X方向上延伸的场力线FL。

1.1.4存储单元阵列的平面构成其次，用图4对存储单元阵列10的平面构成的一例进行说明。此外，图4的例子中，省略了磁性体的底部、绝缘层、及半导体层101及102。

如图4所示，源极线SL包含在X方向上延伸的电极部SLa及设置在电极部SLa朝向Y方向的2个侧面的多个矩形状的突出部SLb。设置在2个侧面的多个突出部SLb例如以朝向X方向成为错位配置的方式配置。

在突出部SLb之上，设有磁性体的底部(未图示)。存储柱MP设置在突出部SLb朝向X方向的2条边及与电极部SLa对向的朝向Y方向的边之上。在存储柱MP之上，设有阶台HD。阶台HD包含磁性体在Y方向上引出的第1部分HDa、磁性体在X方向上引出的第2部分HDb及第3部分HDc。在阶台HD的第1部分HDa的两端连接有第2部分HDb及第3部分HDc的一端。换句话说，阶台HD具有朝向源极线SL的电极部SLa呈U字型的形状。

在源极线的电极部SLa的上方，设有在X方向上延伸的场力线FL。

在阶台HD之上，设有MTJ元件。对应于1条源极线SL的多个MTJ元件经由未图示的开关元件SW分别连接于不同的位线BL。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件共通连接于1条位线BL。位线BL在Y方向上延伸，设置在场力线FL的上方。

1.1.5存储柱的构成其次，用图5～图7对存储柱MP的构成的详情进行说明。图5是沿着图4的A1-A2的剖视图。图6是沿着图4的B1-B2线的剖视图。图7是沿着图5的C1-C2线及D1-D2的俯视图。以下，将沿着C1-C2线的平面写作C1-C2平面，将沿着D1-D2线的平面写作D1-D2平面。

如图5所示，在绝缘层103上设有在X方向上延伸的配线层121。配线层121作为源极线SL发挥功能。配线层121例如为由催化剂层121a与导电体层121b积层而成的积层体。绝缘层103以共形地被覆配线层121的底面及侧面的方式形成。因此，绝缘层103具有对应于源极线SL的形状而朝底部突出的形状，在XY平面上并不平坦。

对于催化剂层121a，使用与利用下述金属催化剂的湿式蚀刻(MaCE：metal-assisted chemical etching，金属辅助化学蚀刻)对应的催化剂材料。作为催化剂层121a，例如使用金(Au)、铂(Pt)、银(Ag)、钯(Pd)等氧化还原电位相对较高的材料。催化剂材料可使用例如溅射、CVD(chemical vapor deposition，化学气相沉积)、镀覆等形成。催化剂层121a不限于单一组成或者单层，可为包含多个元素的组成或者多个层。作为催化剂材料，可使用石墨烯等碳材料，也可使用包含石墨烯等的金属材料。以下，对催化剂层121a使用Au的情况进行说明。

对于导电体层121b，例如使用利用CVD或无电解镀覆等形成的钌(Ru)、Pt等。

在Z1方向上，在绝缘层103之上，例如交替积层有9层半导体层102与8层半导体层101。而且，在最上层的半导体层102之上，设有绝缘层106。

在配线层121(导电体层121b)之上，设有区域AR1及AR2。区域AR1是贯通(通过)9层半导体层102与8层半导体层101且底面到达源极线SL的电极部SLa的区域。区域AR2是贯通(通过)9层半导体层102与8层半导体层101且底面到达源极线SL的突出部SLb的区域。

如图5及图6所示，在区域AR2的底面、侧面、及最上层的半导体层102之上，设有磁性体124。磁性体124包含底部BB、存储柱MP、及阶台HD。底部BB设置在源极线SL的突出部SLb、即对应于区域AR2的导电体层121b之上。存储柱MP设置在区域AR2朝向X方向的2个侧面及与区域AR1对向且朝向Y方向的侧面。存储柱MP的下端与底部BB相接。阶台HD包含在最上层的半导体层102的上方在XY平面延伸的平坦部、及从XY平面朝Z方向弯曲且连接于存储柱MP上端的弯曲部。

在存储柱MP及阶台HD与半导体层101及102之间，设有绝缘层123。由此，磁性体124与半导体层101及102设为未电连接。

存储柱MP(磁性体124)在区域AR2的侧面具有与半导体层101设置在同层的突出部TS。换句话说，存储柱MP(磁性体124)在区域AR2的侧面具有与半导体层102设置在同层的内缩部KB。与1个突出部TS对应地设有1个磁区。即，1个突出部TS对应于1个存储单元MC。因此，内缩部KB对应于存储器串MS的磁壁DW。

磁性体124例如为由包含钴(Co)、镍(Ni)等的多层膜构成的铁磁性体。另外，作为磁性体124的材料，除Co、Ni以外，还可使用包含选自铁(Fe)、Co、Pt、Pd、镁(Mg)、及稀土类元素中的元素的合金。绝缘层123例如使用SiO

如图5所示，区域AR1由绝缘层120填埋。绝缘层120例如使用SiO

在区域AR2中，被存储柱MP及底部BB所包围的内部由绝缘层122填埋。绝缘层122的1个侧面与绝缘层120朝向Y方向的侧面的一部分相接。存储柱MP设置在绝缘层122的3个侧面与半导体层101及102之间。存储柱MP的一侧面与绝缘层122相接，另一侧面与绝缘层123相接。绝缘层122例如使用SiO

在阶台HD中磁性体124的一部分之上，积层有非磁性体126及磁性体127。由这一部分磁性体124与设置在其上的非磁性体126及磁性体127构成MTJ元件。磁性体127的磁化方向被设为固定，且作为参照层发挥功能。非磁性体126作为隧道势垒层发挥功能。磁性体124作为存储层发挥功能，根据磁性体124的磁化方向，MTJ元件的电阻值发生变化。例如，在相对于磁性体127(参照层)的磁化方向而言，磁性体124(存储层)的磁化方向为反平行状态的情况下，MTJ元件成为高电阻状态。另一方面，在相对于磁性体127(参照层)的磁化方向而言，磁性体124(存储层)的磁化方向为平行状态的情况下，MTJ元件成为低电阻状态。例如，将高电阻状态分配给“1”数据，将低电阻状态分配给“0”数据。

磁性体127例如为由包含Co、Ni等的多层膜构成的铁磁性体。另外，作为磁性体127的材料，除Co、Ni以外，还可使用包含选自Fe、Co、Pt、Pd、Mg、及稀土类元素中的元素的合金。

非磁性体126为非磁性的绝缘膜，例如可使用氧化镁(MgO)。

在磁性体127之上，设有开关元件SW。在开关元件SW之上，设有在Y方向上延伸且作为位线BL发挥功能的配线层111。

其次，对存储柱MP的平面构成进行说明。

如图7所示，C1-C2平面表示存储柱MP的突出部TS的平面，D1-D2平面表示存储柱MP的内缩部KB的平面。

存储柱MP在C1-C2平面及D1-D2平面具有朝向区域AR1的U字型的形状。此外，存储柱MP只要1个侧面与区域AR1(绝缘层120)相接，也可为圆弧形。在绝缘层122的3个侧面与半导体层101及102之间，积层有绝缘层123及磁性体124。更具体地说，存储柱MP包含在X方向上延伸的第1部分MPa、以及在Y方向上延伸的第2部分MPb及第3部分MPc。第1部分MPa与绝缘层122朝向Y方向的侧面S1相接，第2部分MPb及第3部分MPc与绝缘层122朝向X方向的2个侧面S2及S3分别相接。在第1部分MPa的两端部连接有第2部分MPb及第3部分MPc的一端。第2部分MPb及第3部分MPc的另一端与绝缘层120朝向Y方向的侧面相接。

此外，第1部分MPa、第2部分MPb、及第3部分MPc分别为磁性细线。此处，所谓磁性细线，是指在磁性体124的XY平面的截面中配线宽度(沿着绝缘层122的方向的长度)为配线的厚度(绝缘层122与绝缘层123的距离)的10倍以上的磁性体。例如，第1部分MPa的X方向的长度为Y方向的长度的10倍以上。

存储柱MP即磁性细线具有起因于突出部TS及内缩部KB的起伏。在这种情况下，起伏表示周期性的形状变化。

更具体地说，第1部分MPa的D1-D2平面中的X方向的长度X1比C1-C2平面中的X方向的长度X2短。因此，朝向Z方向，第1部分MPa的X方向的膜厚的长度X1与长度X2交替重复。同样，第2部分MPb及第3部分MPc的D1-D2平面中的Y方向的长度比C1-C2平面中的Y方向的长度短。换句话说，第1部分MPa、第2部分MPb、及第3部分MPc的各磁性细线在配线宽度方向具有起伏。

另外，D1-D2平面中的第1部分MPa与绝缘层120的距离Y1比C1-C2平面中的第1部分MPa与绝缘层120的距离Y2短。同样，C1-C2平面中的第2部分MPb与第3部分MPc的距离比D1-D2平面中的第2部分MPb与第3部分MPc的距离长。因此，第1部分MPa、第2部分MPb、及第3部分MPc的各磁性细线在膜面(膜厚)方向(例如，在第1部分MPa的情况下为Y方向)具有起伏。

被第1部分MPa、第2部分MPb、及第3部分MPc所包围的区域由绝缘层122填埋。

设置在磁性体124与半导体层101及102之间的绝缘层123与磁性体124同样地，在C1-C2平面及D1-D2平面具有朝向区域AR1的U字型的形状。

例如，将D1-D2平面中的绝缘层123的X方向的长度(区域AR2的X方向的长度)设为L1，将C1-C2平面中的绝缘层123的X方向的长度设为L2时，处于L1＜L2的关系。L2与L1的差量的区域相当于突出部TS。

另外，将区域AR1的Y方向上的长度设为L3时，处于L1＜L3的关系。此关系起因于存储单元阵列10的制造方法。关于存储单元阵列10的制造方法在下文叙述。

此外，存储柱MP朝向X方向的侧面与区域AR1(绝缘层120)朝向Y方向的侧面的交叉角度θ优选为大致90°。例如，如果从区域AR1侧对磁性体124等进行加工时蚀刻量有偏差，就会存在存储柱MP的侧面从区域AR1与区域AR2相接的面朝区域AR2的内侧退缩的情况。此时，如果角度θ大于90°，因退缩而使长度L1变小，导致存储单元晶体管MC的尺寸变小。另外，在角度θ小于90°的情况下，会产生形状不良，也就是在存储柱以绝缘层122填埋内部时会形成在Z方向上延伸的狭缝。

1.2磁存储器的制造方法1.2.1存储柱的制造方法其次，用图8～图22对存储柱MP的制造方法的一例进行说明。图8～图22分别表示存储单元阵列10的平面及沿着A1-A2线的截面(写作A1-A2截面)。

以下，对区域AR1及AR2的加工使用MaCE的情况进行说明。例如，MaCE中，当在半导体上形成有成为催化剂的金属的状态下，进行半导体的湿式蚀刻时，在半导体与金属催化剂层的界面中，半导体会优先被蚀刻。通过催化剂层在经蚀刻的半导体中逐渐沉淀，而可实现各向异性蚀刻。

对于半导体层101及102，使用可进行MaCE的两种半导体材料层。半导体材料例如可选自IV族元素的Si、Ge、或C等。另外，半导体材料通过包含B或Al等III族元素、或者P或As等V族元素作为杂质，可为例如杂质种类或杂质浓度不同的两种Si。另外，这两种材料可为GaAs、AlAs、AlGaAs、InP、InAs、InGaAs、InN、InGaN、GaAlN、AlN、BN、或AlBN等III-V族半导体、或者ZnO或ZnS等II-VI族半导体、或它们的混合物即InGaZnO。以下，对半导体层101使用Si且半导体层102使用SiGe的情况进行说明。当SiGe的Ge浓度变高时，MaCE时容易产生SiGe层的侧面蚀刻(向XY平面的扩散)。因此，SiGe的Ge浓度优选为10～20％。

本实施方式中，作为MaCE的湿式蚀刻溶液，例如使用氢氟酸(HF)与双氧水(H

如图8所示，在半导体衬底130，例如交替积层9层半导体层102与8层半导体层101。半导体层101及102的膜厚任意。本实施方式中，从下往上的8层半导体层102优选的是，膜厚比对应于突出部TS的半导体层101薄，以便与存储柱MP中的内缩部KB对应。另外，最上层的半导体层102的膜厚只要能确保足以形成磁性体124(阶台HD)的弯曲部的膜厚即可。

其次，在最上层的半导体层102上，形成区域AR1及AR2，即对应于源极线SL的电极部SLa及突出部SLb的催化剂层121a。

如图9所示，利用MaCE，对半导体层101及半导体层102进行加工，形成对应于区域AR1及AR2的狭缝。狭缝的底部到达半导体衬底130。在狭缝的底面，残存有催化剂层121a。此外，只要狭缝的底部位于半导体衬底130内，可以每个图案都有偏差。

更具体地说，MaCE步骤中，使形成有半导体层101及半导体层102的积层体与催化剂层121a的晶圆浸渍于蚀刻溶液。作为蚀刻溶液，可使用例如氢氟酸及双氧水的混合液。当使晶圆浸渍于蚀刻溶液时，在半导体层表面、催化剂层、及蚀刻溶液的界面，半导体层101及102溶解于蚀刻液中。通过在积层体的表面重复进行该反应而将半导体层101及102垂直蚀刻。由此，形成对应于区域AR1及AR2的狭缝。区域AR1及AR2的形状(例如，槽的深度)通过调整催化剂层121a的尺寸或蚀刻时间等来进行控制。

如图10所示，通过利用CVD或无电解镀覆等的选择生长，在催化剂层121a之上形成导电体层121b。

如图11所示，形成膜厚为填满区域AR1且未填满区域AR2的绝缘层131。此时，绝缘层131的膜厚设为厚于(L1)/2且薄于(L3)/2的膜厚。绝缘层131例如使用SiN。

如图12所示，例如通过利用湿式蚀刻的各向同性蚀刻，去除最上层的半导体层102上、及区域AR1内的绝缘层131。此时，在区域AR2内，残存有绝缘层131。

如图13所示，形成绝缘层132，以绝缘层132填埋区域AR1。其次，例如利用CMP(chemical mechanical polishing，化学机械抛光)，去除最上层的半导体层102上的绝缘层132。绝缘层132例如使用SiO

如图14所示，例如利用湿式蚀刻，去除区域AR2的绝缘层131。其次，例如利用干式蚀刻，在区域AR2中使最上层的半导体层102的角变圆。

如图15所示，例如利用湿式蚀刻，从区域AR2的侧面对半导体层101进行加工，形成区域AR3。区域AR3对应于突出部TS。

如图16所示，例如利用湿式蚀刻，去除区域AR1的绝缘层132。

如图17所示，例如利用半导体衬底130、以及半导体层101及102的表面氧化形成绝缘层123。此外，例如也可利用CVD形成绝缘层123。其次，形成膜厚为未填满区域AR3的磁性体124。其次，形成膜厚为填满区域AR2且未填满区域AR1的绝缘层122。其次，在区域AR2及阶台HD上利用光刻法形成抗蚀剂133的掩模图案。

如图18所示，利用RIE(reactive ion etching，反应离子蚀刻)对绝缘层122、磁性体124、及绝缘层123进行加工。其次，将抗蚀剂133剥离。由此，区域AR2及对应于阶台HD的区域以外的绝缘层122、磁性体124、及绝缘层123被去除。

如图19所示，形成绝缘层120。其次，例如利用CMP使绝缘层120的表面平坦化。

如图20所示，在绝缘层120内形成对应于场力线FL的槽图案。其次，以配线层125填埋槽图案的内部。其次，例如利用湿式蚀刻，去除形成在绝缘层120及122上的配线层125。此时，利用过蚀刻，使配线层125的上表面比绝缘层120的上表面低。

如图21所示，形成绝缘层120，填埋配线层125之上的槽。其次，例如利用CMP使绝缘层120平坦化。其次，对绝缘层120及122进行加工，直至露出磁性体124的上表面为止。此外，图21的例子中是对绝缘层120及122进行加工，直至露出最上层的半导体层102的表面为止，但也可不露出半导体层102的表面。

如图22所示，在阶台HD的磁性体124之上，形成非磁性体126及磁性体127。由此，形成MTJ元件。更具体地说，例如利用溅射形成非磁性体126及磁性体127。其次，例如在磁性体127上形成抗蚀剂的掩模图案。其次，去除露出的磁性体127及非磁性体126之后，将抗蚀剂去除。

在形成MTJ元件之后，如图5所示，形成绝缘层106。其次，形成开关元件SW及配线层111。

1.2.2阵列芯片100与电路芯片200的贴合其次，用图23～图25对阵列芯片100与电路芯片200的贴合的一例进行说明。

如图23所示，将搭载有阵列芯片100的晶圆与搭载有电路芯片200的晶圆利用机械压力进行贴合。由此，将绝缘层118与绝缘层208粘接。此外，也可利用等离子体处理使绝缘层118及绝缘层208的表面活化(以OH基终结)，并利用OH基彼此的氢键合使绝缘层118与绝缘层208粘接。其次，将经贴合的阵列芯片100与电路芯片200例如以400℃进行退火。由此，电极垫119(例如Cu)与电极垫209(例如Cu)接合。

如图24所示，将阵列芯片100与电路芯片200贴合之后，例如利用湿式蚀刻将阵列芯片100侧的半导体衬底130去除。其次，以被覆半导体层102及配线层121的方式形成绝缘层103。配线层121与Z2方向上的最上层的半导体层102相比更向Z2方向突出。因此，Z2方向上的绝缘层103的上表面因配线层121而在XY平面具有凹凸的形状。此外，也可在去除半导体衬底130之后，将催化剂层121a去除。例如，在催化剂层121a为Au的情况下，利用使用有包含王水、碘系溶液、或氰系溶液等的湿式蚀刻溶液的湿式蚀刻将催化剂层121a去除。

如图25所示，在绝缘层103上形成配线层104及钝化层105。与绝缘层103同样，Z2方向上的配线层104及钝化层105的上表面因配线层121而在XY平面具有凹凸的形状。即，形成膜厚大致均匀的配线层104。

1.3本实施方式的效果如果是本实施方式的构成，能够形成在Z方向上延伸的磁性体124。由此，能够形成将存储单元MC(磁区)在垂直于衬底的方向上积层而成的磁壁存储器。因此，能够提高存储器密度，从而能够实现磁存储器的高集成化。

例如，具有内缩部的圆筒形状的磁壁存储器存在以下情况：因与磁性体的截面面积的关系，用于使磁壁移动的移位电流增大。相对于此，如果是本实施方式的构成，能够使磁性体124形成为细线状。由此，能够抑制移位电流的增大，从而降低消耗电力。

进而，如果是本实施方式的构成，能够在磁性体形成突出部(内缩部)。由此，能够抑制磁壁的移位错误，提升可靠性。

进而，如果是本实施方式的构成，能够利用使用有催化剂金属的湿式蚀刻(MaCE)对由多个半导体层101与多个半导体层102交替积层而成的积层体一起进行加工。由此，能够使用与像干式蚀刻那样的高价真空装置相比价格低廉的湿式蚀刻装置。由此，能够降低加工步骤的步骤单价。由此，能够抑制制造成本的增加。

进而，如果是本实施方式的构成，在利用MaCE加工狭缝时，可使用具有孔(hole)形状(突出部SLb)与线(line)形状(电极部SLa)的催化剂金属。由此，在使孔形成开口时，能够抑制孔在Z方向上弯曲。

进而，如果是本实施方式的构成，能够利用MaCE对孔(区域AR2)与线(区域AR1)一起进行加工。因此，能够使孔与线的接触部分的角度成为大致90°。

进而，如果是本实施方式的构成，通过使用MaCE，能够抑制加工形状的开口部附近与底部附近处的孔及线的形状偏差。用图26对本效果进行说明。图26是将使用抗蚀剂的掩模图案及RIE对孔(区域AR2)及线(区域AR1)进行加工的情况、与使用MaCE对孔(区域AR2)及线(区域AR1)进行加工的情况加以比较的例图。此外，图26的例子分别表示掩模表面、加工形状的开口部附近的平面、及加工形状的底部附近的平面。

如图26所示，例如在抗蚀剂掩模的情况下，在不进行加工的区域形成抗蚀剂160的掩模图案，露出加工区域的积层体(半导体层101及102)。抗蚀剂160的角部因蚀刻而后退。另外，在RIE的情况下，加工形状一般为锥形状(底部形状变小)。因此，从开口部朝向底部，孔角部的角度θ扩大为90°以上，孔及线的Y方向的宽度变小。因此，在存储柱MP的上部与下部，存储单元晶体管MC的形状不同。相对于此，在使用MaCE的情况下，催化剂层121a的形状即使在底部附近也会被转印，因此能够抑制深度方向(Z方向)上的孔及线的加工形状的偏差。即，能够抑制存储单元晶体管MC的形状及特性的偏差。

进而，如果是本实施方式的构成，能够在将阵列芯片100与电路芯片200贴合之后，削除半导体衬底130而形成配线层104。由此，能够使配线层104根据区域AR1及AR2的形状以被覆它们的方式形成。因为能够以膜厚大致相同的方式形成配线层104，所以能够抑制因膜厚局部变薄所导致的配线电阻的增加。

2.第2实施方式其次，对第2实施方式进行说明。第2实施方式中，说明关于与第1实施方式不同的存储单元阵列10的布局的3个例子。以下，以与第1实施方式的不同点为中心进行说明。

2.1第1例首先，用图27及图28对第1例的存储单元阵列10的布局进行说明。图27是存储单元阵列10的俯视图。图28是沿着图27的A1-A2线的剖视图。此外，图27的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

首先，对存储单元阵列10的平面构成进行说明。

如图27所示，本例中，在源极线SL的电极部SLa朝向Y方向的1个侧面设有多个矩形状的突出部SLb。即，对应于1条源极线SL的多个阶台HD(即，存储柱MP)沿着X方向配置成一列。图27的例子中，朝向Y方向重复配置有源极线、阶台HD及场力线FL的组合。

位线BL在Y方向上延伸。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件经由开关元件SW共通连接于1条位线BL。

场力线FL在X方向上延伸。而且，场力线FL在Y方向上设置在阶台HD与在Y方向上相邻且未电连接的源极线SL之间。

其次，对存储柱MP的截面构成进行说明。

如图28所示，源极线SL、存储柱MP、及阶台HD的结构与第1实施方式相同。本例中，作为场力线FL发挥功能的配线层134配置在Y方向上相邻的2个存储柱MP之间。图28的例子表示利用MaCE对场力线FL进行加工的情况。配线层134是由催化剂层134a与导电体层134b积层而成的积层体。在配线层134的底部及侧面设有绝缘层135。

对配线层134的形成方法的一例进行简略说明。例如，在第1实施方式的图19中，使绝缘层120平坦化之后，对绝缘层120及122进行加工，直至露出最上层的半导体层102的表面为止。其次，在半导体层102之上形成对应于场力线FL的催化剂层134a的图案。其次，以遮覆绝缘层120、122、及123以及磁性体124且使催化剂层134a露出的方式形成抗蚀剂的掩模图案。其次，利用MaCE对半导体层101及半导体层102进行加工，形成对应于场力线FL的狭缝。其次，去除抗蚀剂之后，在催化剂层134a之上形成导电体层134b。由此，能够形成配线层134。

对于催化剂层134a，与催化剂层121a同样使用对应于MaCE的催化剂材料。对于导电体层134b，与导电体层121b同样使用例如利用CVD或者无电解镀覆等形成的Ru、Pt等。

绝缘层135例如可使用利用CVD形成的SiO

2.2第2例其次，用图29及图30对第2例的存储单元阵列10的布局进行说明。图29是存储单元阵列10的俯视图。图30是沿着图29的A1-A2线的剖视图。此外，图29的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

首先，对存储单元阵列10的平面构成进行说明。

如图29所示，本例中，阶台HD(即，存储柱MP)及场力线FL的配置与第1实施方式相同。源极线SL在Y方向上延伸，位线BL在X方向上延伸。而且，沿着Y方向交替配置有位线BL与场力线FL。沿Y方向配置的多个存储柱MP共通连接于在Y方向上延伸的1条源极线SL。设置在2个区域AR1之间的多个MTJ元件分别经由开关元件SW共通连接于在X方向上延伸的1条位线BL。

其次，对存储柱的截面构成进行说明。

如图30所示，存储柱MP、阶台HD、及场力线FL的结构与第1实施方式相同。本例中，在绝缘层103之上，形成有在Y方向上延伸且作为源极线SL发挥功能的配线层137。而且，在配线层137与最下层的半导体层102之间设有绝缘层136。绝缘层136例如使用SiO

在磁性体127之上，设有开关元件SW。在开关元件SW之上，设有在X方向上延伸且作为位线BL发挥功能的配线层111。

本例中，第1实施方式中说明的催化剂层121a是在MaCE之后被去除。绝缘层136及配线层137例如在去除半导体衬底130之后形成。

2.3第3例其次，用图31及图32对第3例的存储单元阵列10的布局进行说明。图31是存储单元阵列10的俯视图。图32是沿着图31的A1-A2线的剖视图。此外，图31的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

首先，对存储单元阵列10的平面构成进行说明。

如图31所示，本例中，场力线FL的配置与第1实施方式相同。多个阶台HD(即，存储柱MP)沿着区域AR1朝向Y方向的2个侧面配置。而且，2个阶台HD以隔着区域AR1相向的方式配置。换句话说，多个存储柱MP沿着X方向及Y方向配置成矩阵状。沿着X方向配置成一列的多个存储柱MP共通连接于在X方向上延伸的1条源极线SL。另外，沿着X方向配置的多个MTJ元件分别经由开关元件SW共通连接于在Y方向上延伸的1条位线BL。

其次，对存储柱MP的截面构成进行说明。

如图32所示，存储柱MP、阶台HD、及场力线FL的结构与第1实施方式相同。本例中，2个存储柱MP以隔着区域AR1(绝缘层120)相向的方式配置。在绝缘层103之上形成有在X方向上延伸且作为源极线发挥功能的配线层137。而且，在配线层137与最下层的半导体层102之间设有绝缘层136。

本例中，与第2例同样，第1实施方式中说明的催化剂层121a是在MaCE之后被去除。绝缘层136及配线层137例如在去除半导体衬底130之后形成。

2.4本实施方式的效果如果是本实施方式的构成，能获得与第1实施方式相同的效果。

3.第3实施方式其次，对第3实施方式进行说明。第3实施方式中，对与第1实施方式不同的存储柱MP及阶台HD的结构进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。

3.1存储单元阵列的平面构成首先，用图33及图34对存储单元阵列10的平面构成的一例进行说明。此外，图33的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。图34表示C1-C2平面及D1-D2平面。

如图33所示，源极线SL、位线BL、及场力线FL的配置与第1实施方式相同。

存储柱MP设置在突出部SLb朝向Y方向的边之上。而且，阶台HD以在Y方向上延伸的方式设置在突出部SLb的外侧。阶台HD例如具有呈X方向的边比Y方向的边长的大致四边形的形状的平坦部。

对应于1条源极线SL的多个MTJ元件经由未图示的开关元件SW分别连接于不同的位线BL。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件共通连接于1条位线BL。位线BL在Y方向上延伸，设置在场力线FL的上方。

其次，对存储柱MP的平面构成进行说明。

如图34所示，本实施方式中，存储柱MP设置在与区域AR1对向且朝向Y方向的区域AR2的1个侧面。换句话说，存储柱MP与绝缘层122朝向Y方向的侧面相接。在绝缘层122与半导体层101及102之间设有绝缘层123。在绝缘层122朝向X方向的面与绝缘层123之间，设有绝缘层120。

例如，像第1实施方式的图18中所说明那样，去除区域AR1的绝缘层122、磁性体124、及绝缘层123。然后，从AR1的侧面对设置在绝缘层122朝向X方向的侧面与绝缘层123之间的磁性体124进行加工。然后，形成绝缘层120。由此，在绝缘层122与绝缘层123之间设有绝缘层120。

存储柱MP在C1-C2平面及D1-D2平面具有X方向的边比Y方向的边长的四边形的形状。存储柱MP为磁性细线。本实施方式的存储柱MP即磁性细线的D1-D2平面中的X方向的长度比C1-C2平面中的X方向的长度短。另外，D1-D2平面中的存储柱MP与绝缘层120的距离比C1-C2平面中的存储柱MP与绝缘层120的距离短。因此，磁性细线在配线宽度方向及膜面方向具有起伏。

3.2本实施方式的效果如果是本实施方式的构成，能获得与第1实施方式相同的效果。

此外，也可将第2实施方式与第3实施方式组合。即，也可对第2实施方式的第1例～第3例应用本实施方式的存储柱MP及阶台HD的结构。

4.第4实施方式其次，对第4实施方式进行说明。第4实施方式中，对与第1至第3实施方式不同的存储柱MP及阶台HD的结构进行说明。以下，以与第1至第3实施方式的不同点为中心进行说明。

4.1存储单元阵列的平面构成首先，用图35对存储单元阵列10的平面构成的一例进行说明。此外，图35的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

如图35所示，源极线SL及场力线FL的配置与第1实施方式相同。本实施方式中，相对于源极线SL的1个突出部SLb设有2个存储柱MP及阶台HD。更具体地说，在突出部SLb朝向X方向的2条边之上分别设有存储柱MP。而且，在突出部SLb朝向Y方向的边之上未设有存储柱MP。与各存储柱MP对应地设有具有在X方向上延伸的平坦部的阶台HD。

对应于1条源极线SL的多个MTJ元件经由未图示的开关元件SW分别连接于不同的位线BL。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件共通连接于1条位线BL。位线BL在Y方向上延伸，设置在场力线FL的上方。

4.2存储柱的构成其次，用图36及图37对存储柱MP的构成进行说明。图36是沿着图35的E1-E2的剖视图。图37是沿着图36的C1-C2线及D1-D2的俯视图。

如图36所示，2个存储柱MP分别设置在区域AR2朝向X方向的2个侧面。2个存储柱MP的下端连接于1个底部BB。与各存储柱MP对应地设有阶台HD。图36的例子中，在1个区域AR2中，以与绝缘层122朝向纸面左侧的侧面相接的方式设有一存储柱MP。而且，在存储柱MP之上，设有具有朝纸面左侧延伸的平坦部的阶台HD。同样，以与绝缘层122朝向纸面右侧的侧面相接的方式设有另一存储柱MP。而且，在存储柱MP之上，设有具有朝纸面右侧延伸的平坦部的阶台HD。

在各阶台HD之上，积层有非磁性体126及磁性体127。

在磁性体127之上，设有开关元件SW。在开关元件SW之上，设有在Y方向上延伸且作为位线BL发挥功能的配线层111。

其次，对存储柱MP的平面构成进行说明。

如图37所示，本实施方式中，2个存储柱MP分别设置在区域AR2朝向X方向的2个侧面。以下，图37的例子中，将隔着绝缘层122设置在纸面右侧的存储柱设为MP1，将设置在纸面左侧的存储柱设为MP2。存储柱MP1及MP2各自作为1个存储器串MS发挥功能。存储柱MP1及MP2在C1-C2平面及D1-D2平面具有Y方向的边比X方向的边长的四边形的形状。存储柱MP1及MP2在Y方向上的长度比绝缘层122的Y方向的长度短。存储柱MP1及MP2为磁性细线。本实施方式中，存储柱MP1及MP2都是磁性细线的D1-D2平面中的Y方向的长度与C1-C2平面中的Y方向的长度相同。因此，磁性细线不具有配线宽度方向的起伏。另外，D1-D2平面中的存储柱MP1与存储柱MP2的距离比C1-C2平面中的存储柱MP1与存储柱MP2的距离短。因此，磁性细线在膜面方向具有起伏。

在绝缘层122的3个侧面与半导体层101及102之间设有绝缘层123。在绝缘层122朝向X方向的面的一部分与绝缘层123之间，设有存储柱MP1及MP2。在区域AR2中与存储柱MP1及MP2相比距区域AR1更近的区域，绝缘层122的侧面与绝缘层123之间设有绝缘层120。在区域AR2中与存储柱MP1及MP2相比距区域AR1更远的区域，绝缘层122的侧面与绝缘层123之间设有绝缘层140。例如，绝缘层140使用SiN。

4.3存储柱的制造方法其次，用图38～图44对存储柱MP的制造方法的一例进行说明。图38～图44分别表示存储单元阵列10的平面及沿着E1-E2线的截面(写作E1-E2截面)。

如图38所示，与第1实施方式的图8～图16同样，形成区域AR1、AR2、及AR3。

如图39所示，例如利用半导体衬底130、以及半导体层101及102的表面氧化形成绝缘层123。其次，形成膜厚为未填满区域AR3的绝缘层140。其次，形成膜厚为填满区域AR2且未填满区域AR1的绝缘层122。

如图40所示，通过利用CDE(chemical dry etching，化学干式蚀刻)等的各向同性蚀刻，将区域AR1内的绝缘层122及绝缘层140去除。其次，利用等离子体CVD在表面形成牺牲层。牺牲层使用能获得对于绝缘层122、123、及140来说足够的蚀刻选择比的材料。例如，牺牲层使用多晶硅。例如，利用等离子体CVD形成的多晶硅因台阶覆盖性(step coverage)差，所以在区域AR1的侧面几乎没有形成多晶硅。在这种状态下，例如利用CDE(chemical dryetching)从区域AR1的侧面蚀刻绝缘层140，在绝缘层122与绝缘层123之间形成用于设置磁性体124的空隙AG。其次，例如利用湿式蚀刻将牺牲层去除。

如图41所示，例如利用CVD，以填埋空隙AG的方式形成磁性体124。其次，形成由抗蚀剂142形成的阶台HD的掩模图案。

如图42所示，例如利用CDE(chemical dry etching)，将露出的磁性体124去除。由此，形成底部BB、存储柱MP、及阶台HD。其次，将抗蚀剂142去除。

如图43所示，形成绝缘层120，填埋区域AR1。其次，例如利用CMP使绝缘层120的表面平坦化。其次，如第1实施方式的图20中所说明，形成配线层125。

如图44所示，像第1实施方式的图21及图22中所说明那样，形成绝缘层120，填埋配线层125之上的槽。其次，例如利用CMP使绝缘层120平坦化。其次，对绝缘层120及122进行加工，直至露出磁性体124的上表面为止。其次，在阶台HD之上形成非磁性体126及磁性体127。

4.4本实施方式的效果如果是本实施方式的构成，能够获得与第1实施方式相同的效果。

进而，如果是本实施方式的构成，能够相对于1个突出部SLb(区域AR2)形成2个存储柱MP。因此，能够提高存储器密度，从而能够实现磁存储器的高集成化。

此外，也可将第2实施方式与第4实施方式组合。即，也可对第2实施方式的第1例～第3例应用本实施方式的存储柱MP及阶台HD的结构。

5.第5实施方式其次，对第5实施方式进行说明。第5实施方式中，对与第1至第4实施方式不同的存储柱MP及阶台HD的结构进行说明。以下，以与第1至第4实施方式的不同点为中心进行说明。

5.1存储单元阵列的平面构成首先，用图45对存储单元阵列10的平面构成的一例进行说明。此外，图45的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

如图45所示，源极线SL及场力线FL的配置与第1实施方式相同。本实施方式中，相对于源极线SL的1个突出部SLb设有4个存储柱MP及阶台HD。更具体地说，在突出部SLb朝向X方向的2条边之上分别设有2个存储柱MP。设置在突出部SLb的1条边之上的2个存储柱MP在Y方向上相邻。隔着突出部SLb配置的2个存储柱MP在X方向上相向。与各存储柱MP对应地，设有具有在X方向上延伸的平坦部的阶台HD。即，与突出部SLb朝向X方向的1条边对应地，设有在Y方向上相邻的2个阶台HD。

在Y方向上相邻的2个阶台HD之上，在X方向上不同的位置设有MTJ元件。

对应于1条源极线SL的多个MTJ元件经由未图示的开关元件SW分别连接于不同的位线BL。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件共通连接于1条位线BL。位线BL在Y方向上延伸，设置在场力线FL的上方。

5.2存储柱的构成其次，用图46及图47对存储柱MP的构成进行说明。图46是沿着图45的E1-E2的剖视图。图47是沿着图46的C1-C2线及D1-D2的俯视图。

如图46所示，2个存储柱MP以隔着绝缘层122在X方向上相向的方式配置。在X方向上相向的2个存储柱MP连接于1个底部BB。阶台HD对应于各存储柱MP而设置。图46的例子中，以与绝缘层122朝向纸面左侧的侧面相接的方式设有一存储柱MP。而且，在存储柱MP之上，设有具有朝纸面左侧延伸的平坦部的阶台HD。同样，以与绝缘层122朝向纸面右侧的侧面相接的方式设有另一存储柱MP。而且，在存储柱MP之上，设有具有朝纸面右侧延伸的平坦部的阶台HD。

在各阶台HD之上，积层有非磁性体126及磁性体127。图46的例子中，阶台HD的端部至非磁性体126及磁性体127的X方向的距离因阶台HD而不同。

在磁性体127之上，设有开关元件SW。在阶台HD的上方，设有在Y方向上延伸的2条配线层111。开关元件SW连接于2条配线层111中的任一条。

其次，对存储柱MP的平面构成进行说明。

如图47所示，本实施方式中，4个存储柱MP在区域AR2朝向X方向的2个侧面分别各设有2个。以下，图47的例子中，将隔着绝缘层122设置在纸面右侧的2个存储柱从距绝缘层120较远侧起设为MP1及MP3，将设置在纸面左侧的2个存储柱从距绝缘层120较远侧起设为MP2及MP4。存储柱MP1～MP4各自作为1个存储器串MS发挥功能。存储柱MP1～MP4在C1-C2平面及D1-D2平面具有Y方向的边比X方向的边长的四边形的形状。存储柱MP1～MP4在Y方向上的长度比绝缘层122的Y方向的长度短。

存储柱MP1～MP4为磁性细线。本实施方式中，在存储柱MP1～MP4中任一个的情况下，都是磁性细线在D1-D2平面中的Y方向的长度与C1-C2平面中的Y方向的长度相同。因此，磁性细线不具有配线宽度方向的起伏。另外，D1-D2平面中的存储柱MP1与存储柱MP2的距离比C1-C2平面中的存储柱MP1与存储柱MP2的距离短。同样，D1-D2平面中的存储柱MP3与存储柱MP4的距离比C1-C2平面中的存储柱MP3与存储柱MP4的距离短。因此，磁性细线在膜面方向上具有起伏。

在绝缘层122的3个侧面与半导体层101及102之间设有绝缘层123。在绝缘层122朝向X方向的面的一部分与绝缘层123之间分别设有存储柱MP1～MP4。在区域AR2中与存储柱MP3及MP4相比距区域AR1更近的区域，在绝缘层122的侧面与绝缘层123之间设有绝缘层120。在存储柱MP1与MP3之间及存储柱MP2与MP4之间，设有绝缘层140。在区域AR2中与存储柱MP1及MP2相比距区域AR1更远的区域，在绝缘层122的侧面与绝缘层123之间设有绝缘层140。

5.3存储柱的制造方法其次，用图48～图50对存储柱MP的制造方法的一例进行说明。图48～图50分别表示存储单元阵列10的平面及E1-E2截面。

如图48所示，执行与第4实施方式的至图42为止的说明相同的步序，形成2个存储柱MP(图47中说明的存储柱MP1及MP2)及分别对应的阶台HD。

如图49所示，以在Y方向上相邻的方式形成2个存储柱MP(图47中说明的存储柱MP3及MP4)及分别对应的阶台HD。更具体地说，首先形成绝缘层140。其次，通过利用CDE(chemical dry etching)等的各向同性蚀刻，将表面及区域AR1内的绝缘层140去除。其次，重复与第4实施方式的图40～图42相同的步序。

如图50所示，执行与第4实施方式的图43及图44相同的步序，形成配线层125及非磁性体126及磁性体127。

5.4本实施方式的效果如果是本实施方式的构成，能够获得与第1实施方式相同的效果。

进而，如果是本实施方式的构成，能够相对于1个突出部SLb(区域AR2)形成4个存储柱MP。因此，能够提高存储器密度，从而能够实现磁存储器的高集成化。

此外，也可将第2实施方式与第5实施方式组合。即，也可对第2实施方式的第1例～第3例应用本实施方式的存储柱MP及阶台HD的结构。

6.第6实施方式其次，对第6实施方式进行说明。第6实施方式中，对与第1至第5实施方式不同的存储柱MP及阶台HD的结构进行说明。以下，以与第1至第5实施方式的不同点为中心进行说明。

6.1存储单元阵列的平面构成首先，用图51对存储单元阵列10的平面构成的一例进行说明。此外，图51的例子中，省略了磁性体124的底部BB、绝缘层120及122、以及半导体层101及102。

如图51所示，源极线SL及场力线FL的配置与第1实施方式相同。本实施方式中，相对于源极线SL的1个突出部SLb设有6个存储柱MP及阶台HD。更具体地说，在突出部SLb朝向X方向的2条边之上分别设有3个存储柱MP。设置在突出部SLb的1条边之上的3个存储柱MP在Y方向上相邻。隔着突出部SLb配置的2个存储柱MP在X方向上相向。与各存储柱MP对应地设有具有在X方向上延伸的平坦部的阶台HD。即，与突出部SLb朝向X方向的1条边对应地设有在Y方向上相邻的3个阶台HD。

在Y方向上相邻的3个阶台HD之上，在X方向上不同的位置设有MTJ元件。

对应于1条源极线SL的多个MTJ元件经由未图示的开关元件SW分别连接于不同的位线BL。与多条源极线SL分别对应而沿Y方向配置的多个MTJ元件共通连接于1条位线BL。位线BL在Y方向上延伸，设置在场力线FL的上方。

6.2存储柱的构成其次，用图52及图53对存储柱MP的构成进行说明。图52是沿着图51的E1-E2的剖视图。图53是沿着图52的C1-C2线及D1-D2的俯视图。

如图52所示，2个存储柱MP及底部的构成与第5实施方式的图46相同。在阶台HD的上方，在X方向上相邻配置有在Y方向上延伸的3条配线层111。开关元件SW连接于3条配线层111中的任一条。

其次，对存储柱MP的平面构成进行说明。

如图53所示，本实施方式中，6个存储柱MP在区域AR2朝向X方向的2个侧面分别各设有3个。以下，图53的例子中，将隔着绝缘层122设置在纸面右侧的3个存储柱从距绝缘层120较远侧起设为MP1、MP3、及MP5，将设置在纸面左侧的3个存储柱从距绝缘层120较远侧起设为MP2、MP4、及MP6。存储柱MP1～MP6各自作为1个存储器串MS发挥功能。存储柱MP1～MP6在C1-C2平面及D1-D2平面具有Y方向的边比X方向的边长的四边形的形状。存储柱MP1～MP6在Y方向上的长度比绝缘层122的Y方向的长度短。

存储柱MP1～MP6为磁性细线。本实施方式中，在存储柱MP1～MP4中任一个的情况下，都是磁性细线在D1-D2平面中的Y方向的长度与C1-C2平面中的Y方向的长度相同。因此，磁性细线不具有配线宽度方向的起伏。另外，D1-D2平面中的存储柱MP1与存储柱MP2的距离比C1-C2平面中的存储柱MP1与存储柱MP2的距离短。同样，D1-D2平面中的存储柱MP3与存储柱MP4的距离比C1-C2平面中的存储柱MP3与存储柱MP4的距离短。D1-D2平面中的存储柱MP5与存储柱MP6的距离比C1-C2平面中的存储柱MP5与存储柱MP6的距离短。因此，磁性细线在膜面方向上具有起伏。

在绝缘层122的3个侧面与半导体层101及102之间设有绝缘层123。在绝缘层122朝向X方向的面的一部分与绝缘层123之间分别设有存储柱MP1～MP6。在区域AR2中与存储柱MP5及MP6相比距区域AR1更近的区域，在绝缘层122的侧面与绝缘层123之间设有绝缘层120。在存储柱MP1与MP3之间、存储柱MP3与MP5之间、存储柱MP2与MP4之间、及存储柱MP4与MP6之间，设有绝缘层140。在区域AR2中与存储柱MP1及MP2相比距区域AR1更远的区域，在绝缘层122的侧面与绝缘层123之间设有绝缘层140。

6.3本实施方式的效果如果是本实施方式的构成，能够获得与第1实施方式相同的效果。

进而，如果是本实施方式的构成，能够相对于1个突出部SLb(区域AR2)形成6个存储柱MP。因此，能够提高存储器密度，从而能够实现磁存储器的高集成化。

此外，也可将第2实施方式与第6实施方式组合。即，也可对第2实施方式的第1例～第3例应用本实施方式的存储柱MP及阶台HD的结构。

7.变化例等所述实施方式的磁存储器包含：多个第1膜(101)及多个第2膜(102)，在第1方向(Z方向)上交替积层；第1绝缘层(120)，通过多个第1膜及多个第2膜，在与第1方向交叉的第2方向(X方向)上延伸；第2绝缘层(122)，通过多个第1膜及多个第2膜，与第1绝缘层朝向和第1及第2方向交叉的第3方向(Y方向)的面相接；第1磁性体(124)，包含设置在第2绝缘层与多个第1膜及多个第2膜之间的第1部分(存储柱MP)、及连接于第1部分的一端且在第2及第3方向的至少一方向上延伸的第2部分(阶台HD)；第1配线层(SL)，连接于第1磁性体的第1部分的另一端；以及第1磁阻效应元件(MTJ)，连接于第1磁性体的第2部分。

通过应用所述实施方式，提供能够抑制制造成本增加的半导体存储装置。

此外，实施方式并不限定于所述说明的方式，可进行多种变化。

另外，所述实施方式中的“连接”也包括使中间介置例如晶体管或者电阻等其他某物而间接连接的状态。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围或主旨中，并且包含于权利要求书所记载的发明及其均等的范围内。