半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。随着半导体器件的尺寸缩小，MOS晶体管的接触电阻对于MOS晶体管以及整个半导体芯片的性能影响越来越大。为了提高半导体芯片的性能，需要降低MOS晶体管的接触电阻。

目前通过选择性钨生长工艺制成的导电插塞能够有效的增大导电插塞的体积，进而增大导电插塞底部的接触面积，以此实现减小接触电阻的目的。

然而，在现有技术中采用选择性钨生长工艺制成的导电插塞性能有待提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，通过形成第一粘附层，有效的提升了第一开口与第一金属层之间的结合性，减小了外部的杂质进入到所述第一开口内造成金属污染。

为解决上述问题，本发明提供一种半导体结构形成的方法，包括：提供衬底，所述衬底内具有第一金属层；在所述衬底顶部表面形成介质层，所述介质层内具有暴露出所述第一金属层顶部表面的第一开口；采用第一溅射处理对所述第一开口底部暴露出的所述第一金属层表面进行轰击，使所述第一金属层表面的金属材料溅射到所述第一开口侧壁表面以形成第一粘附层；采用第一金属选择性生长工艺在所述第一粘附层表面以及所述第一金属层暴露出的表面形成第二金属层。

可选的，所述衬底包括基底以及位于所述基底内的器件结构，所述第一金属层位于所述器件结构内。

可选的，所述基底的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

可选的，所述第一金属层的材料包括钨、钴或钌。

可选的，所述第二金属层的材料包括钨。

可选的，所述介质层和所述第一开口的形成方法包括：在所述衬底表面形成初始介质层；在所述初始介质层上形成掩膜结构；在所述掩膜结构上形成图形化层，所述图形化层具有暴露部分所述掩膜结构的开口；以所述图形化层为掩膜刻蚀部分所述掩膜结构与所述初始介质层，直至暴露出所述器件结构顶部表面为止，形成所述介质层与所述第一开口；在形成所述介质层与所述第一开口之后，去除所述图形化层与所述掩膜结构。

可选的，所述初始介质层的材料包括二氧化硅、低k介质材料或超低k介质材料。

可选的，所述第一溅射处理采用的离子包括氩离子或氦离子。

可选的，所述第一溅射处理的工艺参数包括：溅射时间5s～10s，溅射功率300W～400W。

可选的，所述第二金属层表面与所述介质层表面平齐。

可选的，所述第二金属层表面低于所述介质层表面，所述半导体结构的形成方法还包括：进行一次或多次溅射生长工艺，在所述第二金属层表面和所述第一粘附层表面形成填充满所述第一开口的导电结构。

可选的，每次所述溅射生长工艺包括：采用第二溅射处理在所述第一开口的侧壁表面形成第二粘附层；采用第二金属选择性生长工艺在所述第一开口内形成第三金属层。

可选的，所述第二溅射处理对第一开口底部暴露出的第二金属层表面进行轰击，使所述第二金属层表面的金属材料溅射至所述第一开口的侧壁表面，形成所述第二粘附层；或者，所述第二溅射处理对第一开口底部暴露出的第三金属层表面进行轰击，使所述第三金属层表面的金属材料溅射至所述第一开口的侧壁表面，形成所述第二粘附层。

可选的，所述第二金属选择性生长工艺在所述第一开口底部暴露出的第二金属层表面、以及所述第一开口侧壁暴露出的第二粘附层表面形成所述第三金属层；或者，所述第二金属选择性生长工艺在所述第一开口底部暴露出的第三金属层表面、以及所述第一开口侧壁暴露出的第二粘附层表面形成所述第三金属层。

可选的，所述第二溅射处理采用的离子包括氩离子或氦离子。

可选的，每次所述第二溅射处理的工艺参数包括：溅射时间5s～10s，溅射功率300W～400W。

可选的，所述第三金属层的材料包括钨。

相应的，本发明还提供了一种由上述任意一种方法所形成的半导体结构，包括：衬底，所述衬底内具有第一金属层；位于所述衬底顶部表面的介质层，所述介质层内具有暴露出所述第一金属层顶部表面的第一开口；位于所述第一开口侧壁表面的第一粘附层；位于所述第一粘附层侧壁表面以及所述第一金属层顶部表面的第二金属层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，通过对所述第一金属层的表面进行第一溅射处理，使所述第一金属层表面的材料溅射到所述第一开口侧壁表面形成第一粘附层，由于采用的是第一溅射处理，溅射后的金属材料会嵌于所述第一开口的侧壁表面，因而所述第一粘附层与所述第一开口的侧壁表面之间具有较高的结合性，进而在所述第一粘附层的侧壁表面与所述第一金属层的顶部表面形成第二金属层，使最终形成的第二金属层与所述第一开口的侧壁表面之间的结合性大大提升，有效的减小了外部的杂质进入到所述第一开口内，进而造成金属污染，以此来提高最终形成的半导体结构的性能。

附图说明

图1和图2是一种半导体结构形成方法各步骤结构示意图；

图3至图6是本发明一实施例中半导体结构形成方法各步骤结构示意图；

图7至图10是本发明另一实施例中半导体结构形成方法各步骤结构示意图。

具体实施方式

正如背景技术所述，在现有技术中采用选择性钨生长工艺制成的导电插塞性能有待提高。以下将结合图1和图2进行说明，图1和图2是一种半导体结构的形成方法各步骤结构示意图。

请参考图1，提供衬底100，所述衬底100内具有器件结构101；在所述器件结构101内形成第一金属层102；在所述衬底100顶部表面以及所述第一金属层102顶部表面形成介质层103，所述介质层103内具有暴露出所述第一金属层102顶部表面的第一开口104。

请参考图2，采用金属选择性生长工艺在所述第一金属层102的顶部表面形成第二金属层105，直至所述第二金属层105填满所述第一开口104为止。

由于金属选择性生长工艺是利用金属钨能够在金属表面生长的特性，在上述实施例中，只有所述第一金属层102的顶部表面具有金属，而所述第一开口104的侧壁表面为介质层材料，因此最终形成的第二金属层102虽然填充满了整个所述第一开口104，但是所述第二金属层102与所述第一开口104侧壁表面之间的结合性并不是很好，这样就容易使所述第二金属层102与所述第一开口104侧壁表面之间产生间隙，容易导致外部的杂质进入到间隙之中，进而扩散至所述介质层内造成金属污染，影响最终形成的半导体结构的性能。

在此基础上，本发明提供一种半导体结构及其形成方法，通过对所述第一金属层的表面进行溅射处理，使所述第一金属层表面的材料溅射到所述第一开口侧壁表面形成第一粘附层，进而在所述第一粘附层的侧壁表面与所述第一金属层的顶部表面形成第二金属层，以此来增强所述第二金属层与所述第一开口侧壁的结合性，进而提高最终形成的半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图3至图6是本发明实施例的一种半导体结构的形成过程各步骤的结构示意图。

请参考图3，提供衬底200，所述衬底200内具有第一金属层201。

在本实施例中，所述衬底200包括基底202以及位于所述基底202内的器件结构203，所述第一金属层201位于所述器件结构203内。

在本实施例中，所述基底202的材料为硅；在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。

所述器件结构203包括栅极结构、电阻结构、电容结构、电感结构或存储栅结构；在本实施例中，所述器件结构203为电阻结构。

在本实施例中，所述第一金属层201的材料为钨；在其他实施例中，所述第一金属层的材料还可以为钴或钌。

请参考图4，在所述衬底200上形成介质层204，所述介质层204内具有暴露出所述第一金属层201顶部表面的第一开口205。

在本实施例中，所述第一开口205的深度与后续形成导电结构的溅射生长次数有关，所述第一开口205的深度越深，则后续需要进行的溅射生长次数越多。

在本实施例中，所述介质层204与所述第一开口205形成方法包括：在所述衬底200表面上形成初始介质层(未图示)；在所述初始介质层上形成掩膜结构(未图示)；在所述掩膜结构上形成图形化层(未图示)，所述图形化层内具有暴露部分所述掩膜结构的开口；以所述图形化层为掩膜刻蚀部分所述掩膜结构与所述初始介质层，直至暴露出所述第一金属层201的顶部表面为止，形成所述介质层204与所述第一开口205；在形成所述介质层204与所述第一开口205之后，去除所述图形化层与所述掩膜结构。

所述初始介质层的材料包括二氧化硅、低k介质材料(指相对介电常数低于3.9的介质材料)或超低k介质材料(指相对介电常数低于2.5的介质材料)。

在本实施例中，所述初始介质层的材料为超低k介质材料(介电常数小于2.5)，所述超低k介质材料为碳硅氧氢化物(SiCOH)。

形成所述初始介质层的工艺包括原子层沉积工艺、化学气相沉积、物理气相沉积或旋转涂覆工艺形成；在本实施例中，所述初始介质层的形成工艺采用化学气相沉积工艺。

在本实施例中，所述掩膜结构包括位于所述衬底上的第一掩膜层、以及位于所述第一掩膜层上的第二掩膜层；在其他实施例中，所述第一掩膜结构还可以为单层掩膜层。

在本实施例中，所述图形化层形成于所述第二掩膜层上，所述图形化层的材料包括光刻胶，所述图形化层的形成工艺包括光刻图形化工艺。

去除所述图形化层的工艺包括湿法去胶工艺或灰化工艺，所述灰化工艺的气体为含氧气体，例如氧气或臭氧。

请参考图5，采用第一溅射处理对所述第一开口205底部暴露出的所述第一金属层201表面进行轰击，使所述第一金属层201表面的金属材料溅射到所述第一开口205侧壁以形成第一粘附层206。

在本实施例中，所述第一溅射处理采用的离子为氩离子；在其他实施例中，所述第一溅射处理采用的离子还可以为氦离子。

由于所述氩离子质量较大，通过高速注入轰击所述第一金属层201的表面，所述氩离子产生的动能够使所述第一金属层201表面的金属材料向外溅射，溅射出的金属材料会嵌于第一开口205侧壁表面形成第一粘附层206，因而形成的所述第一粘附层206与所述第一开口205侧壁表面的结合性较高。另外由于第一金属层201采用的材料为性质稳定的钨，因此由钨材料形成的第一粘附层206不会造成金属污染。

在本实施例中，所述第一溅射处理的工艺参数包括：溅射时间5s～10s，溅射功率300W～400W。

在本实施例中，形成的所述第一粘附层206的厚度(指垂直于所述第一开口侧壁的方向)和高度(指平行于所述第一开口侧壁的方向)与所述第一溅射处理时的工艺参数相关，溅射时间越久形成的所述第一粘附层206的厚度越厚，如溅射时间为5s～10s时，形成的所述第一粘附层206的厚度为5埃～8埃；溅射功率越大，形成的所述第一粘附层206的高度越高，如溅射功率为300W～400W时，形成的所述第一粘附层206的高度为4nm～5nm。

请参考图6，采用第一金属选择性生长工艺在所述第一粘附层206表面以及所述第一金属层201暴露出的表面形成第二金属层207。

在本实施例中，形成的所述第二金属层207是用于将所述器件结构203与外界形成电路连结构，实现半导体结构的电学功能。在本实施例中，所述第二金属层207的材料为钨。

在本实施例中，所述第一金属选择性生长采用的前驱材料包括：六氟化钨(WF

在本实施例中，所述第一金属选择性生长的工艺参数包括：沉积温度320℃～380℃，沉积时间20s～80s。

在本实施例中，所述第一金属选择性生长工艺是利用金属钨能够在金属表面生长的特性，在所述第一粘附层206与所述第一金属层201暴露出的表面形成第二金属层207，由于所述第二金属层207与所述第一开口205侧壁表面之间通过所述第一粘附层206进行承接，能够使形成的第二金属层207与所述第一开口205的侧壁表面之间的结合性大大提升，有效的减小了外部的杂质进入到所述第一开口205内，进而造成金属污染，以此来提高最终形成的半导体结构的性能。

由于在不同的工艺需求下，所述第一开口205的深度是不同的，形成的所述第二金属层207存在着填充满或未填充满所述第一开口205的情况。在本实施例中，所述第二金属层207填充满所述第一开口205。

相应的，请继续参考图6，本发明还提供了一种由上述方法所形成的半导体结构，包括：衬底200，所述衬底200内具有第一金属层201；位于所述衬底200上的介质层204，所述介质层204内具有暴露出所述第一金属层201顶部表面的第一开口205；位于所述第一开口205侧壁表面的第一粘附层206；位于所述第一粘附层206侧壁表面以及所述第一金属层201顶部表面的第二金属层207。

图7至图10是本发明另一实施例中半导体结构形成方法各步骤结构示意图。

请参考图7，提供衬底300，所述衬底300内具有第一金属层301；在所述衬底300上形成介质层302，所述介质层302内具有暴露出所述第一金属层301顶部表面的第一开口303。

在本实施例中，所述衬底300包括基底以及位于所述基底内的器件结构(未标示)，所述第一金属层301位于所述器件结构内。

所述衬底300、第一金属层301、介质层302和第一开口303如实施例图3与图4及相关说明所述，在此不做赘述。

请参考图8，采用第一溅射处理对所述第一开口303底部暴露出的所述第一金属层301表面进行轰击，使所述第一金属层301表面的金属材料溅射到所述第一开口303侧壁表面以形成第一粘附层304；采用第一金属选择性生长工艺在所述第一粘附层304表面以及所述第一金属层301暴露出的表面形成第二金属层305。

如果所述第一粘附层304的厚度(指垂直于所述第一开口侧壁的方向)过厚时，需要所述第一溅射处理对所述第一金属层301的轰击时间也就较长，这样会影响生产效率；如果所述第一粘附层304的厚度过薄时，大部分的金属材料是嵌于所述第一开口303侧壁内的，只用很少量的暴露在所述第一开口303侧壁表面，这样会影响后续所述第二金属层305的生长，进而影响所述第二金属层305与所述第一开口303侧壁之间的结合性。具体的，在本实施例中，所述第一粘附层304的厚度为5埃～8埃，对应的所述第一溅射处理的溅射时间为5s～10s。

如果所述第一粘附层304的高度(指平行于所述第一开口侧壁的方向)过高时，需要的溅射功率会较高，这样对所述第一金属层301的损坏也越大；如果所述第一粘附层304的高度过低时，则后续需要进行的溅射生长工艺次数也会增多，这样会影响生产效率。具体的，在本实施例中，所述第一粘附层304的高度为4nm～5nm，对应的所述第一溅射处理的溅射功率为300W～400W。

在本实施例中，所述第二金属层305的材料为钨。

在本实施例中，所述第一金属选择性生长采用的前驱材料包括：六氟化钨(WF

在本实施例中，所述第一金属选择性生长的工艺参数包括：沉积温度320℃～380℃，沉积时间20s～80s。

在本实施例中，所述第二金属层305未填满所述第一开口303，即所述第二金属层305顶部表面低于所述介质层302顶部表面。

当所述第二金属层305未填满所述第一开口303时，所述半导体结构的形成方法还包括：进行一次或多次溅射生长工艺，在所述第二金属层305表面和所述第一粘附层304表面形成填充满所述第一开口303的导电结构。

在本实施例中，进行多次溅射生长工艺后，在所述第二金属层305表面和所述第一粘附层304表面形成填充满所述第一开口303的导电结构。在其他实施例中，还可以在进行一次溅射生长工艺后，在所述第二金属层表面和所述第一粘附层表面形成填充满所述第一开口的导电结构。

在本实施例中，每次所述溅射生长工艺包括：采用第二溅射处理在所述第一开口303的侧壁表面形成第二粘附层；采用第二金属选择性生长工艺在所述第一开口303内形成第三金属层。具体请参考图9至图10，本实施例中，以进行两次溅射生长工艺为例进行说明。

请参考图9，采用第一次第二溅射处理在所述第一开口303的侧壁形成第一次第二粘附层306a；采用第一次第二金属选择性生长工艺在所述第一开口303内形成第一次第三金属层307a。

在本实施例中，所述第一次第二溅射处理对所述第一开口303底部暴露出的第二金属层305表面进行轰击，使所述第二金属层305表面的金属材料溅射至所述第一开口303的侧壁，形成第一次第二粘附层306a；所述第一次第二金属选择性生长工艺在所述第一开口303底部暴露出的第二金属层305表面、以及所述第一开口303侧壁暴露出的第一次第二粘附层306a表面形成第一次第三金属层307a。

在本实施例中，所述第一次第二溅射处理采用的离子采用氩离子；在其他实施例中，所述第一次第二溅射处理采用的离子还可以为氦离子。

在本实施例中，所述第一次第二溅射处理的工艺参数包括：溅射时间5s～10s，对应的所述第一次第二粘附层306a的厚度为5埃～8埃；溅射功率300W～400W，对应的所述第一次第二粘附层306a的高度为4nm～5nm。

在本实施例中，所述第一次第二金属选择性生长采用的前驱材料包括：六氟化钨(WF

在本实施例中，所述第一金属选择性生长的工艺参数包括：沉积温度320℃～380℃，沉积时间20s～80s。

请参考图10，采用第二次第二溅射处理在所述第一开口303的侧壁形成第二次第二粘附层306b；采用第二次第二金属选择性生长工艺在所述第二开口303内形成第二次第三金属层307b。

在本实施例中，所述第二次第二溅射处理对第一开口303底部暴露出的第一次第三金属层307a表面进行轰击，使第一次第三金属层307a表面的金属材料溅射至所述第一开口303的侧壁，形成第二次第二粘附层306b；所述第二金属选择性生长工艺在所述第一开口303底部暴露出的第一次第三金属层307a表面、以及所述第一开口303侧壁暴露出的第二次第二粘附层306b表面形成所述第二次第三金属层307b。

在本实施例中，所述第二次第二溅射处理采用的离子采用氩离子；在其他实施例中，所述第二次第二溅射处理采用的离子还可以为氦离子。

在本实施例中，所述第二次第二溅射处理的工艺参数包括：溅射时间5s～10s，对应的所述第二次第二粘附层306b的厚度为5埃～8埃；溅射功率300W～400W，对应的所述第二次第二粘附层306b的高度为4nm～5nm。

在本实施例中，第一次第三金属层307a与第二次第三金属层307b的材料为钨。

在本实施例中，所述第二次第二金属选择性生长采用的前驱材料包括：六氟化钨(WF

在本实施例中，所述第一金属选择性生长的工艺参数包括：沉积温度320℃～380℃，沉积时间20s～80s。

在本实施例中，由第一次第二粘附层306a、第一次第三金属层307a、第二次第二粘附层306b以及第二次第三金属层307b形成的导电结构用于将所述衬底200内的器件结构与外界形成电路连结构，实现半导体结构的电学功能。

相应的，在本实施例中还提供一种如图10所示的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。