集成芯片及其制造方法

技术领域

本发明实施例是有关于一种集成芯片及其制造方法。

背景技术

微机电系统(microelectromechanical systems，MEMS)是一种将微型化的机械元件及机电元件(electro-mechanical element)集成在集成芯片上的技术。MEMS器件常常使用微制作技术制成。近年来，MEMS器件已得到广泛应用。举例来说，MEMS器件存在于手机(例如加速度计、陀螺仪、数字罗盘)、压力传感器、微流体元件(例如阀、泵)、光学开关(例如反射镜)等。对于许多应用，MEMS器件电连接到应用专用集成电路(application-specificintegrated circuit，ASIC)，且电连接到外部电路系统，以形成完整的MEMS系统。通常，连接是通过打线结合(wire bonding)形成的，但是也可使用其他方法。

发明内容

本申请提供一种集成芯片，所述集成芯片包括：器件衬底，具有第一微机电系统器件及相对于所述第一微机电系统器件在横向上偏置开的第二微机电系统器件；顶盖结构，上覆在所述器件衬底上，其中所述顶盖结构包括上覆在所述第一微机电系统器件上的第一空腔及上覆在所述第二微机电系统器件上的第二空腔，其中所述第一空腔具有第一气体压力，且其中所述第二空腔具有与所述第一空腔不同的第二气体压力；以及释气层，邻接所述第一空腔，其中所述释气层包含具有释气物质的释气材料，且其中所述释气材料是非晶态的。

本申请提供一种集成芯片，所述集成芯片包括：半导体衬底，包含第一材料；内连结构，上覆在所述半导体衬底上；钝化结构，上覆在所述内连结构上；微机电系统(MEMS)衬底，上覆在所述内连结构上，其中所述微机电系统衬底包括第一可移动元件及相对于所述第一可移动结构在横向上偏置开的第二可移动元件；顶盖衬底，上覆在所述微机电系统衬底上，其中所述顶盖衬底包括上覆在所述第一可移动结构上的第一空腔及上覆在所述第二可移动结构上的第二空腔，其中所述第一空腔具有第一气体压力且所述第二空腔具有第二气体压力，且其中所述顶盖衬底包含所述第一材料；获得层，设置在所述第二空腔内，其中所述获得层被配置成从所述第二空腔吸收释气物质；以及释气层，设置在所述钝化结构内且邻接所述第一空腔，其中所述释气层被配置成将所述释气物质释放到所述第一空腔中，使得所述第一气体压力大于所述第二气体压力，其中所述释气层包含第二材料，且其中所述第二材料是所述第一材料的非晶体形式。

本申请提供一种制造集成芯片的方法，所述方法包括：在半导体衬底之上形成内连结构；在所述内连结构之上形成钝化结构；在所述钝化结构中形成释气层，其中所述释气层包含释气材料，所述释气材料具有释气耗尽温度；形成包括第一空腔及第二空腔的顶盖结构；形成包括第一可移动元件及第二可移动元件的微机电系统(MEMS)衬底；执行第一结合工艺以将所述微机电系统衬底结合到所述顶盖结构，其中所述第一结合工艺达到比所述释气耗尽温度低的第一最大结合温度；以及执行第二结合工艺以将所述微机电系统衬底结合到所述内连结构，其中所述第一空腔上覆在所述第一可移动元件上且所述第二空腔上覆在所述第二可移动元件上，其中所述第二结合工艺达到比所述释气耗尽温度低的第二最大结合温度，且其中所述第二结合工艺以第一气体压力密封所述第一空腔且以第二气体压力密封所述第二空腔。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出集成芯片的一些实施例的剖视图，所述集成芯片具有设置在第一空腔内的释气层(outgas layer)及第一微机电系统(MEMS)器件以及设置在第二空腔内的获得层(getter layer)及第二微机电系统器件。

图2到图4示出根据图1所示集成芯片的一些替代实施例的集成芯片的剖视图。

图5A到图5B示出微机电系统加速度计的一些实施例。

图6A到图6B示出微机电系统陀螺仪的一些实施例。

图7到图22示出形成集成芯片的方法的一些实施例的剖视图，所述集成芯片具有设置在第一空腔内的释气层及第一微机电系统器件以及设置在第二空腔内的获得层及第二微机电系统器件。

图23示出形成集成芯片的一些实施例的方法，所述集成芯片具有设置在第一空腔内的释气层及第一微机电系统器件以及设置在第二空腔内的获得层及第二微机电系统器件。

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

微机电系统器件可用于各种各样的应用中，举例来说，运动传感器用于消费电子产品(consumer electronics)(例如智能手机、平板电脑、游戏机、智能电视及汽车碰撞探测系统)中的运动激活用户界面(motion-activated user interface)。为了在三维空间内捕捉完整的运动范围，可将多个微机电系统器件集成到单个集成芯片上。举例来说，运动传感器常常将加速度计与陀螺仪结合使用。加速度计探测线性运动。陀螺仪探测角运动。为了满足消费者对低成本、高品质及小的器件占用面积(device footprint)的需求，加速度计及陀螺仪可由一起集成在同一衬底上的微机电系统(MEMS)器件形成。加速度计与陀螺仪尽管共享同一衬底且因此制造工艺相同，但它们利用不同的操作条件。举例来说，陀螺仪常常封装在真空中以获得最佳性能。相反，加速度计则常常封装在预定的压力(例如，1个大气压)下以产生平滑的频率响应。

因此，本公开涉及一种具有一起集成在单个衬底上的两个或更多个微机电系统器件的集成电路。根据用于形成集成电路的一些工艺，在半导体衬底之上形成内连结构。在内连结构的第一区中形成包含释气物质的释气层且在内连结构的相对于第一区在横向上偏置开的第二区中形成获得层。将包括用于第一微机电系统器件的一个或多个可移动元件以及用于第二微机电系统器件的一个或多个可移动元件的微机电系统衬底结合到内连结构。将包括第一空腔及第二空腔的顶盖结构结合到微机电系统衬底，以使得第一空腔上覆在第一微机电系统器件上且第二空腔上覆在第二微机电系统器件上。将顶盖结构结合到微机电系统衬底会密封第一空腔及第二空腔。释气层邻接第一空腔且获得层邻接第二空腔，其中第一空腔具有第一气体压力且第二空腔具有第二气体压力。释气层被配置成保持或维持第一气体压力且获得层被配置成保持或维持第二空腔中的真空，以使得第一气体压力大于第二气体压力。

以上工艺的挑战涉及释气层在高温(例如，400摄氏度(℃)以上的温度)下放出释气物质的能力。举例来说，释气层可包含释气材料(例如，通过高密度等离子体(highdensity plasma，HDP)化学气相沉积(chemical vapor deposition，CVD)工艺沉积的氧化硅)，所述释气材料被配置成在第一微机电系统器件的操作期间有利于释气且保持或维持第一空腔中的第一气体压力。释气材料可具有低的释气激活温度(例如，低于150摄氏度)且可在达到释气耗尽温度(例如，近似400摄氏度)之前放出释气物质中的大多数释气物质。然而，将微机电系统衬底结合到内连结构可包括达到大于或等于释气耗尽温度的最大结合温度(例如，约420摄氏度)。因此，在将微机电系统衬底结合到内连结构的同时，可将释气物质中的大多数释气物质从释气层放到制作腔室中。因此，在密封第一空腔之前，释气层可耗尽释气物质。这会减弱释气层在制作第一微机电系统器件之后保持、维持和/或实现第一空腔中的预定压力(例如，1个大气压)的能力，从而降低第一微机电系统器件的品质因数(quality factor)、稳定性和/或耐久性。

本申请的各种实施例涉及改善的释气层，所述改善的释气层被配置成在制作集成芯片之后持续放出释气物质。集成芯片包括上覆在半导体衬底上的内连结构。包括用于第一微机电系统器件的一个或多个可移动元件以及用于第二微机电系统器件的一个或多个可移动元件的微机电系统衬底上覆在内连结构上。包括第一空腔及第二空腔的顶盖结构上覆在微机电系统衬底上，以使得第一空腔上覆在第一微机电系统器件上且第二空腔上覆在第二微机电系统器件上。释气层邻接第一空腔且获得层邻接第二空腔，所述释气层包含具有高成分(composition)的释气物质(例如，氢(H))的释气材料(例如，氢化非晶硅(例如，a-Si:H))。因此，第一空腔具有第一气体压力且第二空腔具有小于第一气体压力的第二气体压力。释气材料具有低的释气激活温度(例如，约100摄氏度)且在高温(例如，大于570摄氏度)下持续地放出释气物质。这是由于释气材料具有高成分的释气物质和/或释气材料是非晶态的。非晶释气材料的随机结构使得在高温(例如，大于420摄氏度)下持续释放释气物质。因此，在将微机电系统衬底结合到内连结构之后以及在密封第一空腔之后，释气层将持续放出释气物质，以使得释气层可在第一微机电系统器件的操作期间帮助实现、保持和/或维持第一空腔的第一气体压力。这会增加集成电路的品质因数、稳定性和/或耐久性。

图1示出集成芯片100的一些实施例的剖视图，集成芯片100具有分别设置在空腔136、140内的多个微机电系统(MEMS)器件135、137。

集成芯片100包括器件衬底101及顶盖结构125，其中器件衬底101位于顶盖结构125之下。器件衬底101包括半导体衬底102、内连结构104及微机电系统衬底124。在一些实施例中，在半导体衬底102之上和/或半导体衬底102内设置有一个或多个有源元件106(例如，晶体管)。在又一些实施例中，所述一个或多个有源元件106可包括设置在半导体衬底102内且布置在栅极110下方的源极/漏极区108。内连结构104包括内连介电结构115、多个导通孔112及多条导电配线114。导通孔112及导电配线114设置在内连介电结构115内且可电耦合到所述一个或多个有源元件106。导电配线114可包括上覆在内连介电结构115的上表面上且设置在钝化结构118内的上部导电配线层114a。

钝化结构118沿着内连介电结构115的上表面延伸。在上部导电配线层114a上上覆有上部导电层116。沿着微机电系统衬底124的下表面设置有多晶硅层122。沿着延伸穿过钝化结构118的微机电系统衬底124的突起部(protrusion)设置有导电结合结构120。导电结合结构120可通过多晶硅层122而与微机电系统衬底124隔开。导电结合结构120可各自直接接触上部导电配线层114a。顶盖结构125上覆在微机电系统衬底124上，其中第一空腔136及第二空腔140各自界定在顶盖结构125与器件衬底101之间。顶盖结构125包括顶盖衬底128及顶盖介电层126，其中顶盖介电层126沿着顶盖衬底128的下表面连续地延伸。

微机电系统衬底124包括分别布置在第一空腔136及第二空腔140中的第一微机电系统器件135及第二微机电系统器件137。在一些实施例中，第一微机电系统器件135包括邻接第一空腔136的一个或多个第一可移动元件134且第二微机电系统器件137包括邻接第二空腔140的一个或多个第二可移动元件138。所述一个或多个第一可移动元件134和/或所述一个或多个第二可移动元件138可各自为微机电系统衬底124的一部分。在一些实施例中，第一空腔136及第二空腔140延伸到器件衬底101和/或顶盖结构125中。举例来说，如图1中所示，第一空腔136及第二空腔140各自延伸到钝化结构118中以为所述一个或多个第一可移动元件134和/或所述一个或多个第二可移动元件138提供间隙(clearance)。在其他实施例中，第一空腔136及第二空腔140延伸到内连结构104和/或半导体衬底102中。在一些实施例中，在第一空腔136及第二空腔140内设置有停止件结构132，其中停止件结构132被配置成防止所述一个或多个第一可移动元件134和/或所述一个或多个第二可移动元件138粘连到钝化结构118。停止件结构132设置在钝化结构118内且各自包括第一停止件层132a及上覆在第一停止件层132a上的第二停止件层132b。在一些实施例中，第一停止件层132a被配置成粘着层。

在导电结合结构120与上部导电配线层114a之间设置有第一多个气密密封边界(hermetic seal boundaries)，且在顶盖结构125与微机电系统衬底124之间设置有第二多个气密密封边界。因此，第一空腔136具有第一气体压力且第二空腔140具有与第一气体压力不同的第二气体压力。在一些实施例中，第一多个气密密封边界及第二多个气密密封边界会有利于使第一空腔136及第二空腔140在横向上彼此相邻设置在器件衬底101中的同时具有不同的气体压力。在一些实施例中，第一气体压力大于第二气体压力。

在钝化结构118内且邻接第一空腔136设置有释气层130，其中释气层130被配置成有利于和/或有助于第一空腔136具有、保持和/或维持第一气体压力。此外，上部导电层116包括邻接第二空腔140的获得层116a，其中获得层116a被配置成有利于和/或有助于第二空腔140具有、保持和/或维持第二气体压力。在一些实施例中，获得层116a可为或包含反应材料(例如，钛)，所述反应材料被配置成吸收第二空腔140内的释气物质。在一些实施例中，释气物质可例如为或包括氧气(O

在一些实施例中，释气材料可包含高浓度的释气物质。举例来说，释气材料可为或包含具有高成分的释气物质(例如，氢(H))的氢化非晶硅(例如，a-Si:H)。在一些实施例中，释气材料可具有非晶结构，所述非晶结构具有包括一个或多个缺陷的连续随机晶格结构，所述一个或多个缺陷包括例如悬空键。在此种实施例中，在释气层130的制作期间，释气材料可由包含释气物质的反应气体(例如SiH

在一些实施例中，在集成芯片100的制作期间，导电结合结构120通过例如共晶结合而结合到上部导电配线层114a。共晶结合被配置成形成所述第一多个气密密封边界且可达到最大结合温度(例如，约435摄氏度)。在又一些实施例中，如果释气层130包含具有低的释气激活温度(例如，低于150摄氏度)及低的释气耗尽温度(例如，约400摄氏度)的另一释气材料(例如，通过高密度等离子体化学气相沉积工艺沉积的二氧化硅)，则在执行共晶结合之后可从所述另一释气材料放出释气物质中的大部分释气物质。在此些实施例中，在密封第一空腔136和/或第二空腔140之前，释气物质中的大多数释气物质和/或全部释气物质被放出，使得第一空腔136可能不实现、维持和/或保持第一气体压力，从而降低第一微机电系统器件135的性能。在根据本公开的实施例中，包含释气材料(例如，a-Si)的释气层130确保在密封第一空腔136之前释气物质中的大多数释气物质不被从释气材料放出。这部分地是由于释气材料具有高的释气耗尽温度(例如，大于570摄氏度)。因此，释气层130可在执行共晶结合之后、在密封第一空腔136之后和/或在制作集成芯片100之后持续放出释气物质。这继而有利于释气层130保持、实现和/或维持第一空腔136中的第一气体压力，从而提高集成芯片100的可靠性、耐久性及性能。在一些实施例中，当第一微机电系统器件135被配置成加速度计时，通过确保第一气体压力被设定成预定压力(基于加速度计应用)，第一微机电系统器件135的品质因数得到提高。

图2示出根据图1的集成芯片100的一些替代实施例的集成芯片200的剖视图。

集成芯片200包括上覆在器件衬底101上的顶盖结构125。器件衬底101包括半导体衬底102、内连结构104、钝化结构118及微机电系统衬底124。半导体衬底102可例如为或包含块状衬底(例如，块状硅衬底)、晶体硅(c-Si)(例如多晶硅(多Si)或单晶硅(单Si))、绝缘体上硅(silicon-on-insulator，SOI)衬底、或另一种合适的衬底材料。在半导体衬底102上和/或半导体衬底102内可设置有一个或多个有源元件106。内连结构104上覆在半导体衬底102的前侧表面上且被配置成提供与半导体衬底102内的所述一个或多个有源元件106和/或掺杂区的电耦合。

内连结构104包括内连介电结构115、多条导电配线114及多个导通孔112。在一些实施例中，内连介电结构115可包括一个或多个层间介电(inter-level dielectric，ILD)层。在又一些实施例中，所述一个或多个ILD层可例如为或包含氧化物(例如二氧化硅)、低介电常数介电材料、另一种合适的介电材料等。所述多个导通孔112和/或所述多条导电配线114可例如各自为或包含铝、铜、铝铜、钨、钛、前述材料的组合等。导电配线114可包括沿着内连介电结构115的上表面设置的上部导电配线层114a。在一些实施例中，上部导电配线层114a可例如为或包含铝、铜、前述材料的组合等，和/或可具有约8,000埃或介于约7,500埃到8,500埃的范围内的厚度。在一些实施例中，在半导体衬底102内设置有衬底拾取区212且所述衬底拾取区212可通过内连结构104电耦合到地。

钝化结构118沿着内连介电结构115的上表面延伸。钝化结构118包括一个或多个钝化层和/或结构。在一些实施例中，钝化结构118包括延伸跨过内连介电结构115的上表面的第一钝化层204、上覆在第一钝化层204上的第二钝化层206及上覆在第二钝化层206上的第三钝化层208。在一些实施例中，第一钝化层204可例如为或包含氧化物(例如二氧化硅)、另一种合适的氧化物等，和/或可具有约4,000埃、12,000埃或介于约11,500埃到12,500埃的范围内的厚度。在一些实施例中，第二钝化层206可例如为或包含富硅氧化物(siliconrich oxide)、二氧化硅、或另一种合适的介电材料，和/或可具有约1,500埃或介于约1,250埃到1,750埃的范围内的厚度。在又一些实施例中，第三钝化层208可例如为氮化硅、碳化硅等，和/或可具有约4,000埃或介于约3,500埃到4,500埃的范围内的厚度。

在上部导电配线层114a上可上覆有上部导电层116。在一些实施例中，上部导电层116可例如为或包含钛、钽等，和/或可具有约1,800埃或介于约1,600埃到2,000埃的范围内的厚度。在上部导电层116上可上覆有介电保护层202。在一些实施例中，介电保护层202可例如为或包含氮氧化硅、氮化硅等，和/或可具有约320埃或介于约270埃到370埃的范围内的厚度。此外，上部导电层116可包括邻接第二空腔140的获得层116a，其中获得层116a的上表面及侧壁暴露到第二空腔140。

在内连结构104上上覆有微机电系统衬底124。多晶硅层122沿着微机电系统衬底124的下表面延伸。沿着延伸穿过钝化结构118的微机电系统衬底124的突起部设置有导电结合结构120。在一些实施例中，微机电系统衬底124可为或包含与半导体衬底102相同的材料。举例来说，在一些实施例中，微机电系统衬底124可为或包含块状衬底(例如，块状硅衬底)、晶体硅(c-Si)(例如多晶硅(多Si)、或单晶硅(单Si))、绝缘体上硅(SOI)衬底、或另一种合适的衬底材料。顶盖结构125上覆在微机电系统衬底124上，其中第一空腔136及第二空腔140各自界定在顶盖结构125与器件衬底101之间。顶盖结构125包括顶盖衬底128及顶盖介电层126。在一些实施例中，顶盖衬底128可为或包含与半导体衬底102和/或微机电系统衬底124相同的材料。举例来说，在一些实施例中，顶盖衬底128可为或包含块状衬底(例如，块状硅衬底)、晶体硅(c-Si)(例如多晶硅(多Si)、或单晶硅(单Si))、绝缘体上硅(SOI)衬底、或另一种合适的衬底材料。

在一些实施例中，多晶硅层122可例如为或包含本征多晶硅、掺杂多晶硅等。此外，邻接第一空腔136和/或第二空腔140的多晶硅层122的下表面和/或侧壁可为粗糙的和/或包括多个突起部。在此些实施例中，多晶硅层122被配置成防止与设置在第一空腔136和/或第二空腔140内的其他结构和/或层粘连(stiction)。在一些实施例中，导电结合结构120可例如为或包含镍、金、锗、铝、铜、前述材料的组合等。在又一些实施例中，顶盖介电层126可例如为或包含氧化物(例如二氧化硅)、另一种合适的介电材料等。

此外，微机电系统衬底124包括分别布置在第一空腔136及第二空腔140中的第一微机电系统器件135及第二微机电系统器件137。在一些实施例中，第一微机电系统器件135包括邻接第一空腔136的一个或多个第一可移动元件134且第二微机电系统器件137包括邻接第二空腔140的一个或多个第二可移动元件138。所述一个或多个第一可移动元件134和/或所述一个或多个第二可移动元件138可各自为微机电系统衬底124的一部分。在又一些实施例中，在第一空腔136及第二空腔140内设置有停止件结构132，其中停止件结构132被配置成防止所述一个或多个第一可移动元件134和/或所述一个或多个第二可移动元件138粘连到钝化结构118。停止件结构132设置在钝化结构118内且各自包括第一停止件层132a及上覆在第一停止件层132a上的第二停止件层132b。在一些实施例中，第一停止件层132a可例如为或包含钛、富钛层、钽等，和/或可具有约130埃或介于约100埃到160埃的范围内的厚度。在又一些实施例中，第二停止件层132b可例如为或包含氮化硅、碳化硅等，和/或可具有约500埃或介于约450到550埃的范围内的厚度。此外，在停止件结构132的侧区段(lateralsegment)与钝化结构118之间可设置有介电顶盖层210。在一些实施例中，介电顶盖层210可例如为或包含氮化硅、碳化硅等，和/或可具有约3,500埃或介于约3,000埃到4,000埃的范围内的厚度。

在钝化结构118内设置有释气层130。释气层130具有邻接第一空腔136的弯曲的、圆形的和/或凹的上表面130us。此外，释气层130的下表面与下伏的介电保护层202的上表面隔开距离ds。在一些实施例中，距离ds为约3,400埃或介于约3,000埃到3,800埃的范围内。释气层130被配置成有利于实现、保持和/或维持第一空腔136的第一气体压力。释气层130包含释气材料。在一些实施例中，释气材料可例如为或包含具有高成分的释气物质(例如氢)的氢化非晶硅(例如，a-Si:H)。在再一些实施例中，释气材料可例如为或包含非晶硅(例如，a-Si)。在一些实施例中，半导体衬底102、微机电系统衬底124、和/或顶盖衬底128可为或包含释气材料的晶体形式。在又一些实施例中，半导体衬底102、微机电系统衬底124、和/或顶盖衬底128可各自为或包含晶体硅(例如，多Si或单Si)，而释气层130可为或包含非晶硅(a-Si)。因此，释气层130可在高温(例如，大于570摄氏度的温度)下放出释气物质；从而提高集成芯片200的品质因数、性能和/或耐久性。

图3示出根据图2的集成芯片200的一些替代实施例的集成芯片300的剖视图。

如图3中所示，导电结合结构120可各自包括延伸到钝化结构118中的倾斜侧壁。此外，所述一个或多个第一可移动元件134可包括在横向上彼此相邻的第一组可移动元件302与第二组可移动元件304。在一些实施例中，第一组可移动元件302通过微机电系统衬底124的区段124s而与第二组可移动元件304在横向上隔开。第一组可移动元件302及第二组可移动元件304二者设置在第一空腔136内且邻接第一空腔136。在又一些实施例中，第一空腔136从在横向上围绕微机电系统衬底124的区段124s的一个或多个侧的第一组可移动元件302连续地延伸到第二组可移动元件304。

图4示出根据图2的集成芯片200的一些替代实施例的集成芯片400的剖视图。

如图4中所示，所述一个或多个第一可移动元件134直接上覆在设置在第一空腔136内的空腔电极114e上。在一些实施例中，空腔电极114e是上部导电配线层114a的一部分。在一些实施例中，在集成芯片400的操作期间，可探测空腔电极114e与所述一个或多个第一可移动元件134之间的电容改变且将其转换成电信号。可通过内连结构104将电信号载送到所述一个或多个有源元件106。

图5A到图5B示出电容式微机电系统加速度计(capacitive MEMS accelerometer)500的一些实施例的各种视图。应理解，电容式微机电系统加速度计500是出于例示目的而包括的一种可能类型的微机电系统加速度计，且不对与本公开的实施例结合使用的微机电系统加速度计的类型施加任何限制。

电容式微机电系统加速度计500包括彼此平行取向的第一导电板502A与第二导电板502B。电容式微机电系统加速度计500的电容与第一导电板502A及第二导电板502B的面积(A)以及它们之间的距离d成比例。因此，如果第一导电板502A与第二导电板502B之间的距离d改变，则电容会改变。第二导电板502B刚性地附接到总成504。第一导电板502A则通过弹簧506弹性地附接到总成504。

当电容式微机电系统加速度计500沿着平行于d的方向经历线性加速度事件(linear acceleration event)时，第二导电板502B与总成504一起移动，而第一导电板502A最初不移动。而是，弹簧506膨胀，使得第一导电板502A最初保持静止。可利用由第一导电板502A相对于第二导电板502B的移动引起的所得电容改变来确定加速度的大小和/或方向。

在线性加速度事件完成时，第一导电板502A将以平衡位置为中心振荡，直到空气摩擦的阻尼效应(damping effect)使其减慢且最终停止。因此，在一些实施例中，期望调节空气摩擦的阻尼效应以高效地探测第一线性加速度事件、同时在足够的时间中阻尼来自第一线性加速度事件的振荡以探测下一线性加速度事件。空气摩擦的阻尼效应可通过环绕电容式微机电系统加速度计500的气体的气体压力来调节。在一些实施例中，约1个大气压的气体压力可实现有效阻尼。还应理解，图5A到图5B的示例性电容式微机电系统加速度计500是“1轴式”加速度计。为了探测三维(three-dimensional，3D)空间中线性加速度的完整范围，可一起利用三个或更多个正交取向的电容式微机电系统加速度计500来形成“3轴式”加速度计。

图6A到图6B示出环形微机电系统陀螺仪600的一些实施例的各种视图。图6A示出环形微机电系统陀螺仪600的俯视图。图6B示出环形微机电系统陀螺仪600的剖视图。应理解，环形微机电系统陀螺仪600是出于例示目的而包括的一种可能类型的微机电系统陀螺仪，且不对与本公开的实施例结合使用的微机电系统陀螺仪的类型施加任何限制。环形微机电系统陀螺仪600包括环状环(annular ring)602。环状环602由附接在第一节点606A及第二节点606B处的辐条(spoke)604支撑在自由空间中。

在环形微机电系统陀螺仪600的操作期间，环状环602以谐振频率振动。致动器或换能器(未示出)在第一节点606A及第二节点606B处附接到环状环602的上表面，且电连接到辐条604上的结合焊盘。致动器或换能器驱动环状环602进入谐振振动模式。当环形微机电系统陀螺仪600处于谐振状态且没有经受任何角加速度时，第一节点606A沿径向移动，而第二节点606B保持静止。然而，当环形微机电系统陀螺仪600经受角加速度事件(例如，旋转608)时，科里奥利力(Coriolis force)会改变环状环602的谐振状态，从而引起第二节点606B移动。通过探测第一节点606A与第二节点606B的相对运动，可测量环形微机电系统陀螺仪600的角加速度。

与在线性加速度事件期间振荡的电容式微机电系统加速度计500不同，环形微机电系统陀螺仪600的环状环602在操作时保持谐振状态。这样一来，空气摩擦的阻尼效应是不期望的，因为空气摩擦的阻尼效应需要来自致动器或换能器的附加功率来驱动环状环602进入谐振状态。因此，在一些实施例中，期望通过将环形微机电系统陀螺仪600密封在真空中来消除空气摩擦的阻尼效应，以高效地探测角加速度事件。真空可通过抑制由于空气摩擦造成的能量耗散来提高环形微机电系统陀螺仪600的性能。

图7到图22示出根据本公开的形成集成芯片的方法的一些实施例的剖视图700到剖视图2200，所述集成芯片具有设置在第一空腔内的释气层及第一微机电系统(MEMS)器件以及设置在第二空腔内的获得层及第二微机电系统器件。尽管参照方法来阐述图7到图22中所示的剖视图700到剖视图2200，然而应理解，图7到图22中所示的结构并不仅限于所述方法，而是可单独地独立于所述方法。此外，尽管图7到图22被阐述为一系列动作，然而应理解，这些动作并不是限制性的，这是因为在其他实施例中可改变所述动作的次序，且所公开的方法也可适用于其他结构。在其他实施例中，可全部或部分地省略所示出和/或所阐述的一些动作。

如图7的剖视图700所示，提供半导体衬底102，且在半导体衬底102之上/半导体衬底102内形成一个或多个有源元件106。在一些实施例中，所述一个或多个有源元件106可为或包括晶体管。在此种实施例中，所述一个或多个有源元件106的源极/漏极区108可通过对半导体衬底102执行选择性离子注入工艺(selective ion implantation process)来形成，从而将掺杂剂注入到半导体衬底102中。此外，所述一个或多个有源元件106的栅极110可通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、溅镀、或另一种合适的生长或沉积工艺来沉积，且随后根据掩蔽层(未示出)执行图案化工艺，从而界定栅极110。

如图8的剖视图800所示，在半导体衬底102之上形成内连结构104。内连结构104包括内连介电结构115、多条导电配线114、及多个导通孔112。在一些实施例中，用于形成导通孔112和/或导电配线114的工艺可例如包括执行一次或多次单镶嵌工艺和/或双镶嵌工艺。在又一些实施例中，导电配线114包括上部导电配线层114a。在上部导电配线层114a之上形成上部导电层116，且在上部导电层116之上形成介电保护层202。在一些实施例中，用于形成上部导电配线层114a、上部导电层116及介电保护层202的工艺可包括：在内连介电结构115的上表面之上沉积(例如，CVD、PVD、原子层沉积(atomic layer deposition，ALD)、溅镀、无电镀覆等)层的堆叠；在层的堆叠之上形成掩蔽层(未示出)；将层的堆叠的未被掩蔽的区暴露到一种或多种刻蚀剂，从而界定上部导电配线层114a、上部导电层116及介电保护层202；以及执行移除工艺以移除掩蔽层。在一些实施例中，上部导电配线层114a可例如为或包含铜、铝、钨、前述材料的组合等，和/或可被形成为约8,000埃的厚度。在一些实施例中，上部导电层116可例如为或包含钛、钽等，和/或可被形成为约1,800埃的厚度。在一些实施例中，介电保护层202可例如为或包含氮氧化硅、氮化硅等，和/或可被形成为约320埃的厚度。

如图9的剖视图900所示，在内连结构104之上形成钝化结构118。在一些实施例中，用于形成钝化结构118的工艺可包括通过例如CVD、PVD、原子层沉积(ALD)、或另一种合适的沉积工艺形成一个或多个层。在又一些实施例中，钝化结构118可包括第一钝化层204、第二钝化层206及第三钝化层208。在一些实施例中，第一钝化层204可例如通过等离子体增强型(plasma-enhanced)CVD进行沉积。在此种实施例中，第一钝化层204可例如为或包含氧化物(例如二氧化硅)、另一种合适的氧化物等，和/或可被形成为约4,000埃、12,000埃的厚度或另一种合适的厚度。因此，第一钝化层204可被配置成包含具有低的释气耗尽温度(例如，约420摄氏度)的另一释气材料的另一释气层。在又一些实施例中，第一钝化层204可例如为或包含二氧化硅，和/或可通过高密度等离子体CVD进行沉积。在一些实施例中，第二钝化层206可例如为或包含富硅氧化物或另一种合适的介电材料，和/或可被形成为约1,500埃的厚度。在又一些实施例中，第三钝化层208可例如为或包含氮化硅、碳化硅等，和/或可被形成为约4,000埃的厚度。

也如图9的剖视图900中所示，根据掩蔽层904将钝化结构118图案化以界定释气层开口902。在一些实施例中，图案化工艺可包括执行湿式刻蚀和/或干式刻蚀。第一钝化层204的上表面204us界定释气层开口902的底部。在一些实施例中，第一钝化层204的上表面204us与介电保护层202的上表面隔开距离ds。在又一些实施例中，距离ds为约3,400埃，或者介于约3,200埃到3,600埃的范围内。在又一些实施例中，在形成释气层开口902之后，执行移除工艺以移除掩蔽层904(未示出)。

如图10的剖视图1000所示，在钝化结构118之上形成包含释气材料(例如，非晶硅(a-Si))的释气结构1002，从而填充释气层开口902。在一些实施例中，释气结构1002是通过合适的沉积工艺(例如CVD、PVD、ALD、等离子体增强型CVD(plasma-enhanced CVD，PECVD)、高密度等离子体(high density plasma，HDP)CVD、溅镀、或另一种合适的生长或沉积工艺)进行沉积。在一些实施例中，释气材料是利用第一气体(例如，SiH

如图11的剖视图1100所示，对释气结构(图10的1002)执行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)，直到到达钝化结构118的上表面，从而界定释气层130。在一些实施例中，由于平坦化工艺期间的碟形凹陷(dishing)和/或过度抛光，释气层130具有弯曲的或凹的上表面130us，使得上表面130us设置在钝化结构118的上表面下方。在又一些实施例中，在相对于释气层开口902在横向上偏置开的区中从钝化结构118的上表面移除释气结构(图10的1002)。

在一些实施例中，释气层130的释气耗尽温度(例如，约575摄氏度或大于约575摄氏度)大于在随后的处理步骤(例如，图20的结合工艺)期间使用的最大温度。在一些实施例中，由于释气层130的沉积工艺及释气材料的非晶结构，释气材料可包括a-Si、SiH

如图12的剖视图1200所示，在钝化结构118及释气层130之上形成介电顶盖层210。在一些实施例中，介电顶盖层210可例如为或包含氮化硅、碳化硅等，和/或可具有约3,500埃或介于约3,000埃到4,000埃的范围内的厚度。在一些实施例中，介电顶盖层210可包括上覆在介电层上的顶盖层，顶盖层可具有约500埃的厚度且介电层可具有约3,000埃的厚度。在此种实施例中，顶盖层与介电层包含相同的材料(例如，氮化硅)。

如图13的剖视图1300所示，在介电顶盖层210之上形成掩蔽层1302，其中掩蔽层1302具有界定一个或多个开口的侧壁。在一些实施例中，根据掩蔽层1302对钝化结构118及介电顶盖层210执行图案化工艺，从而界定一个或多个停止件结构开口1304。在一些实施例中，图案化工艺暴露出上部导电层116的上表面。在又一些实施例中，所述一个或多个停止件结构开口1304可例如各自具有约2微米或者介于约1.9微米到2.1微米的范围内的宽度w1。在再一些实施例中，如果当从上方观察时所述一个或多个停止件结构开口1304是圆形的，则宽度w1可对应于所述一个或多个停止件结构开口1304的直径。在再一些实施例中，在图案化工艺之后，执行移除工艺以移除掩蔽层1302(未示出)。

如图14的剖视图1400所示，在介电顶盖层210及上部导电层116之上形成第一停止件层132a，此外，在第一停止件层132a之上形成第二停止件层132b。在一些实施例中，第一停止件层132a及第二停止件层132b各自至少局部地填充所述一个或多个停止件结构开口(图13的1304)。在一些实施例中，第一停止件层132a可例如为或包含钛、富钛材料、钽等，和/或可被形成为约130埃或介于约110埃到150埃的范围内的厚度。在一些实施例中，第二停止件层132b可例如为或包含氮化物(例如氮化钛、氮化钽等)，和/或可被形成为约500埃或介于约450埃到550埃的范围内的厚度。

如图15的剖视图1500所示，在第二停止件层132b之上形成掩蔽层1502。根据掩蔽层1502将第一停止件层132a及第二停止件层132b图案化，从而界定上覆在上部导电配线层114a上的停止件结构132。在一些实施例中，在图案化工艺之后，执行移除工艺以移除掩蔽层1502(未示出)。

如图16的剖视图1600所示，在介电顶盖层210及停止件结构132之上形成掩蔽层1602。此外，根据掩蔽层1602将钝化结构118、介电顶盖层210及介电保护层202图案化，从而界定一个或多个开口。在一些实施例中，图案化工艺可暴露出上部导电层116的上表面且界定设置在停止件结构132与上部导电配线层114a之间的获得层116a。在又一些实施例中，在图案化工艺之后，执行移除工艺以移除掩蔽层1602(未示出)。

如图17的剖视图1700所示，在介电顶盖层210及停止件结构132之上形成掩蔽层1702。此外，根据掩蔽层1702将钝化结构118、介电顶盖层210、介电保护层202及上部导电层116图案化。在一些实施例中，图案化工艺可包括执行干式刻蚀工艺、湿式刻蚀工艺、或另一种合适的刻蚀工艺。掩蔽层1702被配置成在图17的图案化工艺期间保护获得层116a。此外，图17的图案化工艺暴露出上部导电配线层114a的上表面和/或侧壁。在再一些实施例中，在执行图案化工艺之后，可执行移除工艺以移除掩蔽层1702(未示出)。

如图18的剖视图1800所示，对介电顶盖层210执行刻蚀工艺，从而暴露出释气层130的上表面130us且暴露出钝化结构118的上表面。在一些实施例中，刻蚀工艺可为湿式刻蚀、干式刻蚀、毯覆式刻蚀(blanket etch)、前述工艺的组合、或某种其他合适的刻蚀工艺。

如图19的剖视图1900所示，提供顶盖衬底128且随后对顶盖衬底128进行刻蚀以界定第一空腔136及第二空腔140。此外，在顶盖衬底128的上表面之上形成顶盖介电层126，从而界定顶盖结构125。

如图20的剖视图2000所示，提供微机电系统衬底124且随后将微机电系统衬底124图案化以界定一个或多个突起部124p。在微机电系统衬底124之上形成多晶硅层122。在多晶硅层122之上形成导电结合结构120且导电结合结构120沿着所述一个或多个突起部124p连续地延伸。此外，对微机电系统衬底124执行刻蚀工艺以界定一个或多个第一可移动元件134及一个或多个第二可移动元件138。

如图21的剖视图2100所示，将顶盖结构125翻转，将微机电系统衬底124翻转，且随后将顶盖结构125结合到微机电系统衬底124。在一些实施例中，将顶盖结构125结合到微机电系统衬底124包括执行熔合结合工艺。在一些实施例中，熔合结合工艺的最大温度可介于约150摄氏度到300摄氏度的范围内。因此，熔合结合工艺的最大温度低于释气层130的释气耗尽温度，使得释气层130可在将顶盖结构125结合到微机电系统衬底124之后放出释气物质。

如图22的剖视图2200所示，将微机电系统衬底124结合到内连结构104，从而界定器件衬底101、密封第一空腔136及第二空腔140且界定第一微机电系统器件135及第二微机电系统器件137。在一些实施例中，将内连结构104结合到微机电系统衬底124包括执行共晶结合工艺且在共晶结合工艺期间达到最大结合温度(例如，约423摄氏度或高于约423摄氏度)。最大结合温度低于释气层130的释气耗尽温度，因此释气层130可在执行共晶结合工艺且密封第一空腔136及第二空腔140之后放出释气物质。此外，在共晶结合工艺期间，可向微机电系统衬底124的上表面施加结合力。在一些实施例中，结合力可介于约30千牛顿(kilonewton，kN)到40千牛顿的范围内。在一些实施例中，在共晶结合工艺期间，第一结合压力(例如，约1个大气压)环绕所述一个或多个第一可移动元件134及所述一个或多个第二可移动元件138。

在一些实施例中，共晶结合工艺密封顶盖结构125与器件衬底101之间的第一空腔136及第二空腔140，从而界定第一微机电系统器件135及第二微机电系统器件137。在一些实施例中，以第一气体压力密封第一空腔136且以小于第一气体压力的第二气体压力密封第二空腔140。在又一些实施例中，共晶结合工艺的最大温度低于释气层130的释气耗尽温度，以使得释气层130可在密封第一空腔136及第二空腔140之后放出释气物质。在一些实施例中，在共晶结合工艺之前和/或期间，第一空腔136及第二空腔140具有约1个大气压的初始气体压力。在此种实施例中，在共晶结合工艺之后，第一空腔136的第一气体压力为约1个大气压且第二空腔140的第二气体压力为约0个大气压。

图23示出根据本公开的形成集成芯片的方法2300，所述集成芯片具有设置在第一空腔内的释气层及第一微机电系统器件以及设置在第二空腔内的获得层及第二微机电系统器件。尽管方法2300被示出及阐述为一系列动作或事件，然而应理解，所述方法并非仅限于所示次序或动作。因此，在一些实施例中，这些动作可以与所示不同的次序施行，和/或可同时施行。此外，在一些实施例中，所示的动作或事件可被细分为多个动作或事件，这些动作或事件可在单独的时间施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。

在动作2302处，在半导体衬底之上形成内连结构。内连结构包括上部导电配线层。图8示出与动作2302的一些实施例对应的剖视图800。

在动作2304处，在内连结构之上形成钝化结构。图9示出与动作2304的一些实施例对应的剖视图900。

在动作2306处，将钝化结构图案化以界定上覆在上部导电配线层上的释气层开口。图9示出与动作2306的一些实施例对应的剖视图900。

在动作2308处，在钝化结构之上形成释气结构。释气结构填充释气层开口且包含具有释气耗尽温度的释气材料。图10示出与动作2308的一些实施例对应的剖视图1000。

在动作2310处，对释气结构执行平坦化工艺，从而界定释气层。图11示出与动作2310的一些实施例对应的剖视图1100。

在动作2312处，形成具有第一空腔及第二空腔的顶盖结构。图19示出与动作2312的一些实施例对应的剖视图1900。

在动作2314处，提供微机电系统衬底且随后对微机电系统衬底执行刻蚀工艺以界定一个或多个第一可移动元件及一个或多个第二可移动元件。图20示出与动作2314的一些实施例对应的剖视图2000。

在动作2316处，执行第一结合工艺以将微机电系统衬底结合到顶盖结构。第一结合工艺达到比释气耗尽温度低的第一最大结合温度。图21示出与动作2316的一些实施例对应的剖视图2100。

在动作2318处，执行第二结合工艺以将微机电系统衬底结合到内连结构，从而密封第一空腔及第二空腔。第二结合工艺达到比第一最大结合温度大且比释气耗尽温度低的第二最大结合温度。图22示出与动作2318的一些实施例对应的剖视图2200。

因此，在一些实施例中，本公开涉及一种集成芯片，所述集成芯片具有设置在第一空腔内的第一微机电系统器件及设置在第二空腔内的第二微机电系统器件。释气层邻接第一空腔，以使得第一空腔具有第一气体压力，且获得层邻接第二空腔，以使得第二空腔具有与第一气体压力不同的第二气体压力。

在一些实施例中，本申请提供一种集成芯片，所述集成芯片包括：器件衬底，具有第一微机电系统器件及相对于所述第一微机电系统器件在横向上偏置开的第二微机电系统器件；顶盖结构，上覆在所述器件衬底上，其中所述顶盖结构包括上覆在所述第一微机电系统器件上的第一空腔及上覆在所述第二微机电系统器件上的第二空腔，其中所述第一空腔具有第一气体压力，且其中所述第二空腔具有与所述第一空腔不同的第二气体压力；以及释气层，邻接所述第一空腔，其中所述释气层包含具有释气物质的释气材料，且其中所述释气材料是非晶态的。

在一些实施例中，本申请提供一种集成芯片，所述集成芯片包括：半导体衬底，包含第一材料；内连结构，上覆在所述半导体衬底上；钝化结构，上覆在所述内连结构上；微机电系统(MEMS)衬底，上覆在所述内连结构上，其中所述微机电系统衬底包括第一可移动元件及相对于所述第一可移动元件在横向上偏置开的第二可移动元件；顶盖衬底，上覆在所述微机电系统衬底上，其中所述顶盖衬底包括上覆在所述第一可移动元件上的第一空腔及上覆在所述第二可移动元件上的第二空腔，其中所述第一空腔具有第一气体压力且所述第二空腔具有第二气体压力，且其中所述顶盖衬底包含所述第一材料；获得层，设置在所述第二空腔内，其中所述获得层被配置成从所述第二空腔吸收释气物质；以及释气层，设置在所述钝化结构内且邻接所述第一空腔，其中所述释气层被配置成将所述释气物质释放到所述第一空腔中，使得所述第一气体压力大于所述第二气体压力，其中所述释气层包含第二材料，且其中所述第二材料是所述第一材料的非晶体形式。

在一些实施例中，本申请提供一种制造集成芯片的方法，所述方法包括：在半导体衬底之上形成内连结构；在所述内连结构之上形成钝化结构；在所述钝化结构中形成释气层，其中所述释气层包含释气材料，所述释气材料具有释气耗尽温度；形成包括第一空腔及第二空腔的顶盖结构；形成包括第一可移动元件及第二可移动元件的微机电系统(MEMS)衬底；执行第一结合工艺以将所述微机电系统衬底结合到所述顶盖结构，其中所述第一结合工艺达到比所述释气耗尽温度低的第一最大结合温度；以及执行第二结合工艺以将所述微机电系统衬底结合到所述内连结构，其中所述第一空腔上覆在所述第一可移动元件上且所述第二空腔上覆在所述第二可移动元件上，其中所述第二结合工艺达到比所述释气耗尽温度低的第二最大结合温度，且其中所述第二结合工艺以第一气体压力密封所述第一空腔且以第二气体压力密封所述第二空腔。

在一些实施例中，所述释气材料包括非晶硅。

在一些实施例中，所述释气材料包括氢化非晶硅且所述释气物质包括氢。

在一些实施例中，所述器件衬底包括半导体衬底；内连结构，上覆在所述半导体衬底上，其中所述内连结构包括内连介电结构及沿着所述内连介电结构的上表面设置的上部导电配线层；钝化结构，上覆在所述内连介电结构上；微机电系统衬底，设置在所述内连结构与所述顶盖结构之间，其中所述微机电系统衬底包括所述第一微机电系统器件的第一可移动元件以及所述第二微机电系统器件的第二可移动元件；且其中所述释气层在垂直方向上在所述上部导电配线层上方设置在所述钝化结构内。

在一些实施例中，所述集成芯片还包括获得层，邻接所述第二空腔，其中所述获得层被配置成从所述第二空腔吸收所述释气物质；且其中所述释气层被配置成将所述释气物质放到所述第一空腔中以使得所述第一气体压力大于所述第二气体压力。

在一些实施例中，所述第一气体压力为近似1个大气压且所述第二气体压力为近似0个大气压。

在一些实施例中，所述半导体衬底包含所述释气材料的晶体形式。

在一些实施例中，所述集成芯片还包括第一停止件结构，设置在所述第一空腔内且位于所述第一可移动元件之下；以及第二停止件结构，设置在所述第二空腔内且位于所述第二可移动元件之下。

在一些实施例中，所述第一微机电系统器件是加速度计且所述第二微机电系统器件是陀螺仪。

在一些实施例中，所述第一材料包括晶体硅且所述第二材料包括氢化非晶硅。

在一些实施例中，所述获得层的上表面是实质上平的且所述释气层的上表面是弯曲的。

在一些实施例中，所述集成芯片还包括第一停止件结构，上覆在所述第一可移动元件上且邻接所述第一空腔；结合结构，相对于所述第一可移动元件在横向上偏置开；且其中所述释气层在所述结合结构与所述第一停止件结构之间在横向上间隔开。

在一些实施例中，所述集成芯片还包括第二停止件结构，位于所述第二可移动元件之下且邻接所述第二空腔；且其中所述获得层设置在所述第二停止件结构与所述内连结构之间。

在一些实施例中，所述第二最大结合温度为约420摄氏度且所述释气耗尽温度大于570摄氏度。

在一些实施例中，形成所述释气层包括在所述钝化结构中形成释气层开口；在所述钝化结构之上沉积释气结构，其中所述释气结构是使用前驱体气体通过等离子体增强型化学气相沉积进行沉积；以及对所述释气结构执行平坦化工艺，从而界定所述释气层。

在一些实施例中，所述前驱体气体是硅烷且所述释气层包含氢化非晶硅。

在一些实施例中，所述第一结合工艺包括熔合结合工艺且所述第二结合工艺包括共晶结合工艺。

在一些实施例中，所述第一最大结合温度低于所述第二最大结合温度。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

[符号的说明]

100、200、300、400：集成芯片

101：器件衬底

102：半导体衬底

104：内连结构

106：有源元件

108：源极/漏极区

110：栅极

112：导通孔

114：导电配线

114a：上部导电配线层

114e：空腔电极

115：内连介电结构

116：上部导电层

116a：获得层

118：钝化结构

120：导电结合结构

122：多晶硅层

124：MEMS衬底

124p：突起部

124s：区段

125：顶盖结构

126：顶盖介电层

128：顶盖衬底

130：释气层

130us、204us、1002us：上表面

132：停止件结构

132a：第一停止件层

132b：第二停止件层

134：第一可移动元件

135：第一MEMS器件/微机电系统(MEMS)器件

136：第一空腔/空腔

137：第二MEMS器件/微机电系统(MEMS)器件

138：第二可移动元件

140：第二空腔/空腔

202：介电保护层

204：第一钝化层

206：第二钝化层

208：第三钝化层

210：介电顶盖层

212：衬底拾取区

302：第一组可移动元件

304：第二组可移动元件

500：电容式MEMS加速度计

502A：第一导电板

502B：第二导电板

504：总成

506：弹簧

600：环形MEMS陀螺仪

602：环状环

604：辐条

606A：第一节点

606B：第二节点

700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200：剖视图

902：释气层开口

904、1302、1502、1602、1702：掩蔽层

1002：释气结构

1304：停止件结构开口

2300：方法

2302、2304、2306、2308、2310、2312、2314、2316、2318：动作

A：面积

d、ds：距离

h1：高度

t1：厚度

w1：宽度