串行周边接口的被控端电路的影像传感器与其中的像素阵列电路

技术领域

本发明是关于一种影像传感器，且特别是有关于一种设置于串行周边接口的被控端电路的影像传感器及其中的像素阵列电路。

背景技术

在影像传感器作为串行周边接口的被控端(SPI slave)电路的电子系统中，影像传感器包括储存电路，其用以储存影像传感器执行曝光处理后所得到的像素值。除此之外，储存电路会提供串行周边接口的主控端(master)所要的像素值，以进行后续的图像处理。因此，储存电路也可当作影像传感器与主控端之间的缓冲器。

上述的储存电路一般是被独立于影像传感器的像素阵列(pixel array)设置，且储存电路通常需要较大的记忆容量，因此储存电路所占用的电路面积较大，使得影像传感器的硬件成本增加。

发明内容

为解决上述成本增加的问题，本发明提供一种用于串行周边接口的被控端电路的影像传感器与其中的像素阵列电路，可有效降低影像传感器的电路面积，从而降低影像传感器的成本。

本发明的影像传感器包括像素阵列电路，其包括多个像素单元。所述多个像素单元中的每一者包括光传感器、N个储存器以及至少一个传输电路，其中N为大于或等于二的正整数。光传感器耦接第一节点。N个储存器的其中至少一个耦接第一节点，且所述N个储存器相互以串联或并联方式连接，分别用以储存光传感器于不同次曝光所累积的电荷。N个传输电路中的每一者耦接至N个储存器的其中一者，且受控于一对应的传输控制信号在一特定时段内传输N个储存器的其中对应的该者所储存的电荷。

在本发明的一实施例中，上述N个储存器中的每一者为模拟记忆胞。

在本发明的一实施例中，上述N个储存器中的每一者包括储存开关以及电荷储存元件。储存开关的第一端耦接第一节点。储存开关的控制端接收N个储存控制信号的其中一者。储存开关的第二端耦接N个传输电路的其中一者。电荷储存元件耦接储存开关的第二端，用以储存来自光传感器的电荷。

在本发明的一实施例中，上述至少一个传输电路中的每一者包括传输开关以及重置开关。传输开关耦接N个储存器的其中一者。传输开关的控制端接收对应的传输控制信号。重置开关耦接重置电源。重置开关的控制端接收一重置控制信号。

在本发明的一实施例中，上述至少一个传输电路中的每一者包括传输开关。传输开关耦接N个储存器的其中一者。传输开关的控制端接收对应的传输控制信号。所述多个像素单元中的每一者还包括重置开关。重置开关耦接重置电源。重置开关的控制端接收重置控制信号。

在本发明的一实施例中，当上述像素阵列电路执行曝光操作时，所述多个像素单元中的每一者的光传感器是同时曝光。

本发明的像素阵列电路包括多个像素单元。所述多个像素单元中的每一者包括光传感器、N个储存器以及至少一个传输电路，其中N为大于或等于二的正整数。光传感器耦接第一节点。N个储存器的其中至少一个耦接第一节点，且所述N个储存器相互以串联或并联方式连接，分别用以储存光传感器于不同次曝光所累积的电荷。至少一个传输电路中的每一者耦接至N个储存器的其中一者，且受控于一对应的传输控制信号在一特定时段内传输N个储存器的其中对应的该者所储存的电荷。

基于上述，本发明实施例所提出的影像传感器及其像素阵列电路，是在各像素单元中设置储存器以储存光传感器曝光后所累积的电荷。由于储存电荷的储存器的电路面积相较于用来储存数字像素值的数字内存的电路面积小，故而可有效降低影像传感器的硬件成本。

所属技术领域中具有通常知识者将理解，可以透过本发明所公开实现的效果不限于上文具体描述的内容，并且从以上结合附图的详细描述中将更清楚地理解本发明的优点。

附图说明

图1是根据本发明一实施例的像素单元的配置示意图。

图2是根据本发明一实施例的像素单元的电路方块示意图。

图3是根据本发明一实施例的图2的像素单元的电路架构示意图。

图4是根据本发明另一实施例的像素单元的电路架构示意图。

图5是根据本发明又一实施例的像素单元的电路架构示意图。

具体实施方式

图1是根据本发明一实施例的像素单元的配置示意图。像素阵列电路120与被控端电路300被设置于影像传感器100中，包括的多个像素单元，其中每一个像素单元PXU包括可当作缓冲器的储存器231与232，较详细的说明如下。请参照图2，图2是根据本发明一实施例所绘示的像素单元的电路方块示意图。影像传感器100可包括像素阵列电路120。像素阵列电路120可包括以阵列形式排列的多个像素单元PXU。各像素单元PXU可包括光传感器PD、N个储存器、至少一个传输电路，此处为N个传输电路以及M个浮动扩散节点，其中N为大于或等于二的正整数，且M为小于或等于N的正整数。然而，为了方便说明以及图式简洁起见，以下将以N为二的示范式实施例来进行说明。至于N为大于二的实施方式，则可依据以下说明而类推得之。另外，图2是以M为二的示范式实施例来进行说明，至于M为一的实施例稍后会再详细说明。

如图2所示，各像素单元PXU包括光传感器PD、两个储存器231、232、两个传输电路241、242以及两个浮动扩散节点FD1、FD2。光传感器PD的阳极耦接接地端GND。光传感器PD的阴极耦接第一节点ND。特别是，当像素阵列电路120执行曝光操作时，各像素单元PXU的光传感器PD乃是同时曝光，以实现全局快门式(global shutter)的曝光运作。

储存器231、232耦接第一节点ND。储存器231、232可分别储存光传感器PD于不同次曝光所累积的电荷。举例来说，储存器231可储存光传感器PD于第L次曝光所累积的电荷，而储存器232可储存光传感器PD于第(L+1)次曝光所累积的电荷，其中L为正整数。可以理解的是，像素阵列电路120的所有像素单元PXU的储存器231所储存的电荷乃是对应于一张画面，而像素阵列电路120的所有像素单元PXU的储存器232所储存的电荷乃是对应于另一张画面。换句说话，通过各像素单元PXU具有两个储存器231、232的电路设计，可让像素阵列电路120具有两张画面的记忆容量。

传输电路241耦接在储存器231与浮动扩散节点FD1之间，且受控于传输控制信号ST1以将储存器231所储存的电荷于一特定时段内传输至浮动扩散节点FD1。类似地，传输电路242耦接在储存器232与浮动扩散节点FD2之间，且受控于传输控制信号ST2以将储存器232所储存的电荷于另一特定时段内传输至浮动扩散节点FD2。

值得一提的是，由于储存器231、232乃是用来储存电荷，故相较于一般用来储存数字像素值的数字内存电路，储存器231、232具有较小的电路面积，故而可有效降低影像传感器100的硬件成本。

在本发明的一实施例中，储存器231、232可采用各种类型的模拟记忆胞(analogmemory cell)来实现。

在本发明的一实施例中，各像素单元PXU还可包括重置开关TR0。重置开关TR0的第一端耦接重置电源VA。重置开关TR0的第二端耦接第一节点ND。重置开关TR0的控制端接收重置控制信号SR0。重置控制信号SR0可控制重置开关TR0的启闭，从而控制光传感器PD的重置。在本发明的一实施例中，重置开关TR0可采用金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)来实现，但不限于此。

在本发明的一实施例中，各像素单元PXU还可包括其他用来协同执行读出运作的电路，例如两个源极追随器(source follower)晶体管，其分别耦接浮动扩散节点FD1、FD2以将浮动扩散节点FD1、FD2的电荷转换为对应的电压。

图3是根据本发明一实施例所绘示的图2的像素单元的电路架构示意图。请参照图3，储存器231可包括储存开关MS1以及电荷储存元件LS1。储存开关MS1的第一端耦接第一节点ND。储存开关MS1的控制端接收储存控制信号SS1。储存开关MS1的第二端与电荷储存元件LS1相耦接，并耦接传输电路241。当储存开关MS1导通时，电荷储存元件LS1可储存来自光传感器PD的电荷。

类似地，储存器232可包括储存开关MS2以及电荷储存元件LS2。储存开关MS2的第一端耦接第一节点ND。储存开关MS2的控制端接收储存控制信号SS2。储存开关MS2的第二端与电荷储存元件LS2相耦接，并耦接传输电路242。当储存开关MS2导通时，电荷储存元件LS2可储存来自光传感器PD的电荷。

传输电路241可包括传输开关TX1以及重置开关TR1。传输开关TX1的第一端耦接储存器231。传输开关TX1的第二端耦接浮动扩散节点FD1。传输开关TX1的控制端接收传输控制信号ST1。重置开关TR1的第一端耦接重置电源VA。重置开关TR1的第二端耦接浮动扩散节点FD1。重置开关TR1的控制端接收重置控制信号SR1。

类似地，传输电路242可包括传输开关TX2以及重置开关TR2。传输开关TX2的第一端耦接储存器232。传输开关TX2的第二端耦接浮动扩散节点FD2。传输开关TX2的控制端接收传输控制信号ST2。重置开关TR2的第一端耦接重置电源VA。重置开关TR2的第二端耦接浮动扩散节点FD2。重置开关TR2的控制端接收重置控制信号SR2。

在本发明的一实施例中，电荷储存元件LS1、LS2可采用电容或二极管来实现，但本发明不限于此。

在本发明的一实施例中，储存开关MS1、MS2、重置开关TR1、TR2以及传输开关TX1、TX2可采用金氧半场效晶体管来实现，但不限于此。

请参照图3。于图3中，可透过光传感器PD以及储存器231执行第一次曝光与储存运作。首先，可通过将重置控制信号SR0以及储存控制信号SS1驱动至第一位准(例如逻辑高位准)，以导通所有像素单元PXU的重置开关TR0以及储存开关MS1，从而重置所有像素单元PXU的光传感器PD及电荷储存元件LS1。接着，可将重置控制信号SR0以及储存控制信号SS1驱动至第二位准(例如逻辑低位准)，以关断所有像素单元PXU的重置开关TR0以及储存开关MS1，并让所有像素单元PXU的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU的光传感器PD完成曝光之后，于时间点T13，可将储存控制信号SS1驱动至第一位准以导通储存开关MS1，从而将光传感器PD的电荷传输至电荷储存元件LS1。接着，可将储存控制信号SS1驱动至第二位准以关断储存开关MS1，以完成对应于第一次曝光的储存运作。

在完成第一次曝光与储存运作之后，则可透过传输电路241执行对应于第一次曝光与储存运作的读出运作。首先，可将重置控制信号SR1驱动至第一位准，以导通重置开关TR1，从而重置浮动扩散节点FD1，致使浮动扩散节点FD1的电压为重置电源VA的电压。接着，可将重置控制信号SR1驱动至第二位准以关断重置开关TR1。之后，于一特定时段内，将传输控制信号ST1驱动至第一位准以导通传输开关TX1，从而将电荷储存元件LS1所储存的电荷传输出浮动扩散节点FD1。如此一来，可根据各像素单元PXU的浮动扩散节点FD1的电压，取得对应于第一张画面的像素值。

另外，可透过光传感器PD以及储存器232执行第二次曝光与储存运作。首先，可通过将重置控制信号SR0以及储存控制信号SS2驱动至第一位准，以导通所有像素单元PXU的重置开关TR0以及储存开关MS2，从而重置所有像素单元PXU的光传感器PD及电荷储存元件LS2。接着，可将重置控制信号SR0以及储存控制信号SS2驱动至第二位准，以关断所有像素单元PXU的重置开关TR0以及储存开关MS2，并让所有像素单元PXU的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU的光传感器PD完成曝光之后，可将储存控制信号SS2驱动至第一位准以导通储存开关MS2，从而将光传感器PD的电荷传输至电荷储存元件LS2。接着，可将储存控制信号SS2驱动至第二位准以关断储存开关MS2，以完成对应于第二次曝光的储存运作。

在完成第二次曝光与储存运作之后，则可透过传输电路242执行对应于第二次曝光与储存运作的读出运作。首先，于时间点T25，可将重置控制信号SR2驱动至第一位准，以导通重置开关TR2，从而重置浮动扩散节点FD2，致使浮动扩散节点FD2的电压为重置电源VA的电压。接着，可将重置控制信号SR2驱动至第二位准以关断重置开关TR2。之后，于一特定时段内，将传输控制信号ST2驱动至第一位准以导通传输开关TX2，从而将电荷储存元件LS2所储存的电荷传输出浮动扩散节点FD2。如此一来，可根据各像素单元PXU的浮动扩散节点FD2的电压，取得对应于第二张画面的像素值。

在本发明的一实施例中，为了加快影像传感器100的运作速度及效率，可将光传感器PD及储存器232的运作与传输电路241的运作管线化(pipeline)，以及将光传感器PD及储存器231的运作与传输电路242的运作管线化。详细来说，当传输电路241执行对应于第K次曝光与储存运作的读出运作时，光传感器PD与储存器232可执行第(K+1)次曝光与储存运作，其中K为正整数。而当传输电路242执行对应于第(K+1)次曝光与储存运作的读出运作时，光传感器PD与储存器231则可执行第(K+2)次曝光与储存运作。

举例来说，当传输电路241执行对应于第一次曝光与储存运作的读出运作时，光传感器PD与储存器232可执行第二次曝光与储存运作。而当传输电路242执行对应于第二次曝光与储存运作的读出运作时，光传感器PD与储存器231则可执行第三次曝光与储存运作。

图4是根据本发明另一实施例所绘示的像素单元的电路架构示意图。请参照图4，各像素单元PXU’包括重置开关TR0、TR3、光传感器PD、两个储存器231、232、两个传输电路541、542以及一个浮动扩散节点FD，其中图5的重置开关TR0、光传感器PD以及储存器231、232的实施方式分别类似于图2(或图3)的重置开关TR0、光传感器PD以及储存器231、232，故可参酌上述图2～图3的相关说明，在此不再赘述。

传输电路541耦接在储存器231与浮动扩散节点FD之间，且受控于传输控制信号ST1以将储存器231所储存的电荷于一特定时段内传输至浮动扩散节点FD。类似地，传输电路542耦接在储存器232与浮动扩散节点FD之间，且受控于传输控制信号ST2以将储存器232所储存的电荷于另一特定时段内传输至浮动扩散节点FD。

传输电路541可包括传输开关TX1。传输开关TX1的第一端耦接储存器231。传输开关TX1的第二端耦接浮动扩散节点FD。传输开关TX1的控制端接收传输控制信号ST1。类似地，传输电路542可包括传输开关TX2。传输开关TX2的第一端耦接储存器232。传输开关TX2的第二端耦接浮动扩散节点FD。传输开关TX2的控制端接收传输控制信号ST2。

重置开关TR3的第一端耦接重置电源VA。重置开关TR3的第二端耦接浮动扩散节点FD。重置开关TR3的控制端接收重置控制信号SR3。重置控制信号SR3可控制重置开关TR3的启闭，从而控制浮动扩散节点FD的重置。在本发明的一实施例中，重置开关TR3可采用金氧半场效晶体管来实现，但不限于此。

请参照图4。于图4中，可透过光传感器PD以及储存器231执行第一次曝光与储存运作。首先，可通过将重置控制信号SR0以及储存控制信号SS1驱动至第一位准(例如逻辑高位准)，以导通所有像素单元PXU’的重置开关TR0以及储存开关MS1，从而重置所有像素单元PXU’的光传感器PD及电荷储存元件LS1。接着，可将重置控制信号SR0以及储存控制信号SS1驱动至第二位准(例如逻辑低位准)，以关断所有像素单元PXU’的重置开关TR0以及储存开关MS1，并让所有像素单元PXU’的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU’的光传感器PD完成曝光之后，可将储存控制信号SS1驱动至第一位准以导通储存开关MS1，从而将光传感器PD的电荷传输至电荷储存元件LS1。接着，可将储存控制信号SS1驱动至第二位准以关断储存开关MS1，以完成对应于第一次曝光的储存运作。

在完成第一次曝光与储存运作之后，则可透过传输电路541以及重置开关TR3执行对应于第一次曝光与储存运作的读出运作。首先，可将重置控制信号SR3驱动至第一位准，以导通重置开关TR3，从而重置浮动扩散节点FD，致使浮动扩散节点FD的电压为重置电源VA的电压。接着，可将重置控制信号SR3驱动至第二位准以关断重置开关TR3。之后，于一特定时段内，将传输控制信号ST1驱动至第一位准以导通传输开关TX1，从而将电荷储存元件LS1所储存的电荷传输出浮动扩散节点FD。如此一来，可根据各像素单元PXU’的浮动扩散节点FD的电压，取得对应于第一张画面的像素值。

另外，可透过光传感器PD以及储存器232执行第二次曝光与储存运作。首先，可通过将重置控制信号SR0以及储存控制信号SS2驱动至第一位准，以导通所有像素单元PXU’的重置开关TR0以及储存开关MS2，从而重置所有像素单元PXU’的光传感器PD及电荷储存元件LS2。接着，可将重置控制信号SR0以及储存控制信号SS2驱动至第二位准，以关断所有像素单元PXU’的重置开关TR0以及储存开关MS2，并让所有像素单元PXU’的光传感器PD同时曝露于光线中达一段曝光时间而被积分。在所有像素单元PXU’的光传感器PD完成曝光之后，可将储存控制信号SS2驱动至第一位准以导通储存开关MS2，从而将光传感器PD的电荷传输至电荷储存元件LS2。接着，可将储存控制信号SS2驱动至第二位准以关断储存开关MS2，以完成对应于第二次曝光的储存运作。

在完成第二次曝光与储存运作之后，则可透过传输电路542、重置开关TR3以及读出电路140执行对应于第二次曝光与储存运作的读出运作。首先，可将重置控制信号SR3驱动至第一位准，以导通重置开关TR3，从而重置浮动扩散节点FD，致使浮动扩散节点FD的电压为重置电源VA的电压。接着，可将重置控制信号SR3驱动至第二位准以关断重置开关TR3。之后，于一特定时段内，将传输控制信号ST2驱动至第一位准以导通传输开关TX2，从而将电荷储存元件LS2所储存的电荷传输出浮动扩散节点FD。如此一来，可根据各像素单元PXU’的浮动扩散节点FD的电压，取得对应于第二张画面的像素值。

可以理解的是，由于储存器231与储存器232共享同一个浮动扩散节点FD，因此各像素单元PXU’的浮动扩散节点FD仅须设置一个重置开关TR3。如此一来，可降低各像素单元PXU’的电路面积。

在本发明的一实施例中，为了加快影像传感器100的运作速度及效率，可将光传感器PD及储存器232的运作与传输电路541、重置开关TR3的运作管线化(pipeline)，以及将光传感器PD及储存器231的运作与传输电路542、重置开关TR3的运作管线化。详细来说，当传输电路541、重置开关TR3执行对应于第K次曝光与储存运作的读出运作时，光传感器PD与储存器232可执行第(K+1)次曝光与储存运作，其中K为正整数。而当传输电路542、重置开关TR3执行对应于第(K+1)次曝光与储存运作的读出运作时，光传感器PD与储存器231则可执行第(K+2)次曝光与储存运作。

举例来说，当传输电路541以及重置开关TR3执行对应于第一次曝光与储存运作的读出运作时，光传感器PD与储存器232可执行第二次曝光与储存运作。而当传输电路542以及重置开关TR3执行对应于第二次曝光与储存运作的读出运作时，光传感器PD与储存器231则可执行第三次曝光与储存运作。

图5是根据本发明又一实施例的像素单元的电路架构示意图。请参照图5，不同于上述图3与图4中两个储存器231、232是以并联的方式与光传感器PD一同耦接于第一节点ND，图5中的两个储存器231、232是以串联的方式互相连接，而储存器231、232中只有储存器231与光传感器PD一同耦接于第一节点ND，各像素单元PXU”包括重置开关TR0、TR4、光传感器PD、两个储存器231、232、一个传输电路642以及一个浮动扩散节点FD，其中图5的重置开关TR0、光传感器PD以及储存器231、232的实施方式分别类似于图2～4的重置开关TR0、光传感器PD以及储存器231、232，故可参酌上述图2～图4的相关说明，在此不再赘述。

传输电路642耦接在储存器232与浮动扩散节点FD之间，且受控于传输控制信号ST2以将储存器232所储存的电荷于一特定时段内传输至浮动扩散节点FD。

传输电路642可包括传输开关TX2。传输开关TX2的第一端耦接储存器232。传输开关TX2的第二端耦接浮动扩散节点FD。传输开关TX2的控制端接收传输控制信号ST2。

重置开关TR4的第一端耦接重置电源VA。重置开关TR4的第二端耦接浮动扩散节点FD。重置开关TR4的控制端接收重置控制信号SR4。重置控制信号SR4可控制重置开关TR4的启闭，从而控制浮动扩散节点FD的重置。在本发明的一实施例中，重置开关TR4可采用金氧半场效晶体管来实现，但不限于此。

综上所述，本发明实施例所提出的影像传感器及其像素阵列电路，是在各像素单元中设置储存器以储存光传感器曝光后所累积的电荷。由于储存电荷的储存器的电路面积相较于用来储存数字像素值的数字内存的电路面积小，故而可有效降低影像传感器的硬件成本。另外，于各像素单元中设置多个储存器以分别储存光传感器于不同次曝光所累积的电荷，并采用全局快门式的曝光运作，可让像素阵列电路具有多张画面的记忆容量。

对于所属技术领域中具有通常知识者显而易见的是，在不脱离本发明的精神的情况下，本发明可以以其他特定形式实施。因此，以上描述不应在所有方面都被解释为限制意义，而应被解释为说明性的。本发明的范围应当透过对所附申请专利范围的合理解释来确定，并且在本发明的等同物的范围内的所有改变都包含在本发明的范围内。