半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。

随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。

然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有源漏掺杂层；在源漏掺杂层上形成沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；在第一区侧壁表面或第二区侧壁表面形成第一功函数层；在沟道柱侧壁表面和第一功函数层表面形成栅极层。

可选的，所述第一功函数层位于所述第二区侧壁表面。

可选的，所述第一功函数层的形成方法包括：在所述源漏掺杂层表面和所述第一区侧壁表面形成第一牺牲层；在所述第二区侧壁表面形成第一功函数层；形成第一功函数层之后，去除所述第一牺牲层。

可选的，所述栅极层的形成方法包括：去除所述第一牺牲层之后，在第一功函数层侧壁表面和第一区侧壁表面形成栅极材料层；在栅极材料层上形成图形化层；以所述图形化层为掩膜刻蚀所述栅极材料层，直至暴露出所述衬底表面，形成所述栅极层，所述部分栅极层还延伸到所述沟道柱一侧的衬底表面。

可选的，所述第一功函数层位于所述第一区侧壁表面。

可选的，所述第一功函数层的形成方法包括：在所述第一区侧壁表面和第二区侧壁表面形成第一功函数材料层；在第一区侧壁表面形成第二牺牲层，所述第二牺牲层暴露出所述第二区表面的第一功函数材料层；去除第二区侧壁表面的第一功函数材料层，在所述第一区侧壁表面形成第一功函数层；形成第一功函数层之后，去除所述第二牺牲层。

可选的，所述栅极层的形成方法包括：去除所述第二牺牲层之后，在第一功函数层侧壁表面和第二区侧壁表面形成栅极材料层；在栅极材料层上形成图形化层；以所述图形化层为掩膜刻蚀所述栅极材料层，直至暴露出所述衬底表面，形成所述栅极层，所述部分栅极层还延伸到所述沟道柱一侧的衬底表面。

可选的，在第一区侧壁表面或第二区侧壁表面形成第一功函数层之前，还包括：在所述沟道柱侧壁表面形成第二功函数层。

可选的，所述第一功函数层的材料与所述第二功函数层的材料都为P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

可选的，所述第一功函数层的材料与所述第二功函数层的材料互为P型功函数材料和N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

可选的，在形成沟道柱之后，还包括：在所述沟道柱侧壁表面形成界面层和位于界面层上的栅介质层；所述第二功函数层位于所述栅介质层表面。

可选的，在形成沟道柱之后，在形成界面层之前，还包括：在所述源漏掺杂层表面形成隔离层，所述隔离层位于所述沟道柱部分侧壁表面，且所述隔离层顶部表面低于所述沟道柱顶部表面。

可选的，形成栅极层之后，在衬底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。

相应的，本发明技术方案还提供一种采用上述任一项方法形成的半导体结构，包括：衬底，所述衬底上具有源漏掺杂层；位于源漏掺杂层上的沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；位于第一区侧壁表面或第二区侧壁表面的第一功函数层；位于沟道柱侧壁表面和第一功函数层表面的栅极层。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案中的形成方法，所述沟道柱包括第一区和位于第一区上的第二区，在第一区侧壁表面或第二区侧壁表面形成第一功函数层。所述第一功函数层能够调节所述沟道柱内驱动电流至相对均衡的状态，避免了沟道柱内的驱动电流不均衡，而引起的半导体结构性能不稳定的情况。

进一步，所述第一功函数层的材料与所述第二功函数层的材料都为P型功函数材料或N型功函数材料，所述第一功函数层使得所述半导体结构的阈值电压降低，使所述半导体结构具有较高的驱动电流，从而所述半导体结构的反应速度较快。

进一步，所述第一功函数层的材料与所述第二功函数层的材料互为P型功函数材料和N型功函数材料，所述第一功函数层使得所述半导体结构的阈值电压升高，使所述半导体结构具有较小的驱动电流，以避免发生漏电的情况。

附图说明

图1是一实施例中垂直纳米线晶体管的剖面结构示意图；

图2至图9是本发明一实施例中半导体结构形成过程的剖面结构示意图；

图10至图13是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。

图1是一实施例中垂直纳米线晶体管的剖面结构示意图。

请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的沟道柱102；位于源漏掺杂层101表面和沟道柱102部分侧壁的隔离层103，所述隔离层103的顶部表面低于所述沟道柱102顶部表面；位于沟道柱102侧壁的栅极结构，所述栅极结构包括界面层104、位于界面层104上的栅介质层105、位于栅介质层105上的功函数层106以及位于功函数层106上的栅极层107，部分所述栅极结构还位于所述沟道柱102一侧的隔离层103表面；位于衬底上的介质层108，所述栅极结构位于所述介质层108内；位于介质层108内的第一导电结构109、第二导电结构110以及第三导电结构111，所述第一导电结构109与位于所述沟道柱102一侧的隔离层103表面的栅极层107电连接，所述第二导电结构110与所述沟道柱102顶部电连接，所述第三导电结构111与所述源漏掺杂层101电连接。

所述垂直纳米线晶体管中，所述沟道柱102为所述垂直纳米线晶体管的沟道，所述垂直纳米线晶体管的驱动电流沿沟道柱102的垂直方向流通。在所述垂直纳米线晶体管的沟道范围内，由于电学方面或制程方面的影响，导致所述沟道柱102内的驱动电流在垂直方向上有差异。驱动电流较小，使得所述垂直纳米线晶体管的反应速度较慢；驱动电流较大，使得所述垂直纳米线晶体管容易发生漏电。不均衡的驱动电流导致所述垂直纳米线晶体管的性能不稳定。

为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法，通过在沿垂直方向上沟道柱的不同位置形成不同的功函数层，以解决沟道内驱动电流整体差异性的问题，从而提升了所述垂直纳米线晶体管的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。

图2至图9是本发明一实施例中半导体结构形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200上具有源漏掺杂层201。

所述源漏掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。

在本实施例中，所述源漏掺杂层201的形成工艺包括离子注入工艺。在其他实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。

在本实施例中，所述衬底200的材料为单晶硅；在其他实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。

请参考图3，在所述源漏掺杂层201上形成沟道柱202，所述沟道柱202包括第一区I和位于第一区I上的第二区II。

所述沟道柱202的形成方法包括：在所述衬底200上形成沟道材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源漏掺杂层201表面，在所述源漏掺杂层201上形成所述沟道柱202。

在本实施例中，所述沟道柱202的材料包括硅。在其他实施例中，所述沟道柱的材料包括锗、锗化硅、砷化镓等半导体材料。

刻蚀所述沟道材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述沟道材料层的工艺包括物理气相沉积工艺、外延生长工艺或原子层沉积工艺。

在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱202；形成所述沟道材料层的工艺包括物理气相沉积工艺，所述物理气相沉积工艺能够形成结构致密且厚度较厚的沟道材料层。

在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。

在其他实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。

在形成所述沟道柱202之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。

请继续参考图3，在所述源漏掺杂层201表面形成隔离层203，所述隔离层203位于所述沟道柱202第一区I部分侧壁表面，且所述隔离层203顶部表面低于所述沟道柱202顶部表面。

所述隔离层203用于对器件进行电隔离。

所述隔离层203的形成方法包括：在所述衬底200上形成隔离材料层(未图示)；回刻蚀所述隔离材料层，形成所述隔离层203。

所述隔离层203的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述隔离层203的材料包括氧化硅；形成所述隔离材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够形成结构致密且厚度较厚的隔离材料层。

请参考图4，在所述沟道柱202侧壁表面形成界面层204和位于界面层204上的栅介质层205。

所述界面层204的材料包括氧化硅。形成所述界面层204的工艺包括原位水汽生成工艺、原子层沉积工艺或化学气相沉积工艺。在本实施例中，形成所述界面层204的工艺包括原位水汽生成工艺，所述原位水汽生成工艺能够在所述沟道柱202表面形成结构致密且厚度较薄的界面层204。

所述栅介质层205的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或氧化铝。形成所述栅介质层205的工艺包括原子层沉积工艺或化学气相沉积工艺。在本实施例中，形成所述栅介质层205的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的栅介质层205。

所述栅介质层205的介电常数较高，所述沟道柱202的介电常数较低。所述界面层204用于对所述栅介质层205和所述沟道柱202的界面进行过渡。

请参考图5，在所述沟道柱202侧壁表面形成第二功函数材料层206。

所述第二功函数材料层206为后续在所述沟道柱202侧壁表面形成第二功函数层提供材料层。

所述第二功函数材料层206的材料包括P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

形成所述第二功函数材料层206的工艺包括原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。在本实施例中，形成所述第二功函数材料层206的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄且结构致密的第二功函数材料层206。

接下来，在所述第二区II侧壁表面形成第一功函数层。所述第一功函数层的具体形成过程请参考图6和图7。

在另一实施例中，在所述第一区I侧壁表面形成第一功函数层。

请参考图6，在所述第二功函数材料层206表面和所述第一区I侧壁表面形成第一牺牲层207。

所述第一牺牲层207用于保护所述第一区I侧壁表面，避免后续形成的第一功函数也位于第一区I侧壁表面，从而偏离所述器件结构的设计规则，使得所述器件的性能受到影响。

所述第一牺牲层207的形成方法包括：在所述衬底200表面形成牺牲材料层(未图示)；回刻蚀所述牺牲材料层，直至完全暴露出所述第二区II侧壁表面的第二功函数材料层206表面，在第一区I侧壁表面形成第一牺牲层207。

所述第一牺牲层207的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。形成所述牺牲材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一牺牲层207的材料包括氧化硅；形成所述牺牲材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的牺牲材料层。

请参考图7，在所述第二区II侧壁表面形成第一功函数层208。

在本实施例中，所述第一功函数层208的材料与所述第二功函数材料层206的材料都为P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

形成所述第一功函数层208的方法包括：在所述第一牺牲层207表面以及第二区II顶部表面和侧壁表面形成第一功函数材料层(未图示)；回刻蚀所述第一功函数材料层，直至暴露出所述第一牺牲层207表面，在所述第二区II侧壁表面形成第一功函数层208。

形成所述第一功函数材料层的工艺包括原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。在本实施例中，形成所述第一功函数材料层的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄且结构致密的第一功函数材料层。

当所述半导体结构为P型器件时，所述第一功函数层208的材料与所述第二功函数层的材料都为P型功函数材料，位于第二区II侧壁表面的所述第一功函数层208使得所述半导体结构的阈值电压降低，使所述半导体结构具有较高的驱动电流，从而所述半导体结构的反应速度较快。

当所述半导体结构为N型器件时，所述第一功函数层208的材料与所述第二功函数层的材料都为N型功函数材料，位于第二区II侧壁表面的所述第一功函数层208使得所述半导体结构的阈值电压降低，使所述半导体结构具有较高的驱动电流，从而所述半导体结构的反应速度较快。

在另一实施例中，所述第一功函数层的材料与所述第二功函数层的材料互为P型功函数材料和N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

当所述半导体结构为P型器件时，所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料，位于第二区II侧壁表面的所述第一功函数层使得所述半导体结构的阈值电压升高，使所述半导体结构具有较小的驱动电流，以避免发生漏电的情况。

当所述半导体结构为N型器件时，所述第一功函数层的材料为P型功函数材料，所述第二功函数层的材料为N型功函数材料，位于第二区II侧壁表面的所述第一功函数层使得所述半导体结构的阈值电压升高，使所述半导体结构具有较小的驱动电流，以避免发生漏电的情况。

请参考图8，去除所述第一牺牲层207；去除所述第一牺牲层207之后，在所述沟道柱202侧壁表面和第一功函数层208表面形成栅极层209。

去除所述第一牺牲层207的工艺包括各向同性湿法刻蚀工艺或各向同性干法刻蚀工艺。在本实施例中，去除所述第一牺牲层207的工艺包括各向同性湿法刻蚀工艺。所述各向同性湿法刻蚀工艺能够去除干净所述第一牺牲层207，避免所述第一牺牲层207残留在所述第二功函数材料层206表面，后续在沟道柱202侧壁表面形成栅极层后，影响所述半导体结构的电学性能。

所述栅极层209的形成方法包括：在第一功函数层208侧壁表面和第一区I侧壁表面形成栅极材料层(未图示)；在栅极材料层上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述栅极材料层和第二功函数材料层206，直至暴露出所述栅介质层205表面，在沟道柱202侧壁形成所述栅极层209和第二功函数层306，所述部分栅极层209还延伸到所述沟道柱202一侧的衬底200表面。

所述栅极层209的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺；刻蚀所述栅极材料层和第二功函数材料层206的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，所述栅极层209的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积工艺；刻蚀所述栅极材料层和第二功函数材料层206的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的栅极层209和第二功函数层306。

请参考图9，形成栅极层209之后，在衬底200上形成介质层210，所述沟道柱202位于所述介质层210内；在所述介质层210内形成第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述栅极层209电连接，所述第二导电插塞212与所述沟道柱202顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。

所述介质层210的形成方法包括：在所述衬底200上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱202顶部表面；平坦化所述介质材料层，形成所述介质层210。

所述介质层210的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述介质层210的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的介质材料层。

所述第一导电插塞211、第二导电插塞212和第三导电插塞213的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。

至此，形成的所述半导体结构，在所述第二区II侧壁表面形成第一功函数层208。所述第一功函数层208能够调节所述沟道柱202内驱动电流至相对均衡的状态，避免了沟道柱202内的驱动电流不均衡，而引起的半导体结构性能不稳定的情况。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图9，包括：

衬底200，所述衬底200上具有源漏掺杂层201；

位于源漏掺杂层201上的沟道柱202，所述沟道柱202包括第一区I和位于第一区I上的第二区II；

位于源漏掺杂层201上的隔离层203，所述隔离层203还位于部分所述第一区I侧壁表面；

位于沟道柱202侧壁表面的界面层204、位于界面层204表面的栅介质层205以及位于栅介质层205表面的第二功函数层306；

位于第二区II侧壁表面的第一功函数层208，所述第一功函数层208位于所述第二功函数层306表面；

位于沟道柱202侧壁表面和第一功函数层208表面的栅极层209；

位于衬底200上的介质层210；

位于介质层210内的第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述栅极层209电连接，所述第二导电插塞212与所述沟道柱202顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。

图10至图13是本发明另一实施例中半导体结构形成过程的剖面结构示意图。

在本实施例中，所述第一功函数层位于所述第一区I侧壁表面。

请参考图10，图10为在图5基础上的剖面结构示意图，形成第二功函数材料层206之后，在所述第一区I侧壁表面和第二区II侧壁表面形成第一功函数材料层307。

所述第一功函数材料层307为后续在所述第一区I侧壁表面形成第一功函数层提供材料层。

在本实施例中，所述第一功函数材料层307的材料与所述第二功函数材料层206的材料都为P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

形成所述第一功函数材料层307的工艺包括原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。在本实施例中，形成所述第一功函数材料层307的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄且结构致密的第一功函数材料层307。

在另一实施例中，所述第一功函数材料层307的材料与所述第二功函数材料层206的材料互为P型功函数材料和N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。

请继续参考图10，形成第一功函数材料层307之后，在第一区I侧壁表面形成第二牺牲层308，所述第二牺牲层308暴露出所述第二区II表面的第一功函数材料层307。

所述第二牺牲层308用于保护所述第一区I侧壁表面，避免后续去除第二区II侧壁表面的第一功函数材料层307时，所述第一区I侧壁表面的第一功函数材料层307也会被去除，从而偏离所述器件结构的设计规则，使得所述器件的性能受到影响。

所述第二牺牲层308的形成方法包括：在所述衬底200表面形成牺牲材料层(未图示)；回刻蚀所述牺牲材料层，直至完全暴露出所述第二区II侧壁表面的第一功函数材料层307表面，在第一区I侧壁表面形成第二牺牲层308。

所述第二牺牲层308的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。形成所述牺牲材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第二牺牲层308的材料包括氧化硅；形成所述牺牲材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的牺牲材料层。

请参考图11，去除第二区II侧壁表面的第一功函数材料层307，在所述第一区I侧壁表面形成第一功函数层407。

去除第二区II侧壁表面的第一功函数材料层307的工艺包括各向同性干法刻蚀工艺或各向同性湿法刻蚀工艺。在本实施例中，去除第二区II侧壁表面的第一功函数材料层307的工艺包括各向同性干法刻蚀工艺。所述各向同性干法刻蚀工艺能够去除干净所述第二区II侧壁表面的第一功函数材料层307，避免后续形成的所述第一功函数层也位于所述第二区II侧壁表面，从而偏离所述器件结构的设计规则，使得所述器件的性能受到影响。

在本实施例中，所述第一功函数层407的材料与所述第二功函数层的材料都为P型功函数材料或N型功函数材料。

当所述半导体结构为P型器件时，所述第一功函数层407的材料与所述第二功函数层的材料都为P型功函数材料，位于第一区I侧壁表面的所述第一功函数层407使得所述半导体结构的阈值电压降低，使所述半导体结构具有较高的驱动电流，从而所述半导体结构的反应速度较快。

当所述半导体结构为N型器件时，所述第一功函数层407的材料与所述第二功函数层的材料都为N型功函数材料，位于第一区I侧壁表面的所述第一功函数层407使得所述半导体结构的阈值电压降低，使所述半导体结构具有较高的驱动电流，从而所述半导体结构的反应速度较快。

在另一实施例中，所述第一功函数层的材料与所述第二功函数层的材料互为P型功函数材料和N型功函数材料。

当所述半导体结构为P型器件时，所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料，位于第一区I侧壁表面的所述第一功函数层使得所述半导体结构的阈值电压升高，使所述半导体结构具有较小的驱动电流，以避免发生漏电的情况。

当所述半导体结构为N型器件时，所述第一功函数层的材料为P型功函数材料，所述第二功函数层的材料为N型功函数材料，位于第一区I侧壁表面的所述第一功函数层使得所述半导体结构的阈值电压升高，使所述半导体结构具有较小的驱动电流，以避免发生漏电的情况。

请继续参考图11，形成第一功函数层407之后，去除所述第二牺牲层308。

去除所述第二牺牲层308的工艺包括各向同性湿法刻蚀工艺或各向异性干法刻蚀工艺。在本实施例中，去除所述第二牺牲层308的工艺包括各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺能够去除干净所述第二牺牲层308，避免所述第二牺牲层308残留在所述第二功函数材料层206表面，后续在沟道柱202侧壁表面形成栅极层后，影响所述半导体结构的电学性能。

请参考图12，去除所述第二牺牲层308之后，在所述沟道柱202侧壁表面和第一功函数层407表面形成栅极层309。

所述栅极层309的形成方法包括：在所述第一功函数层407侧壁表面和第二区II侧壁表面形成栅极材料层(未图示)；在所述栅极材料层上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述栅极材料层和所述第二功函数材料层206，直至暴露出所述栅介质层205表面，形成所述栅极层309和第二功函数层406，所述部分栅极层309还延伸到所述沟道柱202一侧的衬底200表面。

所述栅极层309的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺；刻蚀所述栅极材料层和第二功函数材料层206的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，所述栅极层309的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积工艺；刻蚀所述栅极材料层和第二功函数材料层206的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的栅极层309和第二功函数层406。

请参考图13，形成栅极层309之后，在衬底200上形成介质层310，所述沟道柱202位于所述介质层310内；在所述介质层310内形成第一导电插塞311、第二导电插塞312和第三导电插塞313，所述第一导电插塞311与所述栅极层309电连接，所述第二导电插塞312与所述沟道柱202顶部电连接，所述第三导电插塞313与所述源漏掺杂层201电连接。

所述介质层310的形成方法包括：在所述衬底200上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱202顶部表面；平坦化所述介质材料层，形成所述介质层310。

所述介质层310的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述介质层310的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的介质材料层。

所述第一导电插塞311、第二导电插塞312和第三导电插塞313的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。

至此，形成的所述半导体结构，在所述第一区I侧壁表面形成第一功函数层407。所述第一功函数层407能够调节所述沟道柱202内驱动电流至相对均衡的状态，避免了沟道柱202内的驱动电流不均衡，而引起的半导体结构性能不稳定的情况。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图13，包括：

衬底200，所述衬底200上具有源漏掺杂层201；

位于源漏掺杂层201上的沟道柱202，所述沟道柱202包括第一区I和位于第一区I上的第二区II；

位于源漏掺杂层201上的隔离层203，所述隔离层203还位于部分所述第一区I侧壁表面；

位于沟道柱202侧壁表面的界面层204、位于界面层204表面的栅介质层205以及位于栅介质层205表面的第二功函数层406；

位于第一区I侧壁表面的第一功函数层407，所述第一功函数层407位于所述第二功函数层406表面；

位于沟道柱202侧壁表面和第一功函数层407表面的栅极层309；

位于衬底200上的介质层310；

位于介质层310内的第一导电插塞311、第二导电插塞312和第三导电插塞313，所述第一导电插塞311与所述栅极层309电连接，所述第二导电插塞312与所述沟道柱202顶部电连接，所述第三导电插塞313与所述源漏掺杂层201电连接。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。