半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateraldouble diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS 制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS 可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(BPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目标。

LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有相邻的阱区和掺杂区，以及位于所述掺杂区远离所述阱区一侧的隔离结构；栅极结构，位于所述阱区和掺杂区交界处的所述基底上；掺杂层，位于所述栅极结构一侧的所述掺杂区上以及所述隔离结构上，所述掺杂层中的掺杂离子的导电类型与掺杂区中的掺杂离子导电类型相同，所述掺杂层和所述掺杂区共同作为漂移区；源区，位于所述栅极结构一侧的所述阱区内；漏区，位于所述隔离结构上的所述掺杂层内。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的阱区和掺杂区，以及形成在所述掺杂区远离所述阱区的一侧的隔离结构；在所述阱区和掺杂区交界处的所述基底上形成栅极结构；在所述栅极结构一侧的所述掺杂区上以及部分区域的所述隔离结构上形成掺杂层，所述掺杂层中的掺杂离子的导电类型与掺杂区中的掺杂离子导电类型相同，所述掺杂层和所述掺杂区共同作为漂移区；在所述栅极结构一侧的所述阱区内形成源区；在所述掺杂层中远离所述栅极结构的区域内形成漏区。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，所述掺杂层中的掺杂离子的导电类型与掺杂区中的掺杂离子的导电类型相同，将所述掺杂层和所述掺杂区共同作为漂移区，所述掺杂层位于部分区域的所述隔离结构上，因此有利于减小所述 LDMOS占用基底表面的面积，提高所述半导体结构的面积利用效率，使得 LDMOS的集成度较高；另外，以垂直于所述栅极结构侧壁延伸方向为横向，与一般的LDMOS的结构相比，在半导体结构工作时，载流子流动的路程多出了隔离结构上的所述掺杂层的横向尺寸以及掺杂层至掺杂区的距离，使得漂移区承担的电压降得到提高，相应的半导体结构的击穿电压得到提高。综上，本发明实施例所提供的半导体结构有利于在提高LDMOS的集成度的情况下，增大 LDMOS的击穿电压，半导体结构的电学性能得到优化。

可选方案中，所述掺杂层中的离子掺杂浓度低于所述掺杂区中的离子掺杂浓度，所述掺杂区中的掺杂离子的导电类型与所述阱区中掺杂离子的导电类型不同，掺杂区中的离子掺杂浓度较高，从而所述掺杂区与所述阱区构成的PN结的击穿电压较高，且因为所述掺杂层位于所述掺杂区上以及所述隔离结构上，所述掺杂层的离子掺杂浓度较低，所述掺杂层能够起到承担压降的作用；此外，所述掺杂区中的离子掺杂浓度较高，从而所述掺杂区的导通电阻较小，有利于增大载流子的流动速率，降低半导体结构的功耗。综上，所述掺杂层中的离子掺杂浓度低于所述掺杂区中的离子掺杂浓度，能够使得半导体结构具有较大击穿电压的情况下，使得半导体结构的导通电阻较小。

附图说明

图1是一种半导体结构的结构示意图；

图2至图10是本发明半导体结构实施例一的形成方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构电学性能不佳的原因。

参考图1，示出了一种半导体结构的结构示意图。

所述半导体结构示出了一种LDMOS的设计，所述半导体结构包括：基底，所述基底内形成有相邻接的阱区11和漂移区12，以及位于所述漂移区远离所述阱区一侧的隔离结构10；栅极结构20，位于所述阱区11和漂移区12交界处的基底上；源区31，位于所述栅极结构20一侧的阱区11内；接触区30，位于所述源区31远离栅极结构20一侧的所述阱区11中；漏区32，位于所述栅极结构20另一侧的漂移区12内。

以N型横向双扩散金属氧化物半导体场效应晶体管(NLDMOS)为例。通常通过如下三种方法来增大所述漂移区12的击穿电压：

第一种，在垂直于所述栅极结构20侧壁的延伸方向的上，增大所述漂移区 12的尺寸，在半导体结构工作时，能够增大载流子的流动路程，使得漂移区12 能够承担更大的压降，进而提高半导体结构的击穿电压。

第二种，通过在所述漂移区12中形成隔离层(STI)(图中未示出)，所述隔离层的材料是介电材料，因此，在半导体结构工作时，载流子围绕隔离层流动，增大了载流子的流动路径，使得漂移区12能够承担更大的压降，进而提高半导体结构的击穿电压。

第三种，在所述栅极结构20与所述漏区32之间的顶端漂移区12上，以及所述栅极结构20靠近所述漂移区12的部分侧壁和部分顶壁上形成硅化物阻挡层(图中未示出)，在所述硅化物阻挡层上形成导电结构(field plate)。当半导体结构工作时，电流从所述漏区32流向所述栅极结构20下方的沟道内，正电荷会聚集在所述导电结构下方的漂移区12内，且在所述漏区32和栅极结构20 之间电场线的作用下，所述导电结构底部会产生负电荷，硅化物阻挡层能够阻隔导电结构底部的负电荷以及所述漂移区12内的正电荷接触，有利于提高半导体结构的击穿电压。

上述三种方法能够提高LDMOS的击穿电压，但是均不能使得LDMOS占用的基底面积缩小，不利于提高LDMOS的集成度。

为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：提供基底，所述基底内形成有相邻接的阱区和掺杂区，以及形成在所述掺杂区远离所述阱区的一侧的隔离结构；在所述阱区和掺杂区交界处的所述基底上形成栅极结构；在所述栅极结构一侧的所述掺杂区上以及部分区域的所述隔离结构上形成掺杂层，所述掺杂层中的掺杂离子的导电类型与掺杂区中的掺杂离子导电类型相同，所述掺杂层和所述掺杂区共同作为漂移区；在所述栅极结构一侧的所述阱区内形成源区；在所述掺杂层中远离所述栅极结构的区域内形成漏区

本发明实施例提供的半导体结构中，所述掺杂层中的掺杂离子的导电类型与掺杂区中的掺杂离子的导电类型相同，将所述掺杂层和所述掺杂区共同作为漂移区，所述掺杂层位于部分区域的所述隔离结构上，因此有利于减小所述 LDMOS占用基底表面的面积，提高所述半导体结构的面积利用效率，使得 LDMOS的集成度较高；另外，以垂直于所述栅极结构侧壁延伸方向为横向，与一般的LDMOS的结构相比，在半导体结构工作时，载流子流动的路程多出了隔离结构上的所述掺杂层的横向尺寸以及掺杂层至掺杂区的距离，使得漂移区承担的电压降得到提高，相应的，半导体结构的击穿电压得到提高。综上，本发明实施例所提供的半导体结构有利于在提高LDMOS的集成度的情况下，增大 LDMOS的击穿电压，半导体结构的电学性能得到优化。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

参考图2至图10，示出了本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2，提供基底100，所述基底100内形成有相邻接的阱区101和掺杂区102，以及形成在所述掺杂区102远离所述阱区101的一侧的隔离结构107。

所述基底100用于为后续形成LDMOS提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述阱区101形成于所述基底100内，且所述阱区101和掺杂区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道。

所述掺杂区102形成于所述基底100内，后续在所述栅极结构103一侧的掺杂区102上以及部分区域的所述隔离结构107上形成掺杂层，所述掺杂区102 与所述掺杂层共同作为漂移区，所述漂移区用于承受较大的分压。

本实施例中，所述掺杂区102中的离子掺杂浓度高于后续形成的所述掺杂层中离子掺杂浓度，使得半导体结构的导通电阻较小，有利于增大载流子的流动速率，提高半导体结构的电学性能。

所述掺杂区102内的掺杂离子类型与所述阱区101内的掺杂离子类型不同。本实施例中，所述半导体结构为NLDMOS，所述阱区101内的掺杂离子为P 型离子，例如B离子、Ga离子或In离子，所述掺杂区102内的掺杂离子为N 型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述半导体结构还可以为PLDMOS，所述阱区内的掺杂离子为N型离子，所述掺杂区内的掺杂离子为P型离子。

具体地，通过掩膜(Mask)，选择性地对所述基底100进行掺杂处理，从而在所述基底100的不同区域内分别形成所述阱区101和掺杂区102。

所述隔离结构107为浅沟槽隔离结构，所述隔离结构107用于将所述半导体结构与外部的有源区(active area)以及LDMOS进行电隔离，且所述隔离结构107还用于对相邻LDMOS起到电隔离作用。

本实施例中，所述隔离结构107的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

需要说明的是，所述隔离结构107还形成在所述阱区101中远离漂移区109 一侧。其他实施例中，所述隔离结构还可以只形成在所述掺杂区远离所述阱区的一侧。

参考图3，在所述阱区101和掺杂区102交界处的基底100上形成栅极结构103。

在半导体结构工作时，所述栅极结构103用于控制沟道的开启与断开。

所述栅极结构103包括位于所述阱区101和掺杂区102交界处基底100表面的栅介质层1031，以及位于所述栅介质层1031上的栅极层1032。

本实施例中，所述栅极结构103为多晶硅栅结构，因此所述栅介质层1031 的材料为氧化硅，所述栅极层1032的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构，相应的，所述栅介质层为高K栅介质层，所述栅极层为金属电极层。

需要说明的是，以垂直于所述栅极结构103侧壁延伸方向为横向，所述栅极结构103露出的所述掺杂区102的横向尺寸不宜过小。后续在所述栅极结构 103一侧的掺杂区102上以及部分区域的所述隔离结构107上形成掺杂层。若所述栅极结构103露出的所述掺杂区102的横向尺寸过小，相应的，所述掺杂层在所述掺杂区102顶面投影的横向尺寸过小，也就是说所述掺杂层与掺杂区 102的接触面积过小，在半导体结构工作时，易导致所述掺杂区102和掺杂层之间的导通电阻过大，不利于提高半导体结构的电流特性，导致半导体结构的功耗较大。本实施例中，形成所述栅极结构103的步骤中，所述栅极结构103 露出的所述掺杂区102的横向尺寸大于600纳米，例如：800纳米，1200纳米， 1800纳米等。

参考图4至图7，在所述栅极结构103一侧的掺杂区102上以及部分区域的所述隔离结构107上形成掺杂层108(如图7所示)，所述掺杂层108中的掺杂离子的导电类型与掺杂区102中的掺杂离子导电类型相同，所述掺杂层108 和所述掺杂区102共同作为漂移区109(如图7所示)。

所述掺杂层108中的掺杂离子的导电类型与掺杂区102中的掺杂离子的导电类型相同，将所述掺杂层108和所述掺杂区102共同作为漂移区109，所述掺杂层108位于部分区域的所述隔离结构107上，因此有利于减小所述LDMOS 占用基底100表面的面积，提高所述半导体结构的面积利用效率，使得LDMOS 的集成度较高；另外，以垂直于所述栅极结构103延伸方向为横向，所述掺杂层108和所述掺杂区102共同作为漂移区109，与一般的LDMOS的结构相比，在半导体结构工作时，载流子流动的路程多出了隔离结构107上的所述掺杂层108的横向尺寸以及掺杂层108至掺杂区102的距离，使得漂移区1009电压降得到提高，相应的半导体结构的击穿电压得到提高。综上，本发明实施例所提供的半导体结构有利于在提高LDMOS的集成度的情况下，增大LDMOS的击穿电压，半导体结构的电学性能得到优化。

具体的，形成所述掺杂层108的步骤包括：

如图4，形成保形覆盖所述隔离结构107、掺杂区102、栅极结构103以及阱区101的掺杂材料层113。

所述掺杂材料层113为后续进行图形化，形成掺杂层做准备。

具体的，所述掺杂材料层113的材料包括多晶硅、锗化硅、砷化镓和镓化铟中的一种或多种。

本实施例中，所述掺杂材料层113的材料包括硅。硅为工艺常用成本较低的材料，有助于降低形成掺杂材料层113的工艺成本，且因为所述掺杂区102 的材料为硅，掺杂材料层113的材料与掺杂区102的材料相同，有助于提高掺杂材料层113与所述掺杂区102的粘附性，降低掺杂区102与后续形成的掺杂层之间的导通电阻。

本实施例中，采用炉管沉积工艺形成所述掺杂材料层113。所述炉管沉积工艺包括：化学气相沉积(Chemical Vapor Deposition，CVD)，如低压化学气相沉积工艺(LPCVD)及等离子增强化学气相沉积工艺(Plasma Enhance Chemical Vapor Deposition，PECVD)。其他实施例中，还可以采用原子层沉积工艺(Atomic layer deposition，ALD)，形成所述掺杂材料层。

炉管沉积工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述掺杂材料层113的形成质量和厚度均一性，且炉管沉积工艺为常用的膜层沉积工艺具有较好的工艺兼容性。

需要说明的是，所述半导体结构的形成方法还包括：在形成所述栅极结构 103后，形成所述掺杂材料层113前，在所述栅极结构103的顶面和侧壁形成保护材料层111。

所述保护材料层111为后续形成侧墙层做准备。

在后续图形化所述掺杂材料层113的过程中，以及去除部分厚度的所述掺杂材料层113的过程中，所述保护材料层111用于保护栅极结构103的顶面和侧壁免受刻蚀；在后续形成源区104和漏区105的过程中，所述保护材料层111 使得掺杂离子不易掺杂入栅极结构103中，使得栅极结构103更好的起到控制沟道开启与断开的作用。

在后续图形化所述掺杂材料层113，以及去除部分厚度的所述掺杂材料层 113的步骤中，所述保护材料层111的被刻蚀速率小于所述掺杂材料层113的被刻蚀速率。

具体的，所述保护材料层111的材料包括氧化硅、氮化硅、氮氧化硅、碳氮化硅或者碳氮硼化硅。

本实施例中，所述保护材料层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成保护材料层 111的工艺难度和工艺成本。

形成所述保护材料层111的步骤包括：形成保形覆盖所述隔离结构107、栅极结构103、以及掺杂区102以及阱区101的保护材料膜(图中未示出)；在所述栅极结构103顶部的形成保护遮挡层；以所述保护遮挡层为掩膜，去除所述隔离结构107、掺杂区102以及阱区101表面的所述保护材料膜，剩余的位于所述栅极结构103顶面以及侧壁上的所述保护材料膜作为所述保护材料层 111。

本实施例中，采用炉管沉积工艺形成所述保护材料层111。炉管沉积工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述保护材料层111的形成质量和厚度均一性，且降低对所述保护材料层111厚度的控制难度，且炉管沉积工艺为常用的膜层沉积工艺具有较好的工艺兼容性。

如图5所示，图形化所述掺杂材料层113。

图形化所述掺杂材料层113，在待形成掺杂层的漂移区109和隔离结构107 上保留所述掺杂材料层113。

图形化所述掺杂材料层113的步骤包括：在所述掺杂材料层113上形成遮挡层(图中未示出)，以所述遮挡层为掩膜去所述遮挡层露出的所述掺杂材料层 113。

本实施例中，采用干法刻蚀工艺图形化所述掺杂材料层113。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使剩余的所述掺杂材料层113的形貌满足工艺需求。

本实施例中，所述掺杂材料层113的材料为多晶硅，相应的，采用干法刻蚀图形化所述掺杂材料层113的过程中，采用含氟的气体进行刻蚀操作。所述含氟的气体包括：SF

需要说明的是，以垂直于所述栅极结构103侧壁延伸方向为横向，图形化所述掺杂材料层113的步骤中，所述掺杂材料层113的横向尺寸不宜过大也不宜过小。若所述横向尺寸过大，后续依据所述掺杂材料层113形成的所述掺杂层的横向尺寸过大，所述掺杂层易与隔离结构107远离掺杂区102一侧的有源区(active area)或者LDMOS接触(merge)，导致半导体结构电学性能较差。若所述横向尺寸过小，所述掺杂层承担的压降较小，相应的所述半导体结构的击穿电压较小，导致半导体结构的性能不佳。本实施例中，所述掺杂材料层113在所述隔离结构107顶面投影的横向尺寸大于1微米，例如：1.5微米，2微米等；且所述掺杂材料层113远离栅极结构103的侧面至所述隔离结构107远离栅极结构103的侧面的距离大于200纳米，例如：400纳米，600纳米，800纳米等。

在图形化所述掺杂材料层113的过程中，所述遮挡层使得被其覆盖的所述掺杂材料层113避免被刻蚀。

所述遮挡层为能够起到掩膜作用且易于去除的材料，使得在去除遮挡层时减少对漂移区109、阱区101以及栅极结构103的损伤。

具体的，遮挡层的材料包括有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层) 材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、 DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料或APF (Advanced Patterning Film，先进图膜)材料。

具体的，形成遮挡层的步骤包括：形成覆盖所述掺杂材料层113的遮挡材料层(图中未示出)；图形化所述遮挡材料层，剩余的所述遮挡材料层作为遮挡层。

本实施例中，采用旋涂工艺形成所述遮挡材料层，所述遮挡材料层的表面平坦度较高。

所述半导体结构的形成方法还包括：图形化所述掺杂材料层113后，去除所述遮挡层。

本实施例中，采用灰化工艺去除所述遮挡层。

参考图6；图形化所述掺杂材料层113后，去除部分厚度的所述掺杂材料层113，剩余的所述掺杂材料层113作为初始掺杂层114。

去除部分厚度的所述掺杂材料层113，使得所述初始掺杂层114达到预设的高度，为后续掺杂离子形成掺杂层做准备。

本实施例中，采用干法刻蚀工艺去除部分厚度的所述掺杂材料层113。干法刻蚀工艺具有各向异性刻蚀的特性，有利于精确控制去除的所述掺杂材料层 113的厚度，在去除部分厚度的所述掺杂材料层113的同时，还能够避免对所述掺杂材料层113横向刻蚀，从而形成的初始掺杂层114的横向尺寸不易减薄，使得形成的初始掺杂层114的厚度和横向尺寸满足工艺要求。

具体的，所述干法刻蚀工艺为无掩膜干法刻蚀工艺，从而能够省去一张光罩(mask)，降低了形成所述初始掺杂层114的工艺成本。其他实施例中，还可以采用平坦化工艺去除部分厚度的所述掺杂材料层，例如：化学机械研磨工艺 (chemical mechanicalplanarization，CMP)。

需要说明的是，在采用无掩膜干法刻蚀工艺去除部分厚度的所述掺杂材料层113的过程中，为了完全去除所述隔离结构107上的所述掺杂材料层113，会刻蚀部分厚度的所述隔离结构107，降低后续形成的掺杂层与相邻有源区或者LDMOS电连接的概率。

还需要说明的是，本实施例中，所述掺杂材料层113的材料与阱区101的材料相同，因此，在刻蚀部分厚度的所述隔离结构107的过程中，也会刻蚀部分厚度的所述阱区101的材料，但在此状态时，还没有形成源区和漏区，因此刻蚀部分厚度的所述阱区101的材料对器件的影响可以忽略不计。

需要说明的是，所述初始掺杂层114的顶面不宜过低于所述栅极结构103 的顶面。若所述初始掺杂层114的顶面过低于所述栅极结构103的顶面，相应的后续对所述初始掺杂层114进行离子注入形成的掺杂层的顶面过低于所述栅极结构103的顶面，也就是说所述掺杂层过薄，易导致所述掺杂层与所述掺杂区102的接触电阻过大，不利于改善半导体结构的电流特性，导致半导体结构的功耗较大；且若所述初始掺杂层114的顶面过低于所述栅极结构103的顶面，在半导体结构工作时，载流子流经掺杂区102的路径变小，相应的所述掺杂区102承担的压降变小，导致半导体结构的击穿电压较小。

需要说明的是，所述初始掺杂层114的顶面不宜过高于所述栅极结构103 的顶面。所述初始掺杂层114和掺杂区102是在不同步骤中形成的，通常所述初始掺杂层114与掺杂区102之间具有较大的应力，若所述初始掺杂层114的顶面过高于所述栅极结构103的顶面，也就是说后续形成的所述掺杂层过厚，所述初始掺杂层114与掺杂层102之间的应力较大，所述初始掺杂层114易破裂，在半导体结构工作时，半导体结构易出现漏电的情况。

本实施例中，所述初始掺杂层114的顶面低于所述栅极结构103的顶面时，所述初始掺杂层114的顶面与所述栅极结构103的顶面的距离小于50纳米；所述初始掺杂层114的顶面高于所述栅极结构103的顶面时，所述初始掺杂层114 的顶面与所述栅极结构103的顶面的距离小于100纳米。

如图7所示，对所述初始掺杂层114进行离子掺杂，形成所述掺杂层108。

对所述初始掺杂层114进行离子掺杂，所述掺杂层108和掺杂区102共同作为漂移区109。

本实施例中，所述基底用于形成NLDMOS，所述掺杂层108内的掺杂离子为N型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述基底用于形成PLDMOS，所述掺杂层108内的掺杂离子为P型离子。

对所述初始掺杂层114进行离子掺杂，形成所述掺杂层108的步骤包括：形成覆盖所述栅极结构103和阱区101，且露出所述初始掺杂层114的注入掩膜层(图中未示出)；形成所述注入掩膜层后，采用离子注入的方式对所述初始掺杂层114进行离子掺杂，形成所述掺杂层108。

在对所述初始掺杂层114进行离子掺杂的过程中，所述注入掩膜层用于避免掺杂离子掺杂入半导体结构的其他膜层，防止对最终形成的半导体结构的器件形成造成影响。

本实施例中，采用离子注入的方式对所述初始掺杂层114进行离子掺杂，形成所述掺杂层108。离子注入工艺具有工艺简单，成本低廉的优点。

本实施例中，有关所述注入掩膜层的材料与参考前续的所述遮挡层，在此不再赘述。

需要说明的是，形成掺杂层108的步骤中，所述掺杂层108中的离子掺杂浓度低于所述掺杂区102中的离子掺杂浓度。所述掺杂区102中的掺杂离子的导电类型与所述阱区101中掺杂离子的导电类型不同，掺杂区102中的离子掺杂浓度较高，从而所述掺杂区102与所述阱区101构成的PN结的击穿电压较高，且因为所述掺杂层108位于所述掺杂区102上以及所述隔离结构107上，所述掺杂层108的离子掺杂浓度较低，所述掺杂层108能够起到承担压降的作用；此外，所述掺杂区102中的离子掺杂浓度较高，从而所述掺杂区102的导通电阻较小，有利于增大载流子的流动速率，降低半导体结构的功耗。综上，所述掺杂层108中的离子掺杂浓度低于所述掺杂区102中的离子掺杂浓度，能够使得半导体结构具有较大击穿电压的情况下，使得半导体结构的导通电阻较小。

本实施例中，形成所述栅极结构103的步骤中，所述栅极结构103露出的所述掺杂区102的横向尺寸大于600纳米。相应的，形成所述掺杂层108的步骤中，所述掺杂层108在所述掺杂区102顶面投影的横向尺寸大于600纳米。

本实施例中，所述掺杂材料层113(如图5所示)在所述隔离结构107顶面投影的横向尺寸大于1微米，且所述掺杂材料层113远离栅极结构103的侧面至所述隔离结构107远离栅极结构103的侧面的距离大于200纳米。相应的，所述掺杂层108在所述隔离结构107顶面投影的横向尺寸大于1微米，且所述掺杂层108远离栅极结构103的侧面至所述隔离结构107远离栅极结构103的侧面的距离大于200纳米。

本实施例中，所述初始掺杂层114(如图6所示)的顶面低于所述栅极结构103的顶面时，所述初始掺杂层114的顶面与所述栅极结构103的顶面的距离小于50纳米；所述初始掺杂层114的顶面高于所述栅极结构103的顶面时，所述初始掺杂层114的顶面与所述栅极结构103的顶面的距离小于100纳米。相应的，所述掺杂层108的顶面低于所述栅极结构103的顶面，所述掺杂层108 的顶面与所述栅极结构103的顶面的距离小于50纳米；所述掺杂层108的顶面高于所述栅极结构103的顶面，所述掺杂层108的顶面与所述栅极结构103的顶面的距离小于100纳米。

参考图8，在所述栅极结构103一侧的所述阱区101内形成源区104；在所述掺杂层108中远离栅极结构103的区域内形成漏区105。

在半导体结构工作时，源区104和漏区105为沟道提供应力，有利于增大沟道中载流子的迁移速率。

所述源区104和漏区105内的掺杂离子导电类型与所述掺杂区102内的掺杂离子导电类型相同。本实施例中，所述半导体结构为NLDMOS，相应的所述源区104和漏区105中掺杂的为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的掺杂离子相应为P型离子。

本实施例中，所述源区104和漏区105在同一步骤中形成。在一步中形成源区104和漏区105有利于提高半导体结构的形成效率。其他实施例中，还可以先分步骤形成源区和漏区。

形成源区104和漏区105的步骤包括：形成源漏掩膜层，所述源漏掩膜层中具有露出阱区101中待形成源区104区域的第一开口，以及露出掺杂层108 中待形成漏区105的第二开口；以所述源漏掩膜层为掩膜，对第一开口露出的所述阱区101区域，以及第二开口露出的掺杂层108区域掺杂离子，分别形成源区104和漏区105。

需要说明的是，所述半导体结构还包括：在形成所述源区104和漏区105 后，在所述阱区101中形成与所述源区104相邻的接触区106，且所述接触区 106位于所述源区104远离所述栅极结构103一侧的阱区101内。

所述接触区106用于作为所述阱区101的信号接头，所述接触区106内具有掺杂离子，且所述接触区106内的掺杂离子类型与所述漂移区109内的掺杂离子类型不同。本实施例中，所述接触区106内的掺杂离子为P型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述接触区内的掺杂离子为N 型离子。

参考图9至图10，在所述栅极结构103和所述漏区105之间的所述掺杂层 108上形成硅化物阻挡层110(如图10所示)，所述硅化物阻挡层110还延伸覆盖所述栅极结构103的部分顶面。

所述硅化物阻挡层110用于防止硅化物(Salicide)层的生长，从而防止硅化物层对所述栅极结构103和漏区105之间的漂移区109内的耗尽区形成产生不良影响，进而保证LDMOS的耐压性能。

本实施例中，所述硅化物阻挡层110为单层结构。所述硅化物阻挡层110 的材料包括氮化硅，氮化硅是半导体工艺中常用的介质材料，通过选取氮化硅，有利于提高所述硅化物阻挡层110的工艺兼容性，也有利于降低形成所述硅化物阻挡层110的工艺难度。其他实施例中，所述硅化物阻挡层还可以为叠层结构。

在所述栅极结构103和所述漏区105之间的所述掺杂层108上形成硅化物阻挡层110的步骤包括：如图9所示，形成覆盖所述隔离结构107、源区104、掺杂层108、栅极结构103、阱区101以及漏区105的硅化物阻挡材料层112；如图10所示，对所述硅化物阻挡材料层112进行图形化处理，形成所述硅化物阻挡层110。

本实施例中，采用炉管沉积工艺形成所述硅化物阻挡材料层112。炉管沉积工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述硅化物阻挡材料层112的形成质量和厚度均一性，且降低对所述硅化物阻挡材料层112厚度的控制难度，且炉管沉积工艺为常用的膜层沉积工艺具有较好的工艺兼容性。其他实施例中，还可以采用原子层沉积工艺形成所述硅化物阻挡材料层。

本实施例中，采用干法刻蚀工艺对所述硅化物阻挡材料层112进行图形化处理，形成所述硅化物阻挡层110。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述硅化物阻挡层110的形貌满足工艺需求，且还有利于提高所述硅化物阻挡材料层112的去除效率。

需要说明的是，采用干法刻蚀工艺对所述硅化物阻挡材料层112进行图形化处理的过程中，保留所述栅极结构103顶部靠近掺杂层108的硅化物阻挡材料层112。

需要说明的是，对所述硅化物阻挡材料层112进行图形化处理后，利用湿法刻蚀工艺去除所述掺杂层108侧壁以及所述栅极结构103侧壁上残留的所述硅化物阻挡材料层112。

本实施例中，所述硅化物阻挡材料层112的材料为氮化硅，相应的，所述刻蚀溶液包括磷酸溶液。

需要说明的是，所述半导体结构的形成方法还包括：形成所述硅化物阻挡层110后，去除所述硅化物阻挡层110露出的保护材料层111，剩余的所述保护材料层111作为侧墙层113。

所述侧墙层113的材料为氧化硅，氧化硅的介电常数较小，因此，所述侧墙层113还有利于降低栅极结构103与掺杂层108之间的电容耦合效应。

本实施例中，采用干法刻蚀工艺去除所述栅极结构103顶面的所述保护材料层111。所述干法刻蚀工艺具有各向异性刻蚀特性，去除所述栅极结构103 顶面的所述保护材料层111的过程中，对所述栅极结构103侧壁的所述保护材料层111的损伤较小。

具体的，所述干法刻蚀工艺为无掩膜干法刻蚀工艺。从而能够省去一张光罩(mask)，降低了形成所述侧墙层103的工艺成本。

本实施例中，采用干法刻蚀工艺去除所述栅极结构103顶面的所述保护材料层111的过程中，采用的刻蚀气体包括氟化氢。氟化氢对所述氧化硅的刻蚀速率大于对氮化硅的刻蚀速率，氟化氢对所述硅的刻蚀速率大于对氮化硅的刻蚀速率，也就是说去除所述栅极结构103顶部的保护材料层111的过程中对所述硅化物阻挡层110和源极104以及漏极105的损伤较小，从而对所述半导体结构的电学性能影响较小。

相应的，本发明实施例还提供一种半导体结构的形成方法。图10是本发明实施例半导体结构一实施例的结构示意图。以下将结合附图10对本发明实施例提供的半导体结构进行详细说明。

参考图10，本实施例半导体结构包括：基底100，所述基底100内具有相邻的阱区101和掺杂区102，以及位于所述掺杂区102远离所述阱区101一侧的隔离结构107；栅极结构103，位于所述阱区101和掺杂区102交界处的基底 100上；掺杂层108，位于所述栅极结构103一侧的所述掺杂区102上以及所述隔离结构107上，所述掺杂层108中的掺杂离子的导电类型与掺杂区102中的掺杂离子导电类型相同，所述掺杂层108和所述掺杂区102共同作为漂移区 109；源区104，位于所述栅极结构103一侧的所述阱区101内；漏区105，位于所述隔离结构107上的所述掺杂层108内。

所述掺杂层108中的掺杂离子的导电类型与掺杂区102中的掺杂离子的导电类型相同，将所述掺杂层108和所述掺杂区102共同作为漂移区109，所述掺杂层108位于部分区域的所述隔离结构107上，因此有利于减小所述LDMOS 占用基底100表面的面积，提高所述半导体结构的面积利用效率，使得LDMOS 的集成度较高；另外，以垂直于所述栅极结构103延伸方向为横向，所述掺杂层108和所述掺杂区102共同作为漂移区109，与一般的LDMOS的结构相比，在半导体结构工作时，载流子流动的路程多出了隔离结构107上的所述掺杂层108的横向尺寸以及掺杂层108至掺杂区102的距离，使得漂移区1009电压降得到提高，相应的半导体结构的击穿电压得到提高。综上，本发明实施例所提供的半导体结构有利于在提高LDMOS的集成度的情况下，增大LDMOS的击穿电压，半导体结构的电学性能得到优化。

所述基底100用于为后续形成LDMOS提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述阱区101作为横向扩散区以形成具有浓度梯度的沟道。

所述掺杂区102与所述掺杂层108共同作为漂移区109，所述漂移区109 用于承受较大的分压。

所述漂移区109内的掺杂离子类型与所述阱区101内的掺杂离子类型不同。本实施例中，所述半导体结构为NLDMOS，所述阱区101内的掺杂离子为P 型离子，例如B离子、Ga离子或In离子，所述漂移区109内的掺杂离子为N 型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述半导体结构还可以为PLDMOS，所述阱区内的掺杂离子为N型离子，所述漂移区内的掺杂离子为P型离子。

本实施例中，所述掺杂层108中的离子掺杂浓度低于所述掺杂区102中的离子掺杂浓度。所述掺杂区102中的掺杂离子的导电类型与所述阱区101中掺杂离子的导电类型不同，掺杂区102中的离子掺杂浓度较高，从而所述掺杂区 102与所述阱区101构成的PN结的击穿电压较高，且因为所述掺杂层108位于所述掺杂区102上以及所述隔离结构107上，所述掺杂层108的离子掺杂浓度较低，所述掺杂层108能够起到承担压降的作用；此外，所述掺杂区102中的离子掺杂浓度较高，从而所述掺杂区102的导通电阻较小，有利于增大载流子的流动速率，降低半导体结构的功耗。综上，所述掺杂层108中的离子掺杂浓度低于所述掺杂区102中的离子掺杂浓度，能够使得半导体结构具有较大击穿电压的情况下，使得半导体结构的导通电阻较小。

具体的，所述掺杂层108的材料包括具有掺杂离子的多晶硅、锗化硅、砷化镓和镓化铟中的一种或多种。

本实施例中，所述掺杂层108的材料包括具有掺杂离子的多晶硅。硅为工艺常用成本较低的材料，有助于降低形成掺杂层108的工艺成本，且因为所述掺杂区102的材料为硅，掺杂层108的材料与掺杂区102的材料相同，有助于提高掺杂层108与所述掺杂区102的粘附性，降低掺杂区102与掺杂层108之间的导通电阻。

所述隔离结构107为浅沟槽隔离结构，所述隔离结构107用于将所述半导体结构与外部的有源区(active area)以及LDMOS进行电隔离，且所述隔离结构107还用于对相邻LDMOS起到电隔离作用。

本实施例中，所述隔离结构107的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

需要说明的是，所述隔离结构107还形成在所述阱区101中远离漂移区109 一侧。其他实施例中，所述隔离结构还可以只形成在所述掺杂区远离所述阱区的一侧。

在半导体结构工作时，所述栅极结构103用于控制沟道的开启与断开。

所述栅极结构103包括位于所述阱区101和掺杂区102交界处基底100表面的栅介质层1031，以及位于所述栅介质层1031上的栅极层1032。

本实施例中，所述栅极结构103为多晶硅栅结构，因此所述栅介质层1031 的材料为氧化硅，所述栅极层1032的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构，相应的，所述栅介质层为高K栅介质层，所述栅极层为金属电极层。

需要说明的是，以垂直于所述栅极结构103侧壁延伸方向为横向，所述栅极结构103露出的所述掺杂区102的横向尺寸不宜过小。若所述栅极结构103 露出的所述掺杂区102的横向尺寸过小，相应的，所述掺杂层108在所述掺杂区102顶面投影的横向尺寸过小，也就是说所述掺杂层108与掺杂区102的接触面积过小，在半导体结构工作时，易导致所述掺杂区102和掺杂层108之间的导通电阻过大，不利于提高半导体结构的电流特性，导致半导体结构的功耗较大。本实施例中，形成所述栅极结构103的步骤中，所述栅极结构103露出的所述掺杂区102的横向尺寸大于600纳米，例如：800纳米，1200纳米，1800 纳米等。

需要说明的是，以垂直于所述栅极结构103侧壁延伸方向为横向，所述掺杂层108的横向尺寸不宜过大也不宜过小。若所述横向尺寸过大，所述掺杂层 108易与隔离结构107远离掺杂区102一侧的有源区(active area)或者LDMOS 接触(merge)，导致半导体结构电学性能较差。若所述横向尺寸过小，所述掺杂层108承担的压降较小，相应的所述半导体结构的击穿电压较小，导致半导体结构的性能不佳。本实施例中，所述掺杂层108在所述隔离结构107顶面投影的横向尺寸大于1微米，例如：1.5微米，2微米等；且所述掺杂层108远离栅极结构103的侧面至所述隔离结构107远离栅极结构103的侧面的距离大于 200纳米，例如：400纳米，600纳米，800纳米等。

需要说明的是，所述掺杂层108的顶面不宜过低于所述栅极结构103的顶面。若所述掺杂层108的顶面过低于所述栅极结构103的顶面，也就是说，所述掺杂层108过薄，易导致所述掺杂层108与所述掺杂区102的接触电阻过大，不利于改善半导体结构的电流特性，导致半导体结构的功耗较大；且若所述掺杂层108过薄，在半导体结构工作时，载流子流经掺杂区102的路径变小，相应的所述掺杂区102承担的压降变小，导致半导体结构的击穿电压较小。

需要说明的是，所述掺杂层108的顶面不宜过高于所述栅极结构103的顶面。若所述掺杂层108的顶面过高于所述栅极结构103的顶面，也就是说所述掺杂层108过厚，因为所述掺杂层108是在掺杂区102之后形成的，因此通常所述掺杂层108与掺杂区102之间具有较大的应力，若所述掺杂层108过厚，所述掺杂层108与掺杂层102之间的应力较大，所述掺杂层108易破裂，在半导体结构工作时，半导体结构易出现漏电的情况。

综上，所述掺杂层108的顶面低于所述栅极结构103的顶面，所述掺杂层 108的顶面与所述栅极结构103的顶面的距离小于50纳米；所述掺杂层108的顶面高于所述栅极结构103的顶面，所述掺杂层108的顶面与所述栅极结构103 的顶面的距离小于100纳米。

在半导体结构工作时，源区104和漏区105为沟道提供应力，有利于增大沟道中载流子的迁移速率。

所述源区104和漏区105内的掺杂离子导电类型与所述掺杂区102内的掺杂离子导电类型相同。本实施例中，所述半导体结构为NLDMOS，相应的所述源区104和漏区105中掺杂的为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的掺杂离子相应为P型离子。

需要说明的是，所述半导体结构还包括：接触区106，位于所述阱区101 中，所述接触区106与所述源区104相邻且位于所述源区104远离所述栅极结构103一侧。

所述接触区106用于作为所述阱区101的信号接头，所述接触区106内具有掺杂离子，且所述接触区106内的掺杂离子类型与所述漂移区109内的掺杂离子类型不同。本实施例中，所述接触区106内的掺杂离子为P型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述接触区内的掺杂离子为N 型离子。

所述硅化物阻挡层110用于防止硅化物(Salicide)层的生长，从而防止硅化物层对所述栅极结构103和漏区105之间的漂移区109内的耗尽区形成产生不良影响，进而保证LDMOS的耐压性能。

本实施例中，所述硅化物阻挡层110为单层结构。所述硅化物阻挡层110 的材料包括氮化硅，氮化硅是半导体工艺中常用的介质材料，通过选取氮化硅，有利于提高所述硅化物阻挡层110的工艺兼容性，也有利于降低形成所述硅化物阻挡层110的工艺难度。其他实施例中，所述硅化物阻挡层还可以为叠层结构。

所述半导体结构还包括：侧墙层113，位于所述栅极结构103的侧壁上，且所述侧墙层113还位于所述掺杂层108与所述栅极结构103之间。

具体的，所述侧墙层113的材料包括氧化硅、氮化硅、氮氧化硅、碳氮化硅或者碳氮硼化硅。

本实施例中，所述侧墙层113的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成侧墙层113。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。