半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，GAA)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。

然而，半导体器件的性能仍然需要改善。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括若干器件区，以及位于相邻器件区之间的隔离区；在所述衬底表面形成源漏掺杂层；在所述隔离区内形成第一开口；在所述第一开口内形成第一隔离结构；在形成所述第一隔离结构后，在所述器件区的源漏掺杂层表面形成沟道柱；形成环绕所述沟道柱的侧壁的栅结构。

可选的，形成所述第一开口的方法包括：在所述器件区的表面形成第一图形化层，所述第一图形化层暴露出部分或全部所述隔离区的源漏掺杂层表面；以所述第一图形化层为掩膜，刻蚀所述源漏掺杂层和所述衬底。

可选的，形成所述第一隔离结构的方法包括：在所述第一开口内和所述源漏掺杂层表面沉积第一隔离结构材料层；平坦化所述第一隔离结构材料层，直至暴露出所述源漏掺杂层表面。

可选的，形成所述第一开口的工艺包括干法刻蚀工艺。

可选的，所述干法刻蚀工艺的工艺参数包括：采用的气体包括CF

可选的，形成所述第一隔离结构的工艺包括可流动化学气相沉积工艺。

可选的，所述化学气相沉积工艺为可流动化学气相沉积工艺，所述可流动化学工艺的参数包括：采用的气体包括：N(SiH

可选的，所述第一开口的深度范围为20纳米～100纳米，并且所述第一开口的宽度范围为5纳米～40纳米。

可选的，所述第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，形成所述沟道柱的方法包括：采用外延生长工艺在所述源漏掺杂层表面形成沟道柱材料层；在部分所述沟道柱材料层表面形成第二图形化层；以所述第二图形化层为掩膜，刻蚀所述沟道柱材料层。

可选的，相邻的所述沟道柱之间的间距范围为30纳米～100纳米。

可选的，所述沟道柱的高度范围为40纳米～200纳米。

可选的，所述栅结构包括：位于所述沟道柱表面的栅介质层，和位于所述栅介质层表面的栅电极层。

可选的，所述栅结构还包括位于所述栅介质层和所述栅电极层之间的功函数层。

可选的，还包括：在垂直于所述衬底表面的方向上，在所述栅结构与所述源漏掺杂层之间形成第一介质层。

可选的，形成所述源漏掺杂层的工艺包括外延生长工艺。

可选的，在外延生长形成所述源漏掺杂层的同时，对所述源漏掺杂层原位掺杂以掺入掺杂离子。

可选的，所述原位掺杂的掺杂剂量范围为3e20atm/cm

相应的，本发明的技术方案还提供一种采用上述任一形成方法所形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，由于在形成所述沟道柱之前，在所述第一开口内形成了第一隔离结构，因此，避免了沟道柱的遮挡，减少了由于沟道柱的遮挡所增加的第一开口的深宽比。由于减少了所述深宽比，一方面，形成所述第一开口时，形成第一开口的工艺所使用的气体或液体，更易到达所述第一开口的底部区域，因此形成的第一开口形貌更好；另一方面，在所述第一开口内形成所述第一隔离结构时，能够减少所述第一隔离结构内的空洞等缺陷。从而，改善了第一隔离结构的形貌和品质，以更好的隔离相邻器件之间的电流串扰，进而提高半导体器件的性能。

附图说明

图1至图5是一种半导体结构的形成方法各步骤的剖面结构示意图；

图6至图17是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。

具体实施方式

如背景技术所述，半导体器件的性能仍然需要改善。

以下结合附图进行详细说明，半导体结构的性能仍然需要改善的原因，图1至图5是一种半导体结构的形成方法各步骤的剖面结构示意图。

请参考图1，提供衬底10；在所述衬底10上形成源漏掺杂层11。

请参考图2，在所述源漏掺杂层11表面上形成若干沟道柱12。

在垂直于所述源漏掺杂层表面的方向上，所述沟道柱具有高度H1。

请参考图3，刻蚀部分所述源漏掺杂层11和部分衬底10，以在相邻的沟道柱12之间的衬底10内形成开口13。

所述开口13为后续形成隔离结构提供空间。

所述开口13侧壁之间具有间距W1，且在垂直于所述源漏掺杂层11表面的方向上，所述开口13具有深度H2。

请参考图4，在所述开口13内和所述源漏掺杂层11表面形成隔离结构14。

形成所述隔离结构14的方法包括：在所述开口13内、所述源漏掺杂层11表面和所述沟道柱12表面沉积隔离结构材料层；回刻蚀所述隔离结构材料层以形成所述隔离结构14。

请参考图5，形成所述隔离结构14后，形成环绕所述沟道柱12侧壁表面的栅结构15，以形成晶体管。

在上述方法中，形成隔离结构14，从而能够减少相邻晶体管之间的电流串扰。

然而，由于在形成隔离结构14之前，形成了沟道柱12，沟道柱12的遮挡形成了相比开口13自身的深宽比，具有更大深宽比的开口结构，即，深度不仅包括了开口13的深度H2，还包括了沟道柱12的高度H1，且，在所述深宽比更大的开口结构中，所述开口13位于开口结构的底部。因此，一方面，刻蚀所述开口13时，所述刻蚀工艺采用的气体或液体难以到达开口13的底部，从而，形成的开口13的形貌较差，导致在开口13内形成的部分隔离结构14的形貌也较差；另一方面，在以沉积工艺形成的隔离结构材料层时，开口13内的隔离结构材料层内容易形成空洞等缺陷，导致后续形成的隔离结构14的品质较差。由于隔离结构14的形貌和品质较差，因此，所述隔离结构14隔离相邻晶体管之间的电流串扰的能力较差，从而，半导体器件的性能较差且仍然需要改善。

为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括若干器件区，以及位于相邻器件区之间的隔离区；在所述衬底表面形成源漏掺杂层；在所述隔离区内形成第一开口；在所述第一开口内形成第一隔离结构；在形成所述第一隔离结构后，在所述器件区的源漏掺杂层表面形成沟道柱；形成环绕所述沟道柱的侧壁的栅结构。从而改善半导体器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图17是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。

请参考图6，提供衬底100，所述衬底100包括若干器件区I，以及位于相邻器件区I之间的隔离区II；在所述衬底100表面形成源漏掺杂层110。

所述衬底100的材料为半导体材料。

在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

形成所述源漏掺杂层110的工艺包括外延生长工艺。

在本实施例中，在外延生长形成所述源漏掺杂层110的同时，对所述源漏掺杂层110原位掺杂以掺入掺杂离子。

所述原位掺杂的掺杂剂量范围为3e20atm/cm

当后续形成的栅极结构用于形成P型器件时，所述源漏掺杂层110的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。

当后续形成的栅极结构用于形成N型器件时，所述源漏掺杂层110的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。

请参考图7，在所述隔离区II内形成第一开口101。

由于在后续形成沟道柱之前，在所述隔离区II内形成第一开口101，因此，避免了沟道柱的遮挡，减少了由于沟道柱的遮挡所增加的第一开口的深宽比。由于减少了所述深宽比，形成所述第一开口101时，形成第一开口101的工艺所使用的刻蚀气体或刻蚀液体，更易到达所述第一开口101的底部区域，因此形成的第一开口101形貌更好。

形成所述第一开口101的方法包括：在所述器件区I的表面形成第一图形化层(未图示)，所述第一图形化层暴露出部分或全部所述隔离区II的源漏掺杂层110表面；以所述第一图形化层为掩膜，刻蚀所述源漏掺杂层110和所述衬底100。

在本实施例中，刻蚀所述源漏掺杂层110和所述衬底100的工艺包括干法刻蚀工艺。在其他实施例中，刻蚀源漏掺杂层的工艺包括湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺的组合。

在本实施例中，所述干法刻蚀工艺的工艺参数：采用的气体包括CF

在本实施例中，在垂直于所述第一开口101侧壁面的方向上，所述第一开口101的侧壁之间具有宽度W1，所述宽度W1的范围是5纳米～40纳米。

在本实施例中，在垂直于所述衬底100表面的方向上，所述第一开口101具有深度D1，所述深度D1的范围是20纳米～100纳米。

由于所述第一开口101的宽度W1的范围是5纳米～40纳米，并且深度D1的范围是20纳米～100纳米，因此，所述第一开口101具有合适的深宽比，从而，刻蚀所述源漏掺杂层110和所述衬底100以形成所述第一开口101时，刻蚀的气体容易到达所述第一开口101的底部，从而，提高了所述第一开口101的形貌，有利于后续在第一开口101内形成的第一隔离结构的形貌。

请参考图8，在所述第一开口101内形成第一隔离结构102。

所述第一隔离结构102用于隔离相邻器件区I中的半导体器件之间的电流串扰。

由于在形成沟道柱之前，在所述第一开口101内形成了第一隔离结构102，因此，避免了沟道柱的遮挡，减少了由于沟道柱的遮挡所增加的第一开口101的深宽比。一方面，用于形成所述第一隔离结构的材料更容易到达所述第一开口101的底部；另一方面，所述材料填充满靠近所述第一开口101底部所花费的时间更少，因此，能够减少所述第一隔离结构102内的空洞等缺陷。从而，改善了第一隔离结构102的形貌和品质，以更好的隔离相邻半导体器件之间的电流串扰，进而提高半导体器件的性能。

所述第一隔离结构102的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

在本实施例中，所述第一隔离结构102的材料为氧化硅。

形成所述第一隔离结构102的方法包括：在所述第一开口101内和所述源漏掺杂层110表面沉积第一隔离结构材料层(未图示)；平坦化所述第一隔离结构材料层，直至暴露出所述源漏掺杂层110表面。

形成所述第一隔离结构102的工艺包括化学气相沉积工艺。具体的，沉积所述第一隔离结构材料层的工艺包括化学气相沉积工艺。

在本实施例中，沉积所述第一隔离结构材料层的工艺为可流动化学气相沉积工艺(FCVD)。

由于采用了可流动化学气相沉积工艺，所述第一隔离结构102的材料填充所述第一开口101时流动性更好，因此，形成的第一隔离结构102内部缺陷少，从而所述第一隔离结构102的质量更好。

所述可流动性化学气相沉积工艺的参数包括：采用的气体包括：N(SiH

在本实施例中，平坦化所述第一隔离结构材料层的工艺包括化学机械抛光工艺。

请参考图9，在形成所述第一隔离结构102后，在所述器件区I的源漏掺杂层110表面形成沟道柱120。

形成所述沟道柱120的方法包括：采用外延生长工艺在所述源漏掺杂层110表面形成沟道柱材料层(未图示)；在部分所述沟道柱材料层表面形成第二图形化层(未图示)，具体的，所述第二图形化层位于所述器件区I内的部分沟道柱材料层表面；以所述第二图形化层为掩膜，刻蚀所述沟道柱材料层。

所述沟道柱120的材料为半导体材料。

在本实施例中，所述沟道柱120的材料为硅。在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，相邻的所述沟道柱120之间的间距W2的范围为30纳米～100纳米。

在本实施例中，在垂直于所述衬底100表面的方向上，所述沟道柱120的高度D2的范围为40纳米～200纳米。

请参考图10，在形成所述沟道柱120后，在所述源漏掺杂层110表面形成第一介质层130。

形成所述第一介质层130的方法包括：在所述漏掺杂层110的表面沉积初始第一介质层(未图示)；回刻蚀所述初始第一介质层。

所述回刻蚀的工艺参数包括：采用的气体包括He、NH

在本实施例中，所述第一介质层130的材料包括氧化硅。

在其他实施例中，所述第一介质层的材料包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

一方面，所述第一介质层130用于保护所述第一隔离结构102和所述源漏掺杂层110，减少后续形成栅结构的工艺或其他工艺对所述第一隔离结构102和所述源漏掺杂层110造成的损伤；另一方面，所述第一介质层130还用于隔离相邻器件区中的器件的电流，以达到绝缘的目的。

在本实施例中，在形成所述第一介质层130后，形成环绕所述沟道柱120的侧壁的栅结构，所述栅结构包括位于所述沟道柱表面的栅介质层，和位于所述栅介质层表面的栅电极层，具体形成所述栅结构的过程请参考图11至图15。

请参考图11，在所述沟道柱120表面和所述第一介质层130表面形成栅介质材料层131；在所述栅介质材料层131表面形成功函数材料层135；在所述功函数材料层135表面形成栅电极材料层132。

所述栅介质材料层131用于后续形成栅介质层。

形成所述栅介质层材料层131的工艺包括：沉积工艺。

所述栅介质材料层131的材料为K值大于3.9的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。

所述栅电极材料层132用于后续形成栅电极层。

形成所述栅电极材料层132的工艺包括：沉积工艺。

所述栅电极材料层132的材料包括金属材料。

所述栅电极材料层132的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，所述栅电极材料层132的材料为钨。

请参考图12，在所述栅电极材料层132的表面形成第一保护层133。

所述第一保护层133用于后续形成分立的栅结构时，保护部分栅介质材料层131、部分功函数材料层135和部分栅电极材料层132不受形成栅结构的刻蚀等工艺的影响。

形成第一保护层133的工艺包括沉积工艺。

在本实施例中，形成所述第一保护层133的工艺为化学气相沉积工艺。

所述第一保护层133的材料包括：包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

请参考图13，在相邻的所述沟道柱120之间形成第二开口103，所述第二开口103的底面暴露出所述第一介质层130的部分表面。

所述第二开口103用于将相邻的沟道柱120之间，位于所述第一介质层130表面的部分栅介质材料层131、部分功函数材料层135和部分栅电极材料层132刻蚀，从而，后续能够形成分立的栅结构，即，形成相互独立的半导体器件。

形成所述第二开口103的方法包括：在所述第一保护层133的部分表面形成第三图形化层；以所述第三图形化层为掩膜，刻蚀所述第一保护层133、所述栅电极材料层132、所述功函数材料层135和所述栅介质材料层131，直至暴露出所述第一介质层130的表面。

具体的，所述隔离区II的第一保护层133的表面未被所述第三图形化层覆盖，并且，相邻所述沟道柱120之间的部分器件区I的第一保护层133的表面也未被所述第三图形化层覆盖。

在本实施例中，刻蚀所述第一保护层133、所述栅电极材料层132和所述栅介质材料层131的工艺包括干法刻蚀工艺。

所述干法刻蚀工艺的参数包括：采用的气体包括CF

在本实施例中，在形成所述第二开口103后，去除所述第一保护层133。

请参考图14，在去除所述第一保护层133后，在所述栅电极材料层132表面和所述第一介质层130暴露的表面，形成初始第二介质层140。

所述初始第二介质层140，一方面，用于在后续刻蚀所述沟道柱120顶部的栅电极材料层132时，保护不被刻蚀的栅电极材料层132以及暴露的第一介质层130，不被所述刻蚀工艺影响；另一方面，用于后续形成第二介质层。

所述初始第二介质层140的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

在本实施例中，所述初始第二介质层140的材料为氧化硅，并且，在所述氧化硅中掺杂硼离子、磷离子和碳离子。

请参考图15，刻蚀所述初始第二介质层140和位于所述沟道柱120顶部的栅电极材料层132和功函数材料层135，以形成第二介质层141、功函数层136和栅电极层134。

所述第二介质层141，一方面，用于隔离相邻器件区中的器件的电流，以达到绝缘的目的；另一方面，用于后续形成第一插塞、第二插塞和第三插塞时，保护栅结构不被形成所述第一插塞、第二插塞和第三插塞的工艺影响。

所述栅结构包括：位于所述沟道柱120表面的栅介质层137，位于所述栅介质层137部分表面上的功函数层136，以及位于所述功函数层136表面的栅电极层134。

在另一实施例中，栅结构不包括所述功函数层。

在本实施例中，所述栅介质层137为形成所述第二开口103后的栅介质材料层131(如图13所示)。

在本实施例中，刻蚀所述初始第二介质层140、所述功函数层136和位于所述沟道柱120顶部的栅电极材料层132的工艺包括干法刻蚀工艺。

所述干法刻蚀工艺的参数包括：采用的气体包括CF

在本实施例中，所述第二介质层141、功函数层136和所述栅电极层134的顶部表面低于所述沟道柱120的顶部表面，因此减少环绕所述沟道柱120侧壁的栅电极层134，通过所述沟道柱120顶部表面的栅电极材料层132的残留物，形成电互连的可能性，从而减少了导致半导体器件故障的可能性。

在另一实施例中，所述第二介质层和所述栅电极层的顶部表面与所述沟道柱的顶部表面齐平。

在本实施例中，形成所述栅结构后，形成与所述栅结构电互连的第一插塞、第二插塞以及与所述源漏掺杂层110电互连的第三插塞，具体过程请参考图16至图17。

请参考图16，在所述栅介质层133暴露的表面以及第二介质层141表面形成第三介质层150。

所述第三介质层150，一方面，用于隔离相邻器件区中的器件的电流，以达到绝缘的目的；另一方面，用于后续形成第一插塞、第二插塞和第三插塞时，保护栅结构不被形成所述第一插塞、第二插塞和第三插塞的工艺影响。

形成所述第三介质层150的工艺包括化学气相沉积工艺。

所述第三介质层150的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

在本实施例中，所述第三介质层150的材料为氧化硅，并且，在所述氧化硅中掺杂硼离子、磷离子和碳离子。

请参考图17，在所述器件区I内形成第一插塞161、第二插塞162和第三插塞163，所述第三介质层150表面暴露出所述第一插塞161的表面、所述第二插塞162的表面和所述第三插塞163的表面。

所述第一插塞161与所述栅电极层134电互连。

在所述沟道柱120顶部表面形成所述第二插塞162。

所述第三插塞163与器件区I的源漏掺杂层110电互连。

形成所述第一插塞161的方法包括：在所述器件区I的第二介质层141和第三介质层150内形成第三开口(未图示)，所述第三开口的底部暴露出所述第一介质层130上的栅电极层134的部分表面；在所述第三开口内形成所述第一插塞161。

形成所述第二插塞162的方法包括：在所述器件区I的第三介质层150内形成第四开口(未图示)，所述第四开口的底部暴露出沟道柱120顶部的部分表面；在所述第四开口内形成所述第二插塞162。

形成所述第三插塞163的方法包括：在所述器件区I内形成贯穿所述第一介质层130、所述第二介质层141和所述第三介质层150的通孔(未图示)，所述通孔暴露出部分源漏掺杂层110的表面；在所述通孔内形成所述第三插塞163。

所述第一插塞161的材料包括金属材料。

所述第一插塞161的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，所述第二插塞162的材料为钨。

所述第二插塞162的材料包括金属材料。

所述第二插塞162的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，所述第二插塞162的材料为钨。

所述第三插塞163的材料包括金属材料。

所述第三插塞163的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，所述第三插塞163的材料为钨。

相应的，本发明实施例还提供采用上述任一形成方法所形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。