半导体器件及方法

技术领域

本公开一般地涉及半导体器件及方法。

背景技术

通常，有源器件和无源器件被形成在半导体衬底之上和之中。一旦形成，这些有源器件和无源器件可以使用一系列导电层和绝缘层彼此连接并且与外部器件连接。这些层可以有助于互连各种有源器件和无源器件，并通过例如接触垫提供到外部器件的电连接。

为了在这些层内形成这些互连，可以采用一系列的光刻、蚀刻、沉积和平坦化技术。然而，由于有源器件和无源器件的尺寸已经减小，因此对这些技术的使用变得更加复杂，这也导致希望减小互连的尺寸。因此，需要改进互连的形成和结构，以使整个器件更小、更便宜、更高效、且缺陷或问题更少。

发明内容

根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：在第一层间电介质(ILD)上方沉积蚀刻停止层，所述蚀刻停止层包括第一电介质材料；在所述蚀刻停止层上方沉积第二ILD；利用第一干法蚀刻工艺穿过所述第二ILD蚀刻第一开口，所述第一开口暴露所述蚀刻停止层的第一区域，所述第一区域被所述第一干法蚀刻工艺改性为第二电介质材料，所述蚀刻停止层的第二区域保持被所述第二ILD所覆盖，所述第二区域在所述第一干法蚀刻工艺之后为所述第一电介质材料；以及利用第一湿法蚀刻工艺将所述第一开口延伸穿过所述蚀刻停止层，所述蚀刻停止层在所述第一湿法蚀刻工艺期间暴露于第一蚀刻溶液，所述第一蚀刻溶液包括用于所述第一电介质材料的电介质保护剂以及用于所述第二电介质材料的蚀刻剂。

根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬底；第一层间电介质(ILD)，位于所述半导体衬底上方；第一导电特征，延伸穿过所述第一ILD；第一蚀刻停止层，位于所述第一导电特征和所述第一ILD上方，所述第一蚀刻停止层是第一电介质材料；第二ILD，位于所述第一蚀刻停止层上方；接触，具有延伸穿过所述第二ILD的第一部分和延伸穿过所述第一蚀刻停止层的第二部分，所述接触被物理地和电耦合到所述第一导电特征；以及第一保护层，围绕所述接触的所述第二部分，所述接触的所述第一部分没有所述第一保护层，所述第一保护层是第二电介质材料，所述第二电介质材料不同于所述第一电介质材料。

根据本公开的又一实施例，提供了一种半导体器件，包括：半导体衬底；第一导电特征，位于所述半导体衬底上方；第一蚀刻停止层，位于所述第一导电特征上方，所述第一蚀刻停止层是第一电介质材料；层间电介质(ILD)，位于所述第一蚀刻停止层上方；以及接触，具有延伸穿过所述ILD的第一部分和延伸穿过所述第一蚀刻停止层的第二部分，所述接触被物理地和电耦合到所述第一导电特征，其中，所述接触的所述第一部分具有第一宽度，所述接触的所述第二部分具有第二宽度，所述第二宽度比所述第一宽度大第一距离，并且所述第一距离在1nm至9nm的范围内。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出了根据一些实施例的三维视图中的简化鳍式场效应晶体管(FinFET)的示例。

图2至图19是根据一些实施例的制造FinFET的接触的中间阶段的截面图。

图20至图28是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。

图29至图38是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。

图39至图47是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。

图48至图57是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据一些实施例，蚀刻停止层(ESL)被形成在相邻的电介质层之间，例如，在层间电介质(ILD)之间。ESL由氧化铝形成，并且ILD由氧化硅形成，允许ESL和ILD相对于一组蚀刻工艺具有高蚀刻选择性。因此可以避免对ESL的过度蚀刻，从而减小图案加载效应。在形成用于源极/漏极的开口或栅极接触时，执行多步骤蚀刻。具体地，执行干法蚀刻以图案化上覆ILD，并然后执行湿法蚀刻以使开口延伸通过ESL。湿法蚀刻包括电介质保护剂，在蚀刻期间，电介质保护剂通过在ESL的侧壁上形成保护层来辅助控制ESL的横向蚀刻的量。通过控制横向蚀刻的量，可以减少ESL的横向蚀刻的量，这有助于减少来自随后在开口中形成的接触的泄漏电流的量。

图1示出了根据一些实施例的三维视图中的简化鳍式场效应晶体管(FinFET)的示例。为了说明的清楚性，省略了FinFET的一些其他特征(在下面讨论)。FinFET可以以例如用作一个或多个晶体管(例如，四个晶体管)的方式被电连接或耦合。FinFET包括衬底70和从衬底70延伸的鳍72。浅沟槽隔离(STI)区域74设置在衬底70上方，并且鳍72在相邻的STI区域74上方并从它们之间突出。FinFET进一步包括设置在鳍72和STI区域74上的栅极堆叠76。栅极堆叠76沿着鳍72的侧壁并在鳍72的顶表面上方延伸，并且覆盖鳍72的相应的沟道区域78(参见图2)。FinFET还包括源极/漏极区域80，其设置在与鳍72的沟道区域78相邻的栅极堆叠76的相对侧上的鳍72中。栅极间隔件82沿着栅极堆叠76的侧壁设置，并且将源极/漏极区域80与栅极堆叠76物理隔离并电隔离。第一层间电介质(ILD)84沿着栅极堆叠76的相对侧设置在源极/漏极区域80上方。如下文进一步所述，可以在第一ILD 84上方沉积第二ILD。

衬底70可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底70可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底70的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或前述项的组合。例如，当形成p型器件时，衬底70可以是应变材料，例如，硅锗(Si

鳍72是半导体条带。在一些实施例中，可以通过在衬底70中蚀刻沟槽来在衬底70中形成鳍72，而衬底70在沟槽之间的剩余材料形成鳍72。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻工艺可以是各向异性的。

STI区域74由绝缘材料形成。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，远程等离子体系统中的基于化学气相沉积(CVD)的材料沉积，并进行后固化以使其转变为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。在一些实施例中，可以首先沿着衬底70和鳍72的表面形成衬里(未示出)，并且可以在衬里上形成填充材料(例如，上述绝缘材料)。对绝缘材料施加去除工艺以暴露鳍72。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺来暴露鳍72，在平坦化工艺之后保留的绝缘材料的部分形成STI区域74。

上述工艺仅是可以如何形成鳍72的一个示例。鳍72和STI区域74可以通过任何可接受的工艺来形成。在另一实施例中，在STI区域74之后形成鳍72。例如，可以在衬底70上方形成绝缘材料层，并且可以在绝缘材料中形成开口。然后可以通过外延生长工艺在开口中生长鳍72，并且绝缘材料在鳍72之间剩余的部分形成STI区域74。

可以在鳍72和/或衬底70中形成适当的阱(未示出)。当形成诸如NMOS晶体管之类的n型器件(例如，n型FinFET)时，可以形成p型阱。当形成诸如PMOS晶体管之类的p型器件(例如，p型FinFET)时，可以形成n型阱。在一些实施例中，通过注入掺杂形成阱。在一些实施例中，鳍72和/或衬底70的生长材料可以在生长期间被原位掺杂，这可以消除注入掺杂，但原位掺杂和注入掺杂可以一起使用。

栅极堆叠76可以通过先栅极工艺或后栅极工艺来形成。当使用先栅极工艺时，初始地在鳍72的相应的沟道区域78上方形成栅极堆叠76，然后沿栅极堆叠76的侧壁沉积栅极间隔件82，邻近栅极间隔件82生长源极/漏极区域80，以及在源极/漏极区域80上方沉积第一ILD 84。当使用后栅极工艺时，初始地在鳍72的沟道区域78上形成虚设栅极堆叠，沿着虚设栅极堆叠的侧壁沉积栅极间隔件82，邻近栅极间隔件82生长源极/漏极区域80，在源极/漏极区域80上方沉积第一ILD 84，以及然后用替换栅极堆叠76来替换虚设栅极堆叠。栅极堆叠76包括鳍72和STI区域74上的栅极电介质86，以及栅极电介质86上方的栅极电极88。当使用后栅极工艺时，栅极电介质86可以沿着栅极间隔件82的侧壁延伸；当使用先栅工艺时，栅极电介质86不沿着栅间隔件82的侧壁延伸。

栅极间隔件82可以由诸如氮化硅、氮碳化硅、其组合等之类的电介质材料形成。在一些实施例中(未示出)，栅极间隔件82由多层绝缘材料形成，并且包括多个层。例如，栅极间隔件82可以包括多层氮化硅，或者可以包括设置在两层氮化硅之间的氧化硅层。

栅极电介质86可以由诸如氧化硅、氮化硅、或其多个层之类的电介质材料形成。在一些实施例中，栅极电介质86包括高k电介质材料，并且在这些实施例中，栅极电介质86可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极电介质86的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。

栅极电极88被沉积在栅极电介质86上方。栅极电极88可以包括含金属的材料，例如，TiN、TiO、TaN、TaC、Co、Ru、Al，W、其组合、或其多个层。例如，尽管在图1中示出了单层栅极电极88，但栅极电极88可以包括任意数量的衬里层(未示出)、任意数量的功函数调整层、以及填充材料88A(参见图2)。在一些实施例中，栅极电极88包括帽盖层88B(参见图2)，其可以有助于降低随后形成的栅极接触的电阻。在填充栅极电极88之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质86和栅极电极88在栅极间隔件82上方的多余部分。

源极/漏极区域80可以通过外延生长工艺来形成。在这样的实施例中，在鳍72中与栅极间隔件82相邻地形成凹部。执行一个或多个外延工艺以在凹部中生长源极/漏极区域80。源极/漏极区域80可以由用于p型或n型器件的任何可接受的材料形成。例如，当需要n型器件时，源极/漏极区域80可以包括在鳍72的沟道区域中施加拉伸应变的材料，例如，硅、SiC、SiCP、SiP等。同样，当需要p型器件时，源极/漏极区域80可以包括在鳍72的沟道区域中施加压缩应变的材料，例如，SiGe、SiGeB、Ge、GeSn等。源极/漏极区域80掺杂有n型和/或p型杂质，并且可以在生长期间被原位掺杂，或者可以在生长之后注入掺杂剂。在形成多个晶体管的实施例中，可以在各个晶体管之间共享源极/漏极区域80。例如，在一个晶体管由多个鳍72形成的实施例中，相邻的源极/漏极区域80可以电连接，例如，通过在外延生长期间聚结源极/漏极区域80，或者通过将源极/漏极区域80与同一源极/漏极接触相耦合。

在形成源极/漏极区域80之后，在源极/漏极区域80上方沉积第一ILD84。第一ILD84可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子增强CVD(PECVD)、或FCVD。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)被设置在第一ILD 84和栅极堆叠76、源极/漏极区域80以及栅极间隔件82之间。然后可以执行诸如CMP之类的平坦化工艺以使第一ILD 84的顶表面与栅极堆叠76和栅极间隔件82的顶表面齐平。因此，栅极堆叠76、栅极间隔件82和第一ILD 84的顶表面齐平。因此，栅极堆叠76的顶表面通过第一ILD 84暴露。

图2至图19是根据一些实施例的制造FinFET的接触的中间阶段的截面图。图2至图19沿图1中所示的参考横截面A-A示出，除了多个FinFET之外。横截面A-A沿鳍72的纵轴并在例如源极/漏极区域80之间的电流流动的方向上。

图2示出了在形成类似于图1中所示的FinFET的特征之后的衬底70的区域70A和区域70B。在一些实施例中，区域70A用于形成n型器件，并且区域70B用于形成p型器件。在一些实施例中，区域70A和70B用于形成相同类型的器件。区域70A和70B可以包括相同的鳍72或不同的鳍72。

在图3中，在栅极堆叠76上方形成栅极掩模102。栅极掩模102在后续工艺期间保护栅极堆叠76，并且随后形成的栅极接触将穿透栅极掩模102以接触栅极电极88的顶表面。栅极掩模102也可以形成在栅极间隔件82上方。作为形成栅极掩模102的示例，栅极电介质86和栅极电极88通过例如可接受的刻蚀工艺(例如，湿法蚀刻或干法蚀刻)来凹陷。栅极间隔件82也可以通过蚀刻工艺来部分地凹陷。由于不同材料的蚀刻速率的差异，栅极电极88可以比栅极电介质86和栅极间隔件82被凹陷更多。在凹陷中填充一层或多层电介质材料，例如，氮化硅、氧氮化硅等。在一些实施例中，栅极掩模102由氮化硅形成。可以执行平坦化工艺以去除在第一ILD 84上方延伸的电介质材料的多余部分。电介质材料在凹陷中的剩余部分形成栅极掩模102。

在图4A中，通过第一ILD 84形成下部源极/漏极接触104，以将其物理地并电耦合到源极/漏极区域80。图4B是图4A中的区域4B的详细视图，示出了下部源极/漏极接触104的额外细节。形成穿过第一ILD 84的下部源极/漏极接触104的开口。可以使用可接受的光刻和蚀刻技术形成开口。例如，可以在开口中形成衬里104A(例如，扩散阻挡层、粘附层等)以及导电材料104B。衬里104A可以包括钛、氮化钛、钽、氮化钽等。导电材料104B可以是铜、铜合金、银、金、钨、钴、铝、镍等。在一些实施例中，导电材料104B是钴。可以执行诸如CMP之类的平坦化工艺以从第一ILD 84的顶表面去除多余的材料。剩余的衬里104A和导电材料104B形成下部源极/漏极接触104。可以执行退火工艺以在下部源极/漏极接触104和源极/漏极区域80之间的界面处形成硅化物。

在一些实施例中，在下部源极/漏极接触104周围形成接触衬里106。可以通过在下部源极/漏极接触104的开口中共形地沉积诸如氮化硅、氮氧化硅等之类的电介质材料的层来形成接触衬里106。该沉积可以通过MBD、ALD、PECVD等来进行。然后可以执行可接受的蚀刻(例如，各向异性蚀刻)以去除电介质层的水平部分，沿着开口的侧壁的剩余部分形成接触衬里106。然后可以在开口中形成下部源极/漏极接触104。接触衬里106是额外的层，其有助于将下部源极/漏极接触104与栅极堆叠76物理地和电分离。

在图5中，在第一ILD 84、栅极掩模102、下部源极/漏极接触104和接触衬里106(在形成时)上方形成蚀刻停止层108。然后在蚀刻停止层108上方形成第二ILD 110。蚀刻停止层108由相对于第二ILD 110具有高蚀刻选择性的材料形成，使得第二ILD 110对于同一蚀刻工艺以比蚀刻停止层108更高的蚀刻速率被蚀刻。例如，蚀刻停止层108由绝缘材料形成，例如，单层氧化铝。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成蚀刻停止层108。因为蚀刻停止层108对于同一蚀刻工艺具有相对于第二ILD 110的高蚀刻选择性，因此可以将其形成为较小厚度T

第二ILD 110是可以通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 110由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。

在图6中，形成穿过第二ILD 110的源极/漏极接触开口112。源极/漏极接触开口112暴露蚀刻停止层108。可以使用可接受的光刻和蚀刻技术形成源极/漏极接触开口112。在第二ILD 110上方形成光致抗蚀剂(未示出)，并利用源极/漏极接触开口112的图案进行图案化。在一些实施例中，执行干法蚀刻工艺114以将光致抗蚀剂的图案转移至第二ILD110，从而形成源极/漏极接触开口112。例如，在一些实施例中，干法蚀刻工艺114包括使用氯气或溴气在第二ILD 110上方产生等离子体鞘(sheath)。干法蚀刻工艺114可以在包括氩或氮的环境中执行，并且可以被执行约10秒和约150秒范围内的持续时间。

蚀刻停止层108的材料(例如，氧化铝)相对于第二ILD 110的材料(例如，氧化硅)具有高蚀刻选择性，使得第二ILD 110对于干法蚀刻工艺114以比蚀刻停止层108更高的速率被蚀刻。例如，相对于干法蚀刻工艺114，第二ILD 110的蚀刻速率与蚀刻停止层108的蚀刻速率的比率可以在约10：1到约100：1的范围内。这样，在干法蚀刻工艺114期间，蚀刻停止层108的厚度T

图7示出了在执行干法蚀刻工艺114之后的图6的区域70C的额外细节。尽管蚀刻停止层108的厚度T

在图8中，源极/漏极接触开口112延伸穿过蚀刻停止层108。延伸的源极/漏极接触开口112暴露下部源极/漏极接触104。源极/漏极接触开口112可以使用可接受的蚀刻技术来延伸。在一些实施例中，执行湿法蚀刻工艺116以使源极/漏极接触开口112延伸穿过蚀刻停止层108。

图9A示出了在执行湿法蚀刻工艺116之后的图8的区域70C的额外细节。执行湿法蚀刻工艺116，直到损坏的蚀刻停止层区域108D被去除并且下部源极/漏极接触104被暴露为止。湿法蚀刻工艺116对于损坏的蚀刻停止层区域108D的材料(例如，氯化铝或溴化铝)具有选择性，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104和未损坏的蚀刻停止层区域108U更高的速率被蚀刻。湿法蚀刻工艺116可以是各向异性的，但是未损坏的蚀刻停止层区域108U的侧壁的轮廓中仍可能出现一些不均匀性。例如，图9B示出了其中未损坏的蚀刻停止层区域108U在其蚀刻侧壁中具有弯曲轮廓的实施例。

通过将蚀刻停止层108暴露于蚀刻溶液中来执行湿法蚀刻工艺116，该蚀刻溶液包括蚀刻剂、电介质保护剂和钴保护剂。蚀刻溶液可包括：浓度为约20％至约98％(例如，约95％)的去离子水、浓度为约0.1％至约3％(例如，约2.5％)的蚀刻剂、浓度为约0.01％至约3％(例如，约2.5％)的电介质保护剂、以及浓度为约0.01％至约3％(例如，小于约1％)的钴保护剂。在一些实施例中，蚀刻溶液还可以包括过氧化氨混合物(APM)或碳酸去离子水。蚀刻剂与损坏的蚀刻停止层区域108D的材料反应以去除损坏的蚀刻停止层区域108D，同时去除有限量的未损坏的蚀刻停止层区域108U，如下面更详细地讨论的。在一些实施例中，蚀刻剂是具有高碱度的酸，例如，氢氟酸、氨等。

电介质保护剂与蚀刻停止层108的材料(例如，氧化铝)反应以减慢未损坏的蚀刻停止层区域108U的蚀刻速率。在一些实施例中，电介质保护剂是氧化剂，例如，过氧化氢(H

钴保护剂与下部源极/漏极接触104的材料(例如，钴)反应以减慢下部源极/漏极接触104的蚀刻速率。在一些实施例中，钴保护剂是钴抑制剂，例如，具有甲基或乙基侧链的苯并三唑(BTA)聚合物。在湿法蚀刻工艺116期间，钴保护剂钝化下部源极/漏极接触104的暴露表面以形成覆盖下部源极/漏极接触104的保护层119。保护层119可以是例如蒽，并且可以导电。一些保护层119可以在湿法蚀刻工艺116之后保留。下部源极/漏极接触104因此可以在湿法蚀刻工艺116期间保持被保护。此外，由于电介质保护剂是氧化剂，因此它可以形成下部源极/漏极接触104的材料的氧化物(例如，氧化钴)。钴保护剂还可以从下部源极/漏极接触104去除氧化物，从而降低接触电阻。

在形成之后，源极/漏极接触开口112具有穿过第二ILD 110的上部宽度W

在一些实施例中，可以形成不同宽度的源极/漏极接触开口112。例如，源极/漏极接触开口112A的第一子集可以具有较小上部宽度W

在图10中，通过第二ILD 110和蚀刻停止层108形成上部源极/漏极接触118，以物理地和电耦合到下部源极/漏极接触104中的一些。在一些实施例中，上部源极/漏极接触118包括衬里，例如，扩散阻挡层、粘附层等，以及形成在源极/漏极接触开口112中的导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。在一些实施例中，导电材料是钨。在一些实施例中，下部源极/漏极接触104由第一导电材料(例如，钴)形成，并且上部源极/漏极接触118由不同的第二导电材料(例如，钨)形成。可以执行诸如CMP之类的平坦化工艺以从第二ILD 110的顶表面去除多余的材料。剩余的衬里和导电材料形成上部源极/漏极接触118。

图11示出了在形成上部源极/漏极接触118之后的图10的区域70C的额外细节。上部源极/漏极接触118的延伸穿过第二ILD 110的部分具有上部宽度W

应当理解，并非所有下部源极/漏极接触104都具有相应的上部源极/漏极接触118。在一些类型的器件中，下部源极/漏极接触104的子集保持被覆盖，并且随后将耦合到共享接触，例如，在栅极堆叠76(参见图10)和源极/漏极区域80之间共享的接触。共享接触可用于形成一些类型的存储设备，例如，静态随机存取存储器(SRAM)设备。

在图12中，形成穿过第二ILD 110的栅极接触开口120。栅极接触开口120暴露蚀刻停止层108。可以使用可接受的光刻和蚀刻技术来形成栅极接触开口120。在第二ILD 110上方形成光致抗蚀剂(未示出)，并利用栅极接触开口120的图案对其进行图案化。在一些实施例中，执行干法蚀刻工艺122以将光致抗蚀剂的图案转移至第二ILD 110，从而形成栅极接触开口120。蚀刻停止层108的材料(例如，氧化铝)相对于第二ILD 110的材料(例如，氧化硅)具有高蚀刻选择性，使得第二ILD 110对于干法蚀刻工艺122以比蚀刻停止层108更高的速率被蚀刻。这样，在干法蚀刻工艺122期间，蚀刻停止层108的厚度T

干法蚀刻工艺122可以类似于干法蚀刻工艺114(参见图6)。在干法蚀刻工艺122之后，执行蚀刻后清洁工艺。在蚀刻后清洁工艺期间，中间结构暴露于钨保护剂。钨保护剂吸附到上部源极/漏极接触118的暴露表面(例如，钨)，以形成保护层123，该保护层123在后续工艺期间保护上部源极/漏极接触118。在一些实施例中，钨保护剂是钨抑制剂，例如，具有氯侧链的苯并三唑(BTA)聚合物。保护层123可以是例如蒽，并且可以是导电的。一些保护层123可以在干法蚀刻工艺122之后保留。

图13示出了在执行干法蚀刻工艺122之后的图12的区域70D的额外细节。如上所述，尽管在干法蚀刻工艺122期间基本上没有发生蚀刻停止层108的厚度T

在图14中，栅极接触开口120延伸穿过蚀刻停止层108。延伸的栅极接触开口120暴露栅极掩模102。可以使用可接受的蚀刻技术延伸栅极接触开口120。在一些实施例中，执行湿法蚀刻工艺124以使栅极接触开口120延伸穿过蚀刻停止层108。

图15示出了在执行湿法蚀刻工艺124之后的图14的区域70D的额外细节。执行湿法蚀刻工艺124，直到损坏的蚀刻停止层区域108D被去除并且栅极掩模102被暴露为止。湿法蚀刻工艺124对损坏的蚀刻停止层区域108D的材料(例如，氯化铝或溴化铝)具有选择性，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104和未损坏的蚀刻停止层区域108U更高的速率被蚀刻。湿法蚀刻工艺124形成保护层117，其保护未损坏的蚀刻停止层区域108U不受蚀刻。

通过将蚀刻停止层108暴露于蚀刻溶液中来执行湿法蚀刻工艺124，该蚀刻溶液包括蚀刻剂、电介质保护剂和钴保护剂。蚀刻溶液可包括：浓度为约20％至约98％(例如，约95％)的水、浓度为约0.1％至约3％(例如，约2.5％)的蚀刻剂、浓度为约0.01％至约3％(例如，约2.5％)的电介质保护剂、以及浓度为约0.01％至约3％(例如，小于约1％)的钴保护剂。蚀刻剂、电介质保护剂和钴保护剂类似于在湿法蚀刻工艺116中使用的相应的试剂。蚀刻停止层108的材料(例如，氧化铝)相对于栅极掩模102的材料(例如，氮化硅)具有高蚀刻选择性，使得蚀刻停止层108对于湿法蚀刻工艺124以比栅极掩模102更高的速率被蚀刻。这样，栅极掩模102的高度基本上没有减少。

在湿法蚀刻工艺124期间，上部源极/漏极接触118受到保护。在一些实施例中，通过在用于湿法蚀刻工艺124的蚀刻溶液中包括钨保护剂来保护上部源极/漏极接触118。钨保护剂可以类似于在干法蚀刻工艺122之后的蚀刻后清洁工艺期间使用的钨保护剂。在一些实施例中，通过调整湿法蚀刻工艺124的环境以降低钨的蚀刻速率来保护上部源极/漏极接触118。例如，湿法蚀刻工艺124可以在低温(例如，约20℃至约40℃的温度)下，并且利用具有低pH(例如，约5至约7的pH)的蚀刻溶液来执行，从而降低钨的蚀刻速率并限制或减少钨的去除。在一些实施例中，在湿法蚀刻工艺124期间使用钨保护剂和经调整的环境二者。通过保护上部源极/漏极接触118，上部源极/漏极接触118的高度基本上没有减小。

在图16中，栅极接触开口120延伸穿过栅极掩模102。延伸的栅极接触开口120暴露栅极堆叠76。可以使用可接受的蚀刻技术来延伸栅极接触开口120。在一些实施例中，执行干法蚀刻工艺126以使栅极接触开口120延伸穿过栅极掩模102。例如，在一些实施例中，干法蚀刻工艺126包括使用碳氟化合物(例如，C

图17示出了在执行干法蚀刻工艺126之后的图16的区域70D的额外细节。在形成之后，栅极接触开口120具有穿过第二ILD 110的上部宽度W

在一些实施例中，可以形成不同宽度的栅极接触开口120。例如，栅极接触开口120A的第一子集可以具有小上部宽度W

在图18中，通过第二ILD 110、蚀刻停止层108和栅极掩模102形成栅极接触128，以物理地和电耦合到栅极堆叠76并可选地耦合到一些下部源极/漏极接触104。在栅极接触开口120中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。在一些实施例中，导电材料是钨。在一些实施例中，栅极接触128和上部源极/漏极接触118由同一导电材料(例如，钨)形成。可以执行诸如CMP之类的平坦化工艺以从第二ILD 110的顶表面去除多余的材料。剩余的衬里和导电材料形成栅极接触128。栅极接触128包括位于栅极接触开口120A中的栅极接触128A，以及位于栅极接触开口120B中的栅极接触128B。栅极接触128B可以各自是将源极/漏极区域80耦合到栅极堆叠76的共享接触。

尽管共享接触被示出为在形成栅极接触128的工艺期间被形成，但应当理解，共享接触也可以在形成上部源极/漏极接触118的工艺期间被形成。例如，可以执行类似于干法蚀刻工艺126的干法蚀刻工艺，以使源极/漏极接触开口112B(参见图8)延伸穿过栅极掩模102。因此，一些上部源极/漏极接触118也可以是共享接触。换句话说，共享接触可以与源极/漏极接触、栅极接触、或两者同时形成。

图19示出了在形成栅极接触128之后的图18的区域70D的额外细节。栅极接触128的延伸穿过第二ILD 110的部分具有上部宽度W

图20至图28是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。图20至图28沿着图1中所示的参考横截面A-A示出，除了多个FinFET之外。在该实施例中，在蚀刻停止层108上方形成缓冲层130，其有助于保护蚀刻停止层108在用于第二ILD 110的干法蚀刻工艺114期间免于过度蚀刻。

在图20中，示出了类似于图5的中间结构的结构。在蚀刻停止层108和第二ILD 110之间形成缓冲层130。缓冲层130由相对于蚀刻停止层108具有高蚀刻选择性的材料形成，使得缓冲层130对于同一蚀刻工艺以比下面的蚀刻停止层108更高的速率被蚀刻。缓冲层108可以辅助控制对蚀刻停止层108的蚀刻。例如，缓冲层130由绝缘材料形成，例如，氮化硅、氮氧化硅、碳氧化硅、碳化钨等的层。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成缓冲层130。缓冲层130可以是与栅极掩模102相同的材料。在所示的实施例中，缓冲层130是氮化硅的单层。蚀刻停止层108可以被形成为小厚度T

在图21中，执行干法刻蚀工艺以形成穿过第二ILD 110和缓冲层130的源极/漏极接触开口112。干法刻蚀工艺可以类似于上面参考图6所讨论的干法刻蚀工艺114。干法蚀刻工艺114对于第二ILD 110和缓冲层130的材料具有选择性，并且去除两个层的材料，但以不同的速率进行。

在图22中，执行湿法蚀刻工艺以使源极/漏极接触开口112延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图8所讨论的湿法蚀刻工艺116。湿法蚀刻工艺116对于损坏的蚀刻停止层区域108D的材料具有选择性(参见图7)，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104、未损坏的蚀刻停止层区域108U、栅极掩模102和缓冲层130更高的速率被蚀刻。

在图23中，通过第二ILD 110、蚀刻停止层108和缓冲层130形成上部源极/漏极接触118，以物理地和电耦合到一些下部源极/漏极接触104。可以使用与上面关于图10所讨论的方法类似的方法在源极/漏极接触开口112中形成上部源极/漏极接触118。尽管未单独示出，但可以在上部源极/漏极接触118和下部源极/漏极接触104之间形成保护层119(参见图9A)。

在图24中，执行干法蚀刻工艺以形成穿过第二ILD 110和缓冲层130的栅极接触开口120。干法蚀刻工艺可以类似于上面参考图12讨论的干法蚀刻工艺122。干法蚀刻工艺122对于第二ILD 110和缓冲层130的材料具有选择性，并且去除两个层的材料，但以不同的速率进行。尽管未单独示出，但可以在干法蚀刻工艺期间在上部源极/漏极接触件118上形成保护层123(参见图12)。

在图25中，执行湿法蚀刻工艺以使栅极接触开口120延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图14讨论的湿法蚀刻工艺124。湿法蚀刻工艺124对损坏的蚀刻停止层区域108D的材料具有选择性(参见图7)，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104、未损坏的蚀刻停止层区域108U和缓冲层130更高的速率被蚀刻。

在图26中，执行干法蚀刻工艺以使栅极接触开口120延伸穿过栅极掩模102。干法蚀刻工艺可以类似于上面参考图16讨论的干法蚀刻工艺126。延伸的栅极接触开口120暴露栅极堆叠76。干法蚀刻工艺也可以横向蚀刻蚀刻停止层108，但蚀刻停止层108的蚀刻速度与栅极掩模102的蚀刻速度相比可以忽略。

在图27中，通过第二ILD 110、蚀刻停止层108、栅极掩模102和缓冲层130形成栅极接触128，以物理地和电耦合到栅极堆叠76并可选地耦合到一些下部源极/漏极接触104。可以使用与上面关于图18讨论的方法类似的方法在栅极接触开口120中形成栅极接触128。

图28示出了在形成栅极接触128之后的图27的区域70E的额外细节。栅极接触128的延伸穿过第二ILD 110的部分具有上部宽度W

图29至图38是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。图29至图38沿着图1所示的参考横截面A-A示出，除了多个FinFET以外。在该实施例中，在蚀刻停止层108下方形成缓冲层132，该缓冲层132有助于在湿法蚀刻工艺116期间保护下部源极/漏极接触104。

在图29中，示出了类似于图5的中间结构的结构。在第一ILD 84上方形成缓冲层132，并且在缓冲层132上方形成蚀刻停止层108。缓冲层132由对于同一蚀刻工艺相对于蚀刻停止层108具有高蚀刻选择性的材料形成。例如，缓冲层132由绝缘材料形成，例如，氮化硅、氮氧化硅、碳氧化硅、碳化钨等的层。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成缓冲层132。缓冲层132可以是与栅极掩模102相同的材料。在所示的实施例中，缓冲层132是氮化硅的单层。蚀刻停止层108可以被形成为小厚度T

在图30中，执行干法蚀刻工艺以穿过第二ILD 110形成源极/漏极接触开口112。干法蚀刻工艺可以类似于上面参考图6讨论的干法蚀刻工艺114。

在图31中，执行湿法蚀刻工艺以使源极/漏极接触开口112延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图8讨论的湿法蚀刻工艺116。湿法蚀刻工艺116对损坏的蚀刻停止层区域108D的材料具有选择性(参见图7)，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104和未损坏的蚀刻停止层区域108U更高的速率被蚀刻。

在图32中，源极/漏极接触开口112延伸穿过缓冲层132。延伸的源极/漏极接触开口112暴露下部源极/漏极接触104。可以使用可接受的蚀刻技术延伸源极/漏极接触开口112。在一些实施例中，执行干法蚀刻工艺134以使源极/漏极接触开口112延伸穿过缓冲层132。例如，在一些实施例中，干法蚀刻工艺134包括使用碳氟化合物(例如，C

在图33中，通过第二ILD 110、蚀刻停止层108和缓冲层132形成上部源极/漏极接触118，以物理地和电耦合到一些下部源极/漏极接触104。可以使用与上面关于图10所讨论的方法类似的方法在源极/漏极接触开口112中形成源极/漏极接触118。尽管未单独示出，但是可以在上部源极/漏极接触118和下部源极/漏极接触104之间形成保护层119(参见图9A)。

在图34中，执行干法蚀刻工艺以穿过第二ILD 110形成栅极接触开口120。干法蚀刻工艺可以类似于上面参考图12讨论的干法蚀刻工艺122。尽管未单独示出，但可以在干法蚀刻工艺期间在上部源极/漏极接触118上形成保护层123(参见图12)。

在图35中，执行湿法蚀刻工艺以使栅极接触开口120延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图14讨论的湿法蚀刻工艺124。湿法蚀刻工艺124对损坏的蚀刻停止层区域108D的材料具有选择性(见图7)，使得损坏的蚀刻停止层区域108D以比下部源极/漏极接触104、未损坏的蚀刻停止层区域108U和缓冲层132更高的速率被蚀刻。

在图36中，执行干法蚀刻工艺以使栅极接触开口120延伸穿过缓冲层132和栅极掩模102。干法蚀刻工艺可以类似于上面参考图16讨论的干法蚀刻工艺126。延伸的栅极接触开口120暴露栅极堆叠76。由于缓冲层132和栅极掩模102可以由相似的材料形成，因此干法蚀刻工艺126可以以相似的速率去除两个层的材料。

在图37中，通过第二ILD 110、蚀刻停止层108、栅极掩模102和缓冲层132形成栅极接触128，以物理地和电耦合到栅极堆叠76并可选地耦合到一些下部源极/漏极接触104。可以使用与上面关于图18讨论的方法类似的方法在栅极接触开口120中形成栅极接触128。

图38示出了在形成栅极接触128之后的图37的区域70F的额外细节。栅极接触128的延伸穿过第二ILD 110的部分具有上部宽度W

图39至图47是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。图39至图47沿着图1所示的参考横截面A-A示出，除了多个FinFET之外。在该实施例中，形成另一蚀刻停止层136，并且在蚀刻停止层108和136之间形成缓冲层138。

在图39中，示出了类似于图5的中间结构的结构。在第一ILD 84上方形成蚀刻停止层136，在蚀刻停止层136上方形成缓冲层138，并且在缓冲层138上方形成蚀刻停止层108。使用多个蚀刻停止层可以有助于在形成源极/漏极接触开口的后续工艺中更好地控制图案加载。蚀刻停止层136由对于同一蚀刻工艺相对于第二ILD 110具有高蚀刻选择性的材料形成。例如，蚀刻停止层136由绝缘材料形成，例如，氧化铝的单层。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成蚀刻停止层136。由于蚀刻停止层136对于同一蚀刻工艺相对于第二ILD 110具有高蚀刻选择性，因此其可以被形成为小厚度T

缓冲层138由对于同一蚀刻工艺相对于蚀刻停止层108和136具有高蚀刻选择性的材料形成。例如，缓冲层138由绝缘材料形成，例如，氮化硅、氮氧化硅、碳氧化硅、碳化钨等的层。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成缓冲层138。缓冲层138可以是与栅极掩模102相同的材料。在所示的实施例中，缓冲层138是氮化硅的单层。缓冲层138还可以被形成为小厚度T

在图40中，执行干法蚀刻工艺以穿过第二ILD 110形成源极/漏极接触开口112。干法蚀刻工艺可以类似于上面参考图6讨论的干法蚀刻工艺114。

在图41中，源极/漏极接触开口112延伸穿过蚀刻停止层108和136，并穿过缓冲层138。延伸的源极/漏极接触开口112暴露下部源极/漏极接触104。源极/漏极接触开口112可以使用可接受的蚀刻技术来延伸。在一些实施例中，执行组合蚀刻工艺140以延伸源极/漏极接触开口112。组合蚀刻工艺140可以包括两个湿法蚀刻和一个干法蚀刻。每个湿法蚀刻类似于湿法蚀刻工艺116，并且以少量的横向蚀刻来蚀刻蚀刻停止层108和136。干法蚀刻蚀刻缓冲层138，并且可以类似于干法蚀刻工艺134。

在图42中，通过第二ILD 110、蚀刻停止层108和136、以及缓冲层138形成上部源极/漏极接触118，以物理地和电耦合到一些下部源极/漏极接触104。可以使用与上面关于图10讨论的方法类似的方法来在源极/漏极接触开口112中形成上部源极/漏极接触118。尽管未单独示出，但可以在上部源极/漏极接触118和下部源极/漏极接触104之间形成保护层119(参见图9A)。

在图43中，执行干法蚀刻工艺以穿过第二ILD 110形成栅极接触开口120。干法蚀刻工艺可以类似于上面参考图12讨论的干法蚀刻工艺122。尽管未单独示出，但可以在干法蚀刻工艺期间在上部源极/漏极接触118上形成保护层123(参见图12)。

在图44中，栅极接触开口120延伸穿过蚀刻停止层108和136，并穿过缓冲层138。可以使用可接受的蚀刻技术来延伸栅极接触开口120。在一些实施例中，执行组合蚀刻工艺142以延伸栅极接触开口120。组合蚀刻工艺142类似于上面关于图41讨论的组合蚀刻工艺140。

在图45中，执行干法蚀刻工艺以使栅极接触开口120延伸穿过缓冲层138和栅极掩模102。干法蚀刻工艺可以类似于上面参考图16讨论的干法蚀刻工艺126。延伸的栅极接触开口120暴露栅极堆叠76。

在图46中，通过第二ILD 110、蚀刻停止层108和136、栅极掩模102和缓冲层138形成栅极接触128，以物理地和电耦合到栅极堆叠76并可选地耦合到一些下部接触源极/漏极接触104。可以使用与上面关于图18讨论的方法类似的方法在栅极接触开口120中形成栅极接触128。

图47示出了在形成栅极接触128之后的图46的区域70G的额外细节。栅极接触128的延伸穿过第二ILD 110的部分具有上部宽度W

图48至图57是根据一些其他实施例的制造FinFET的接触的中间阶段的截面图。图48至图57沿着图1所示的参考横截面A-A示出，除了多个FinFET之外。在该实施例中，形成两个缓冲层144和146，将蚀刻停止层108夹在中间。

在图48中，示出了类似于图5的中间结构的结构。在第一ILD 84上方形成缓冲层144，在缓冲层144上方形成蚀刻停止层108，并且在蚀刻停止层108上方形成缓冲层146。缓冲层144和146由对于同一蚀刻工艺相对于蚀刻停止层108具有高蚀刻选择性的材料形成。例如，缓冲层144和146由绝缘材料形成，例如，氮化硅、氮氧化硅、碳氧化硅、碳化钨等的层。可以通过诸如ALD、CVD、PECVD等之类的沉积工艺来形成缓冲层144和146。缓冲层144和146可以是与栅极掩模102相同的材料。在所示的实施例中，缓冲层144和146各自是氮化硅的单层。缓冲层144被形成为小厚度T

在图49中，执行干法刻蚀工艺以穿过第二ILD 110和缓冲层146形成源极/漏极接触开口112。干法刻蚀工艺可以类似于上面参考图6所讨论的干法刻蚀工艺114。干法蚀刻工艺114对第二ILD 110和缓冲层146的材料具有选择性，并且去除两个层的材料，但以不同的速率进行。

在图50中，执行湿法蚀刻工艺以使源极/漏极接触开口112延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图8所讨论的湿法蚀刻工艺116。湿法蚀刻工艺116对损坏的蚀刻停止层区域108D的材料具有选择性(参见图7)，使得损坏的蚀刻停止层区域108D以比未损坏的蚀刻停止层区域108U以及缓冲层144和146更高的速率被蚀刻。

在图51中，源极/漏极接触开口112延伸穿过缓冲层144。延伸的源极/漏极接触开口112暴露下部源极/漏极接触104。可以使用可接受的蚀刻技术来延伸源极/漏极接触开口112。在一些实施例中，执行干法蚀刻工艺148以使源极/漏极接触开口112延伸穿过缓冲层144。例如，在一些实施例中，干法蚀刻工艺148包括使用碳氟化合物(例如，C

在图52中，通过第二ILD 110、蚀刻停止层108以及缓冲层144和146形成上部源极/漏极接触118，以物理地和电耦合至一些下部源极/漏极接触104。可以使用与上面关于图10讨论的方法类似的方法来在源极/漏极接触开口112中形成上部源极/漏极接触118。尽管未单独示出，但可以在上部源极/漏极接触118和下部源极/漏极接触104之间形成保护层119(参见图9A)。

在图53中，执行干法蚀刻工艺以穿过第二ILD 110和缓冲层146形成栅极接触开口120。干法蚀刻工艺可以类似于上面参考图12讨论的干法蚀刻工艺122。干法蚀刻工艺122对第二ILD 110和缓冲层146的材料具有选择性，并且去除两个层的材料，但以不同的速率进行。尽管未单独示出，但可以在干法蚀刻工艺期间在上部源极/漏极接触118上形成保护层123(参见图12)。

在图54中，执行湿法蚀刻工艺以使栅极接触开口120延伸穿过蚀刻停止层108。湿法蚀刻工艺可以类似于上面参考图14讨论的湿法蚀刻工艺124。湿法蚀刻工艺124对损坏的蚀刻停止层区域108D的材料具有选择性(参见图7)，使得损坏的蚀刻停止层区域108D以比未损坏的蚀刻停止层区域108U以及缓冲层144和146更高的速率被蚀刻。

在图55中，执行干法蚀刻工艺以使栅极接触开口120延伸穿过缓冲层144和栅极掩模102。干法蚀刻工艺可以类似于上面参考图16讨论的干法蚀刻工艺126。延伸的栅极接触开口120暴露栅极堆叠76。由于缓冲层144和栅极掩模102可以由相似的材料形成，因此干法蚀刻工艺126可以以相似的速率去除两个层的材料。

在图56中，通过第二ILD 110、蚀刻停止层108、栅极掩模102以及缓冲层144和146形成栅极接触128，以物理地和电耦合到栅极堆叠76并可选地耦合到一些下部接触源极/漏极接触104。可以使用与上面关于图18讨论的方法类似的方法在栅极接触开口120中形成栅极接触128。

图57示出了在形成栅极接触128之后的图56的区域70H的额外细节。栅极接触128的延伸穿过第二ILD 110的部分具有上部宽度W

实施例可以实现优点。通过使用对于同一蚀刻工艺相对于栅极掩模102和第二ILD110具有高蚀刻选择性的材料来形成蚀刻停止层108，可以减少蚀刻停止层108的过度蚀刻的量。可以通过减少蚀刻停止层108的过度蚀刻来减少后续工艺中的负载效应。此外，通过用包括电介质保护剂的蚀刻溶液打开蚀刻停止层108，可以在形成源极/漏极接触开口112和栅极接触开口120时减少对蚀刻停止层108的横向蚀刻的量。减少对蚀刻停止层108的横向蚀刻可以允许减少上部源极/漏极接触118和栅极接触128的电流泄漏的量。

在实施例中，一种方法包括：在第一层间电介质(ILD)上方沉积蚀刻停止层，该蚀刻停止层包括第一电介质材料；在蚀刻停止层上方沉积第二ILD；利用第一干法蚀刻工艺穿过第二ILD蚀刻第一开口，该第一开口暴露蚀刻停止层的第一区域，该第一区域被第一干法蚀刻工艺改性为第二电介质材料，蚀刻停止层的第二区域保持被第二ILD所覆盖，第二区域在第一干法蚀刻工艺之后为第一电介质材料；以及利用第一湿法蚀刻工艺将第一开口延伸穿过蚀刻停止层，蚀刻停止层在第一湿法蚀刻工艺期间暴露于第一蚀刻溶液，该第一蚀刻溶液包括用于第一电介质材料的电介质保护剂以及用于第二电介质材料的蚀刻剂。

在该方法的一些实施例中，第一电介质材料是氧化铝，并且第二电介质材料是氯化铝或溴化铝。在该方法的一些实施例中，蚀刻剂是氢氟酸或氨，并且电介质保护剂是过氧化氢或臭氧。在一些实施例中，该方法还包括：在半导体衬底上方形成第一导电特征，该第一导电特征包括第一导电材料；以及在第一导电特征上方沉积第一ILD，其中，第一蚀刻溶液还包括用于第一导电材料的第一金属保护剂。在一些实施例中，该方法还包括：在第一开口中形成第一接触，该第一接触被物理地和电耦合到第一导电特征，该第一接触包括第二导电材料；利用第二干法蚀刻工艺穿过第二ILD蚀刻第二开口；以及利用第二湿法蚀刻工艺将第二开口延伸穿过蚀刻停止层，蚀刻停止层在第二湿法蚀刻工艺期间暴露于第二蚀刻溶液，第二蚀刻溶液包括电介质保护剂、蚀刻剂、第一金属保护剂、以及用于第二导电材料的第二金属保护剂。在该方法的一些实施例中，第一导电材料是钴，并且第二导电材料是钨。在该方法的一些实施例中，第一金属保护剂是具有甲基侧链或乙基侧链的苯并三唑聚合物，并且第二金属保护剂是具有氯侧链的苯并三唑聚合物。在一些实施例中，该方法还包括：在半导体衬底上方形成第二导电特征；在第二导电特征上方沉积掩模；以及在掩模上方沉积蚀刻停止层。在一些实施例中，该方法还包括：利用第三干法刻蚀工艺将第二开口延伸穿过掩模；以及在第二开口中形成第二接触，该第二接触被物理地和电耦合到第二导电特征。在一些实施例中，该方法还包括：在掩模上方沉积缓冲层，蚀刻停止层被沉积在缓冲层上方；以及利用第三干法刻蚀工艺将第二开口延伸穿过缓冲层。在一些实施例中，该方法还包括：在蚀刻停止层上方沉积缓冲层，第二ILD被沉积在缓冲层上方；以及利用第一干法蚀刻工艺将第一开口延伸穿过缓冲层。

在实施例中，一种器件包括：半导体衬底；第一层间电介质(ILD)，位于半导体衬底上方；第一导电特征，延伸穿过第一ILD；第一蚀刻停止层，位于第一导电特征和第一ILD上方，第一蚀刻停止层是第一电介质材料；第二ILD，位于第一蚀刻停止层上方；接触，具有延伸穿过第二ILD的第一部分和延伸穿过第一蚀刻停止层的第二部分，该接触被物理地和电耦合到第一导电特征；以及第一保护层，围绕接触的第二部分，接触的第一部分没有第一保护层，第一保护层是第二电介质材料，第二电介质材料不同于第一电介质材料。

在该器件的一些实施例中，第一蚀刻停止层是氧化铝。在该器件的一些实施例中，第一保护层是氢氧化铝。在该器件的一些实施例中，接触的第一部分具有第一宽度，接触的第二部分具有第二宽度，第二宽度比第一宽度大第一距离，并且第一距离在1nm至9nm的范围内。在一些实施例中，该器件进一步包括：缓冲层，设置在第一导电特征和第一蚀刻停止层之间，该接触具有延伸穿过该缓冲层的第三部分，该接触的第三部分没有第一保护层。在一些实施例中，该器件进一步包括：缓冲层，设置在第一蚀刻停止层和第二ILD之间，该接触具有延伸穿过该缓冲层的第三部分，该接触的第三部分没有第一保护层。在一些实施例中，该器件进一步包括：第二蚀刻停止层，设置在缓冲层和第二ILD之间，第二蚀刻停止层是第一电介质材料，接触具有延伸穿过第二蚀刻停止层的第四部分；以及第二保护层，围绕接触的第四部分，第二保护层是第二电介质材料。在一些实施例中，该器件进一步包括：第一缓冲层，设置在第一ILD和第一蚀刻停止层之间，该接触具有延伸穿过该第一缓冲层的第三部分，该接触的第三部分没有第一保护层；以及第二缓冲层，设置在第一蚀刻停止层和第二ILD之间，该接触具有延伸穿过第二缓冲层的第四部分，该接触的第四部分没有第一保护层。

在实施例中，一种器件包括：半导体衬底；第一导电特征，位于半导体衬底上方；第一蚀刻停止层，位于第一导电特征上方，第一蚀刻停止层是第一电介质材料；层间电介质(ILD)，位于第一蚀刻停止层上方；以及接触，具有延伸穿过ILD的第一部分和延伸穿过第一蚀刻停止层的第二部分，该接触被物理地和电耦合到第一导电特征，其中，接触的第一部分具有第一宽度，接触的第二部分具有第二宽度，第二宽度比第一宽度大第一距离，并且该第一距离在1nm至9nm的范围内。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种制造半导体器件的方法，包括：在第一层间电介质(ILD)上方沉积蚀刻停止层，所述蚀刻停止层包括第一电介质材料；在所述蚀刻停止层上方沉积第二ILD；利用第一干法蚀刻工艺穿过所述第二ILD蚀刻第一开口，所述第一开口暴露所述蚀刻停止层的第一区域，所述第一区域被所述第一干法蚀刻工艺改性为第二电介质材料，所述蚀刻停止层的第二区域保持被所述第二ILD所覆盖，所述第二区域在所述第一干法蚀刻工艺之后为所述第一电介质材料；以及利用第一湿法蚀刻工艺将所述第一开口延伸穿过所述蚀刻停止层，所述蚀刻停止层在所述第一湿法蚀刻工艺期间暴露于第一蚀刻溶液，所述第一蚀刻溶液包括用于所述第一电介质材料的电介质保护剂以及用于所述第二电介质材料的蚀刻剂。

示例2是示例1所述的方法，其中，所述第一电介质材料是氧化铝，并且所述第二电介质材料是氯化铝或溴化铝。

示例3是示例2所述的方法，其中，所述蚀刻剂是氢氟酸或氨，并且其中，所述电介质保护剂是过氧化氢或臭氧。

示例4是示例1所述的方法，还包括：在半导体衬底上方形成第一导电特征，所述第一导电特征包括第一导电材料；以及在所述第一导电特征上方沉积所述第一ILD，其中，所述第一蚀刻溶液还包括用于所述第一导电材料的第一金属保护剂。

示例5是示例4所述的方法，还包括：在所述第一开口中形成第一接触，所述第一接触被物理地和电耦合到所述第一导电特征，所述第一接触包括第二导电材料；利用第二干法蚀刻工艺穿过所述第二ILD蚀刻第二开口；以及利用第二湿法蚀刻工艺将所述第二开口延伸穿过所述蚀刻停止层，所述蚀刻停止层在所述第二湿法蚀刻工艺期间暴露于第二蚀刻溶液，所述第二蚀刻溶液包括所述电介质保护剂、所述蚀刻剂、所述第一金属保护剂、以及用于所述第二导电材料的第二金属保护剂。

示例6是示例5所述的方法，其中，所述第一导电材料是钴，并且所述第二导电材料是钨。

示例7是示例6所述的方法，其中，所述第一金属保护剂是具有甲基侧链或乙基侧链的苯并三唑聚合物，并且所述第二金属保护剂是具有氯侧链的苯并三唑聚合物。

示例8是示例5所述的方法，还包括：在所述半导体衬底上方形成第二导电特征；在所述第二导电特征上方沉积掩模；以及在所述掩模上方沉积所述蚀刻停止层。

示例9是示例8所述的方法，还包括：利用第三干法刻蚀工艺将所述第二开口延伸穿过所述掩模；以及在所述第二开口中形成第二接触，所述第二接触被物理地和电耦合到所述第二导电特征。

示例10是示例9所述的方法，还包括：在所述掩模上方沉积缓冲层，所述蚀刻停止层被沉积在所述缓冲层上方；以及利用所述第三干法刻蚀工艺将所述第二开口延伸穿过所述缓冲层。

示例11是示例1所述的方法，还包括：在所述蚀刻停止层上方沉积缓冲层，所述第二ILD被沉积在所述缓冲层上方；以及利用所述第一干法蚀刻工艺将所述第一开口延伸穿过所述缓冲层。

示例12是一种半导体器件，包括：半导体衬底；第一层间电介质(ILD)，位于所述半导体衬底上方；第一导电特征，延伸穿过所述第一ILD；第一蚀刻停止层，位于所述第一导电特征和所述第一ILD上方，所述第一蚀刻停止层是第一电介质材料；第二ILD，位于所述第一蚀刻停止层上方；接触，具有延伸穿过所述第二ILD的第一部分和延伸穿过所述第一蚀刻停止层的第二部分，所述接触被物理地和电耦合到所述第一导电特征；以及第一保护层，围绕所述接触的所述第二部分，所述接触的所述第一部分没有所述第一保护层，所述第一保护层是第二电介质材料，所述第二电介质材料不同于所述第一电介质材料。

示例13是示例12所述的器件，其中，所述第一蚀刻停止层是氧化铝。

示例14是示例12所述的器件，其中，所述第一保护层是氢氧化铝。

示例15是示例12所述的器件，其中，所述接触的所述第一部分具有第一宽度，所述接触的所述第二部分具有第二宽度，所述第二宽度比所述第一宽度大第一距离，并且所述第一距离在1nm至9nm的范围内。

示例16是示例12所述的器件，还包括：缓冲层，设置在所述第一导电特征和所述第一蚀刻停止层之间，所述接触具有延伸穿过所述缓冲层的第三部分，所述接触的所述第三部分没有所述第一保护层。

示例17是示例12所述的器件，还包括：缓冲层，设置在所述第一蚀刻停止层和所述第二ILD之间，所述接触具有延伸穿过所述缓冲层的第三部分，所述接触的所述第三部分没有所述第一保护层。

示例18是示例17所述的器件，还包括：第二蚀刻停止层，设置在所述缓冲层和所述第二ILD之间，所述第二蚀刻停止层是所述第一电介质材料，所述接触具有延伸穿过所述第二蚀刻停止层的第四部分；以及第二保护层，围绕所述接触的所述第四部分，所述第二保护层是所述第二电介质材料。

示例19是示例12所述的器件，进一步包括：第一缓冲层，设置在所述第一ILD和所述第一蚀刻停止层之间，所述接触具有延伸穿过所述第一缓冲层的第三部分，所述接触的所述第三部分没有所述第一保护层；以及第二缓冲层，设置在所述第一蚀刻停止层和所述第二ILD之间，所述接触具有延伸穿过所述第二缓冲层的第四部分，所述接触的所述第四部分没有所述第一保护层。

示例20是一种半导体器件，包括：半导体衬底；第一导电特征，位于所述半导体衬底上方；第一蚀刻停止层，位于所述第一导电特征上方，所述第一蚀刻停止层是第一电介质材料；层间电介质(ILD)，位于所述第一蚀刻停止层上方；以及接触，具有延伸穿过所述ILD的第一部分和延伸穿过所述第一蚀刻停止层的第二部分，所述接触被物理地和电耦合到所述第一导电特征，其中，所述接触的所述第一部分具有第一宽度，所述接触的所述第二部分具有第二宽度，所述第二宽度比所述第一宽度大第一距离，并且所述第一距离在1nm至9nm的范围内。