存储装置和存储装置的操作方法

技术领域

本文所述的本发明构思的实施例涉及一种半导体装置。更具体地说，本文所述的本发明构思的实施例涉及一种执行可靠性提高的读取操作的存储装置和该存储装置的操作方法。

背景技术

存储装置是在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。一种存储装置的一个示例是在诸如硬盘驱动(HDD)的磁盘上存储数据的装置。一种存储装置的另一示例是在半导体存储器中存储数据的装置，具体地说，诸如固态驱动(SSD)或者存储卡的非易失性存储器。

非易失性存储器包括被配置为存储数据的存储器单元。为了增加将存储于在非易失性存储器中存储数据的存储装置中的数据量，寻找增加将在存储器单元中的每一个中存储的比特数量的方法。随着在存储器单元中的每一个中存储的比特数量增加，存储在存储器单元中的数据发生错误的机率可能增加。

需要即使在存储在存储器单元中的数据发生错误时也能够恢复原始数据的读取方法，以确保存储在存储器单元中的数据的完整性。

发明内容

本文描述的本发明构思包括提供可靠性提高的读取操作的存储装置以及该存储装置的操作方法。

根据示例性实施例，一种存储装置包括：非易失性存储器装置，其包括多个存储器单元；以及存储器控制器，其将与多个存储器单元关联的第一读取命令和第一读取电压信息发送至非易失性存储器装置，基于第一读取命令从非易失性存储器装置接收第一数据，以及对第一数据执行错误校正。当错误校正失败时，存储器控制器将与多个存储器单元关联的第二读取命令和第二读取电压信息发送至非易失性存储器装置，基于第二读取命令从非易失性存储器装置接收第二数据，将与多个存储器单元关联的第三读取命令和第三读取电压信息发送至非易失性存储器装置，以及基于第三读取命令从非易失性存储器装置接收第三数据。存储器控制器基于第二数据和第三数据调整偏移，将偏移、与所述多个存储器单元关联的第四读取命令和第四读取电压信息发送至非易失性存储器装置，基于第四读取命令从非易失性存储器装置接收第四数据，以及基于第四数据执行软判决处理。

根据示例性实施例，一种存储装置包括具有多个存储器单元的非易失性存储器装置以及存储器控制器。存储器控制器将与多个存储器单元关联的第一读取命令和第一读取电压信息发送至非易失性存储器装置，基于第一读取命令从非易失性存储器装置接收第一数据，以及对第一数据执行错误校正。当错误校正失败时，存储器控制器将第一偏移、与多个存储器单元关联的第二读取命令和第二读取电压信息发送至非易失性存储器装置，基于第二读取命令从非易失性存储器装置接收第二数据，以及基于第二数据执行第一软判决处理。当第一软判决处理失败时，存储器控制器将与多个存储器单元关联的第三读取命令和第三读取电压信息发送至非易失性存储器装置，基于第三读取命令从非易失性存储器装置接收第三数据，将与多个存储器单元关联的第四读取命令和第四读取电压信息发送至非易失性存储器装置，以及基于第四读取命令从非易失性存储器装置接收第四数据。存储器控制器基于第三数据和第四数据将第一偏移调整为第二偏移，将第二偏移、与所述多个存储器单元关联的第五读取命令和第五读取电压信息发送至非易失性存储器装置，基于第五读取命令从非易失性存储器装置接收第五数据，以及基于第五数据执行第二软判决处理。

根据示例性实施例，一种存储装置的操作方法，存储装置包括非易失性存储器装置和控制非易失性存储器装置的控制器，所述操作方法包括：在控制器处，通过分别使用第一读取电压和第二读取电压从非易失性存储器装置读取第一数据和第二数据；在控制器处，基于第一数据和第二数据调整偏移；在控制器处，利用第三读取电压和调整后的偏移从非易失性存储器装置读取第三数据；以及在控制器处，基于第三数据执行软判决处理。

附图说明

通过参照附图详细描述本公开的示例性实施例，本公开的以上和其它目的和特征将变得清楚。

图1示出了根据本公开的实施例的存储装置。

图2示出了基于硬判决的读取操作的示例。

图3示出了在基于硬判决的读取操作中发生不可校正的错误的示例。

图4示出了基于软判决的读取操作的示例。

图5是示出根据本公开的实施例的存储装置的操作方法的流程图。

图6是示出执行了预读取操作和建模的示例的示图。

图7示出当将三比特写入至一个存储器单元时存储器单元的阈值电压分布。

图8示出了根据本公开的实施例的软判决控制器。

图9是示出根据本公开的另一实施例的存储装置的操作方法的流程图。

图10是示出根据本公开的实施例的非易失性存储器装置的框图。

图11示出了根据本公开的实施例的一个存储器块的示例。

具体实施方式

下面，详细和清楚地描述本公开的实施例，使得相关领域的普通技术人员之一可以容易地实施本文所述的本发明构思。

图1示出了根据本公开的实施例的存储装置100。参照图1，存储装置100可以包括非易失性存储器装置110、存储器控制器120和外部缓冲器130。非易失性存储器装置110可以包括多个存储器单元。多个存储器单元中的每一个可以存储两个或更多个比特。

例如，非易失性存储器装置110可以是或者可以包括各种非易失性存储器装置中的至少一个，诸如，闪速存储器装置、相变存储器装置、铁电存储器装置、磁性存储器装置和电阻性存储器装置。为了容易地传递本文所述的本发明构思的一个或多个技术方面，假设非易失性存储器装置110是闪速存储器装置。

存储器控制器120可以从外部主机装置接收用于将数据写入至非易失性存储器装置110或者用于从非易失性存储器装置110读取数据的各种请求。存储器控制器120可以将与外部主机装置通信的用户数据存储(或缓冲)至外部缓冲器130，并且可以将用于管理存储装置100的元数据存储至外部缓冲器130。

存储器控制器120可以通过第一通道CH1和第二通道CH2访问非易失性存储器装置110。例如，存储器控制器120可以通过第一通道CH1将命令和地址发送至非易失性存储器装置110。存储器控制器120可以通过第一通道CH1与非易失性存储器装置110交换数据。

存储器控制器120可以通过第二通道CH2将第一控制信号发送至非易失性存储器装置110。存储器控制器120可以通过第二通道CH2从非易失性存储器装置110接收第二控制信号。

在实施例中，存储器控制器120可以被配置为控制两个或更多个非易失性存储器装置，每个非易失性存储器装置单独地由非易失性存储器装置110。存储器控制器120可以针对两个或更多个非易失性存储器装置中的每一个分别提供指定的第一通道和指定的第二通道。

对于另一示例，存储器控制器120可以相对于两个或更多个非易失性存储器装置共享一个第一通道。存储器控制器120可以将第二通道提供至共享第二通道的一部分的两个或更多个非易失性存储器装置。存储器控制器120可以将第二通道的不同部分提供至两个或更多个非易失性存储器装置。

外部缓冲器130可以包括随机存取存储器。例如，外部缓冲器130可以包括动态随机存取存储器、相变随机存取存储器、铁电随机存取存储器、磁性随机存取存储器和电阻性随机存取存储器中的至少一个。

存储器控制器120可以包括总线121、主机接口122、内部缓冲器123、处理器124、缓冲器控制器126、存储器管理器127和错误校正码(ECC)块128。处理器124可以执行软件指令，以完全或部分地实施本文所述的处理的一个或多个方面。

总线121可以提供存储器控制器120中的组件之间的通信通道。主机接口122可以从外部主机装置接收各种请求，并且可以解析接收到的请求。主机接口122可以将解析后的请求存储至内部缓冲器123。

主机接口122可以将各种响应发送至外部主机装置。主机接口122可以按照给定的通信协议与外部主机装置交换信号。内部缓冲器123可以包括随机存取存储器。例如，内部缓冲器123可以包括静态随机存取存储器或者动态随机存取存储器。

处理器124可以驱动用于驱动存储器控制器120的操作系统或者固件。处理器124可以读取存储在内部缓冲器123中的解析后的请求，并且可以产生用于控制非易失性存储器装置110的命令和地址。处理器124可以将产生的命令和地址传递至存储器管理器127。

处理器124可以将用于管理存储装置100的各种元数据存储至内部缓冲器123。处理器124可以通过缓冲器控制器126访问外部缓冲器130。处理器124可以控制缓冲器控制器126和存储器管理器127，使得存储在外部缓冲器130中的用户数据被发送至非易失性存储器装置110。

处理器124可以控制主机接口122和缓冲器控制器126，使得存储在外部缓冲器130中的数据被发送至外部主机装置。处理器124可以控制缓冲器控制器126和存储器管理器127，使得从非易失性存储器装置110接收的数据被存储至外部缓冲器130。处理器124可以控制主机接口122和缓冲器控制器126，使得从外部主机装置接收的数据被存储至外部缓冲器130。

在处理器124的控制下，缓冲器控制器126可以将数据写入至外部缓冲器130，或者可以从外部缓冲器130读取数据。存储器管理器127可以在处理器124的控制下通过第一通道CH1和第二通道CH2与非易失性存储器装置110通信。

错误校正码块128可以通过使用错误校正码ECC对待发送至非易失性存储器装置110的数据执行错误校正编码。错误校正码块128可以通过使用错误校正码ECC对从非易失性存储器装置110接收的数据执行错误校正解码。

处理器124可以包括软判决控制器(SDC)125。软判决控制器(SDC)125可以由执行一组限定的软件指令的处理器124实施。当错误校正码块128对存储器管理器127在处理器124的控制下从非易失性存储器装置110读取的数据的错误校正失败时，软判决控制器125可以被激活。

当数据包括错误时，软判决控制器125可以通过从存储在非易失性存储器装置110中的数据中恢复原始数据来支持提供提高的可靠性和数据整体性的读取操作。

在实施例中，存储装置100可以不包括外部缓冲器130和缓冲器控制器126。当存储装置100中不包括外部缓冲器130和缓冲器控制器126时，外部缓冲器130和缓冲器控制器126的以上功能可以由内部缓冲器123执行。

图2示出了基于硬判决的读取操作的示例。在图2中，水平轴表示非易失性存储器装置110的存储器单元的阈值电压VTH，竖直轴表示非易失性存储器装置110的存储器单元的数量。图2中示出了存储器单元中的每一个被编程为具有擦除状态“E”和编程状态“P”之一的示例。基于硬判决的读取操作中的硬判决可以指基于存储器单元具有低于读取电压VR的阈值电压还是具有高于读取电压VR的阈值电压的二元决策。

在图2中，第一线L1可以与在写入操作中未被编程并且具有擦除状态“E”的存储器单元相对应。第二线L2可以与在写入操作中被编程为具有编程状态“P”的存储器单元相对应。

参照图1和图2，在读取操作中，非易失性存储器装置110可以通过使用读取电压VR执行读取操作。具有低于读取电压VR的阈值电压的存储器单元可以被打开，并且具有高于读取电压VR的阈值电压的存储器单元可以被关闭。

非易失性存储器装置110可以将打开的存储器单元识别为擦除状态“E”并且可以将关闭的存储器单元识别为编程状态“P”。非易失性存储器装置110可以将识别的数据发送至存储器控制器120。

如图2所示，与第一线L1相对应的存储器单元中的一部分可以具有高于读取电压VR的阈值电压。也就是说，想要具有擦除状态“E”的存储器单元中的一部分会被识别为编程状态“P”。

类似地，与第二线L2相对应的存储器单元中的一部分可以具有低于读取电压VR的阈值电压。也就是说，想要具有编程状态“P”的存储器单元中的一部分存储器单元会被识别为擦除状态“E”。

错误校正码块128可以尝试对从非易失性存储器装置110接收的数据进行错误校正解码。从与第一线L1相对应的存储器单元读取的数据中的被识别为编程状态“P”的数据可以通过错误校正解码被校正为擦除状态“E”的数据。另外，从与第二线L2相对应的存储器单元读取的数据中的被识别为擦除状态“E”的数据可以通过错误校正解码被校正为编程状态“P”的数据。

如参照图2的描述，基于硬判决的读取操作可以是一旦通过使用读取电压VR从“E”状态和“P”状态的存储器单元读取数据就对读取的数据执行错误校正解码的读取操作。

图3示出了在基于硬判决的读取操作中发生不可校正的错误的示例。参照图1和图3，与图2相比，从与第一线L1相对应的存储器单元读取的并且想要具有擦除状态“E”的数据中的被识别为编程状态“P”的数据的数量可以增加。

另外，与图2相比，从与第二线L2相对应的存储器单元读取的并且想要具有编程状态“P”的数据中的被识别为擦除状态“E”的数据的数量可以增加。由于各种原因(诸如滞留、干扰和耦合)，存储器单元的阈值电压可能无意中改变。这种改变可以理解为导致写入在存储器单元中的数据的劣化。

随着写入在存储器单元中的数据的劣化继续，错误的数量增加。当错误的数量超过可由错误校正码块128校正的范围时，会出现不可校正的错误。当在基于硬判决的读取操作中出现不可校正的错误时，存储器控制器120可以执行用于恢复数据的后续读取操作。例如，可以激活处理器124的软判决控制器125，并且可以执行基于软判决的读取操作。

图4示出了基于软判决的读取操作的示例。如下面的解释，基于软判决的读取操作中的软判决处理可以指这包括基于多个输入的多个确定的处理，其中，所述多个确定可能但不一定互相冲突。

参照图1和图4，存储器控制器120可以控制非易失性存储器装置110，以通过使用比读取电压VR低第一偏移OFF1的第一偏移读取电压VRO1执行第一读取操作。存储器控制器120也可以控制非易失性存储器装置110，以通过使用比读取电压VR高第一偏移OFF1的第二偏移读取电压VRO2执行第二读取操作。图4中沿着水平轴VTH的各标签通常对应于针对L1的适当的标签标注。沿着图4中水平轴VTH的针对L2的适当的标签标注通常是图4所示的各标签的反序，并且通常与针对L1的适当的标签标注相对应。

非易失性存储器装置110可以对使用第一偏移读取电压VRO1的第一读取结果和使用第二偏移读取电压VRO2的第二读取结果执行异或操作。异或操作仅当诸如第一读取结果和第二读取结果的两个输入不同时产生诸如“1”的正结果。非易失性存储器装置110可以将操作结果发送至存储器控制器120。

异或操作的示出使用第一偏移读取电压VR01和第二偏移读取电压VR02使存储器单元处于相同状态(例如，“E”或“P”)的操作结果可以是“0”，并且示出使用第一偏移读取电压VR01和第二偏移读取电压VR02使存储器单元处于不同状态的操作结果可以是“1”。例如，与在使用第一偏移读取电压VRO1的第一偏移读取操作和使用第二偏移读取电压VRO2的第二偏移读取操作中被确定为处于相同状态的存储器单元相对应的操作结果可以是“0”。与在使用第一偏移读取电压VRO1的第一偏移读取操作和使用第二偏移读取电压VRO2的第二偏移读取操作中被确定为处于不同状态的存储器单元相对应的操作结果可以是“1”。也就是说，异或操作的操作结果可以指示多个存储器单元中的每一个被识别为在第一偏移读取操作中和第二偏移读取操作中具有相同的状态还是不同的状态。

首先解释与第一线L1相对应的在基于硬判决的读取操作中被识别为具有擦除状态“E”的存储器单元的阈值电压，并且这些阈值电压通常与图4中的沿着水平轴VTH的标签相对应。在基于硬判决的读取操作中被识别为具有擦除状态“E”并且在操作结果中被识别为具有相同的状态的存储器单元的阈值电压可以低于第一偏移读取电压VRO1。对于第一线L1，这些存储器单元位于标有SC的部分中的水平轴VTH上方。与第一线L1相对应的存储器单元中的具有低于第一偏移读取电压VRO1的阈值电压的存储器单元的数据可以被识别为强正确(SC)比特。

在基于硬判决的读取操作中被识别为具有擦除状态“E”并且在操作结果中被识别为具有不同的状态的存储器单元的阈值电压可以高于第一偏移读取电压VRO1并且可以低于读取电压VR。对于第一线L1，这些存储器单元位于标有WC的部分的水平轴VTH上方。与第一线L1相对应的存储器单元中的具有高于第一偏移读取电压VRO1并且低于读取电压VR的阈值电压的存储器单元的数据可以被识别为弱正确(WC)比特(或者不可靠正确(UC)比特)。

在基于硬判决的读取操作中被识别为具有编程状态“P”并且在操作结果中被识别为具有不同的状态的存储器单元的阈值电压可以高于读取电压VR并且可以低于第二偏移读取电压VRO2。对于第一线L1，这些存储器单元位于标有WE的部分中的水平轴VTH上方。与第一线L1相对应的存储器单元中的具有高于读取电压VR并且低于第二偏移读取电压VRO2的阈值电压的存储器单元的数据可以被识别为弱错误(WE)比特。

在基于硬判决的读取操作中被识别为具有编程状态“P”并且在操作结果中被识别为具有相同的状态的存储器单元的阈值电压可以高于第二偏移读取电压VRO2。对于第一线L1，这些存储器位于标有SE的部分中的水平轴VTH上方。与第一线L1相对应的存储器单元中的具有高于第二偏移读取电压VRO2的阈值电压的存储器单元的数据可以被识别为强错误(SE)比特(或者硬错误(HE)比特)。

与第二线L2相对应的存储器单元中的具有高于第二偏移读取电压VRO2的阈值电压的存储器单元的数据可以被识别为强正确(SC)比特。对于第二线L2，这些存储器单元位于标有SE而非SC的部分中的水平轴VTH上方。与第二线L2相对应的存储器单元中的具有高于读取电压VR且低于第二偏移读取电压VRO2的阈值电压的存储器单元的数据可以被识别为弱正确(WC)比特(或者不可靠正确(UC)比特)。对于第二线L2，这些存储器单元位于标有WE而非WC的部分中的水平轴VTH上方。与第二线L2相对应的存储器单元中的具有高于第一偏移读取电压VRO1且低于读取电压VR的阈值电压的存储器单元的数据可以被识别为弱错误(WE)比特。对于第二线L2，这些存储器单元位于标有WC而非WE的部分中的水平轴VTH上方。与第二线L2相对应的存储器单元中的具有低于第一偏移读取电压VRO1的阈值电压的存储器单元的数据可以被识别为强错误(SE)比特(或者硬错误(HE)比特)。对于第二线L2，这些存储器单元位于标有SC而非SE的部分中的水平轴VTH上方。

如以上参照图4所述，针对第一线L1的强正确(SC)比特是标有SC的水平区段上方的部分，而针对第二线L2的强正确(SC)比特是标有SE的水平区段上方的部分。针对第一线L1的弱正确(WC)比特是标有WC的水平区段上方的部分，而针对第二线的弱正确(WC)比特是标有WE的水平区段上方的部分。针对第一线L1的弱错误(WE)比特是标有WE的水平区段上方的部分，而针对第二线L2的弱错误(WE)比特是标有WC的水平区段上方的部分。针对第一线L1的强错误(SE)比特是标有SE的水平区段上方的部分，而针对第二线的强错误(SE)比特是标有SC的水平区段上方的部分。

存储器控制器120可以基于通过使用读取电压VR读取的数据和通过使用第一偏移读取电压VRO1和第二偏移读取电压VRO2读取的数据来识别比特，并且可以允许错误校正码块128通过使用识别结果执行软判决处理。

例如，错误校正码块128可以分别对强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特赋予分数。错误校正码块128可以通过对被打分的比特执行低密度奇偶校验(LDPC)解码来校正错误，并且可以恢复原始数据。

根据本公开的实施例的存储装置100还可以被配置为执行精细软判决处理。精细软判决处理可以通过以下步骤执行：对诸如第一线L1和第二线L2的存储器单元的分布状态建模；基于建模结果调整偏移；基于调整后的偏移执行包括至少两个偏移读取操作的读取操作；以及执行软判决处理。

图5是示出根据本公开的实施例的存储装置100的操作方法的流程图。参照图1和图5，在操作S110中，存储器控制器120可以从外部主机装置接收包括逻辑地址LBA的读取请求。

存储器控制器120可以管理外部主机装置的逻辑地址LBA与非易失性存储器装置110的物理地址PBA之间的映射信息作为元数据。例如，如果需要，则映射信息可以备份至非易失性存储器装置110，并且可以加载至外部缓冲器130或内部缓冲器123。

存储器控制器120可以通过使用映射信息将逻辑地址LBA转换为物理地址PBA。在操作S115中，存储器控制器120可以将第一读取命令CMD_R1与物理地址PBA和包括读取电平的信息的读取电压信息IVR一起发送至非易失性存储器装置110。

在操作S120中，如参照图3的描述，非易失性存储器装置110可以通过使用读取电压信息IVR指示的读取电平从由物理地址PBA指示的存储器单元中读取数据。在操作S125中，非易失性存储器装置110可以将因此读取的第一数据D1发送至存储器控制器120。操作S115至操作S125可以与一个读取操作相对应。在S115的操作因此可以包括发送第一读取命令(CMD_R1)和第一读取电压信息(IVR)。在S125的操作因此可以包括基于第一读取命令(来自S115的CMD_R1)接收第一数据(D1)。

在操作S130中，存储器控制器120可以执行硬判决处理。例如，存储器控制器120可以对通过使用读取电压信息IVR读取的第一数据D1执行错误校正解码。在实施例中，错误校正解码可以失败。然后，存储器控制器120可以进入用于恢复存储在存储器单元中的数据的程序。

在操作S135中，存储器控制器120可以将第一读取命令CMD_R1、物理地址PBA和第一读取电压信息IVR1发送至非易失性存储器装置110。第一读取电压信息IVR1指示的读取电平可以低于或高于读取电压信息IVR指示的读取电平。

在操作S140中，非易失性存储器装置110可以通过使用第一读取电压信息IVR1指示的读取电平执行读取操作。在操作S145中，非易失性存储器装置110可以将在操作S140中读取的第二数据D2发送至存储器控制器120。S135的操作因此可以包括发送第二读取命令(CMR_R1)和第二读取电压信息(IVR1)。在S145的操作因此可以包括基于第二读取命令(来自S135的CMD_R1)接收第二数据(D2)。

在操作S150中，存储器控制器120可以将第一读取命令CMD_R1、物理地址PBA和第二读取电压信息IVR2发送至非易失性存储器装置110。第二读取电压信息IVR2指示的读取电平可以高于或低于读取电压信息IVR指示的读取电平。

在操作S155中，非易失性存储器装置110可以通过使用第二读取电压信息IVR2指示的读取电平执行读取操作。在操作S160中，非易失性存储器装置110可以将在操作S155中读取的第三数据D3发送至存储器控制器120。S150的操作因此可以包括发送第三读取命令(CMR_R1)和第三读取电压信息(IVR2)。在S160的操作因此可以基于第三读取命令(来自S150的CMD_R1)包括接收第三数据(D3)。

操作S135至操作S145可以与一个读取操作相对应并且可以被包括在用于精细软判决处理的预读取操作中。操作S150至操作S160可以与一个读取操作相对应并且可以被包括在用于精细软判决处理的预读取操作中。

在操作S165中，存储器控制器120可以基于通过预读取操作读取的第二数据D2和第三数据D3对存储器单元的阈值电压分布建模。存储器控制器120可以基于根据第二数据D2和第三数据D3对存储器单元的阈值电压分布的建模来识别或者调整偏移，并且可以在下面解释的S175处将偏移发送至非易失性存储器装置110。

图6是示出执行了预读取操作和建模的示例的示图。参照图1、图5和图6，示出了指示想要成为擦除状态“E”的存储器单元的第一线L1和指示想要成为编程状态“P”的存储器单元的第二线L2，但是从存储器单元实际识别的阈值电压可能未被分类为第一线L1和第二线L2。

如图6的实线所示，从存储器单元实际识别的阈值电压可能未被分别分类为第一线L1和/或第二线L2。然而，已知存储器单元的阈值电压分布的相对端部呈指数递减的形状。

因此，可以从第一线L1(与针对擦除状态“E”的阈值电压分布相对应)的谷部的一侧(向第一线的谷部的右侧)至存储器单元的阈值电压分布的与编程状态“P”重合的一部分对第一函数F1建模。另外，可以从第二线L2(与针对编程状态“P”的阈值电压相对应)的谷部的一侧(向第二线L2的谷部的左侧)至存储器单元的阈值电压分布的与擦除状态“E”重合的一部分对第二函数F2建模。

可以通过使用第一读取电压信息IVR1指示的第一读取电压VR1来执行读取操作，并且可以将开启的单元(或者打开的存储器单元)或者关掉的单元(或者关闭的存储器单元)的数量计数为第一计数。类似地，可以通过使用第二读取电压信息IVR2指示的第二读取电压VR2来执行读取操作，并且可以将开启的单元或者关掉的单元的数量计数为第二计数。

存储器控制器120可以基于第一计数和第二计数对第一函数F1和第二函数F2建模。例如，存储器控制器120可以管理计数值和与计数值相对应的指数函数作为元数据。存储器控制器120可以参照元数据对指数函数建模。

在实施例中，第一读取电压VR1的电平和第二读取电压VR2的电平可以是固定的。对于另一示例，存储器控制器120可以管理环境变量中的至少一个的范围作为元数据，环境变量诸如温度、湿度、存储器单元的擦除数、在写入数据之后过去的时间、在写入数据之后执行的读取操作的次数以及与该范围相对应的第一读取电压VR1和第二读取电压VR2的电平。存储器控制器120可以参照元数据确定第一读取电压VR1和第二读取电压VR2的电平。

预读取操作被执行的次数不限于“2”。预读取操作被执行的次数可以是固定的。相反，存储器控制器120可以管理以上环境变量中的至少一个的范围以及与该范围相对应的预读取操作的数量作为元数据，并且可以参照元数据确定预读取操作被执行的次数。

在实施例中，存储器控制器120可以对共同适用于擦除状态“E”和编程状态“P”的一个指数函数建模，或者可以对分别与擦除状态“E”和编程状态“P”相对应的单独的指数函数建模。

返回参照图1和图5，在操作S170中，存储器控制器120可以决定偏移。例如，可以基于暴力(brute force)决定偏移。存储器控制器120可以设置各种偏移，并且可以针对偏移中的每一个计算强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特的数量。

存储器控制器120可以从偏移中选择计算出的数量属于特定范围的偏移。例如，存储器控制器120可以基于强正确(SC)比特的数量与强正确(SC)比特和弱正确(WC)比特的数量的比率(例如，第一比率)和强错误(SE)比特的数量与弱错误(WE)比特和强错误(SE)比特的数量的比率(例如，第二比率)来选择偏移。

例如，随着偏移增加，弱正确(WC)比特和弱错误(WE)比特的数量可以增加，并且错误比特与正确比特之间的区别可以减小。随着偏移减小，与基于硬判决的读取操作的差异可以变小。存储器控制器120可以选择能够确保与基于硬判决的读取操作的差异同时能够获得该区别的偏移。例如，存储器控制器120可以选择第一比率接近90％和第二比率为大约4％的偏移。

对于另一示例，存储器控制器120可以包括经训练以推断偏移的机器学习算法。存储器控制器120可以通过使用机器学习算法推断偏移。在操作S175中，存储器控制器120可以将第二读取命令CMD_R2、物理地址PBA、读取电压信息IVR和在操作S170中决定的第二偏移OFF2发送至非易失性存储器装置110。

在实施例中，第二偏移OFF2可以包括可以共同应用于擦除状态“E”和编程状态“P”的一个偏移，或者可以包括分别与擦除状态“E”和编程状态“P”相对应的两个偏移。该两个偏移可以相同或者不同。

在操作S180中，如参照图4的描述，非易失性存储器装置110可以通过使用读取电压信息IVR指示的读取电平和第二偏移OFF2执行偏移读取操作，并且可以对偏移读取操作的结果执行异或操作。在操作S185中，非易失性存储器装置110可以将异或操作的结果作为第四数据D4发送至存储器控制器120。在S175的操作因此可以包括发送第二偏移OFF2、第四读取命令(CMD_R2)和第四读取电压信息(IVR)。S185的操作因此可以包括基于第四读取命令(来自S175的CMD_R2)接收第四数据(D2)。

在操作S190中，存储器控制器120可以针对软判决(SD)执行软判决处理。例如，如参照图4的描述，存储器控制器120可以分别对强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特赋予分数，并且可以执行LDPC解码。

在实施例中，当软判决处理成功时，可以恢复原始数据。在操作S195中，存储器控制器120可以为外部主机装置提供恢复的原始数据作为第五数据D5。

如上所述，存储器控制器120可以执行预读取操作，并且可以对存储器单元的阈值电压分布建模。存储器控制器120可以基于建模结果决定偏移，并且可以执行软判决处理。因为基于存储器单元的阈值电压分布的状态决定偏移，所以可以提高软判决处理的可靠性。

在实施例中，第一读取命令CMD_R1可以与读取电压信息(例如，IVR，IVR1或IVR2)一起发送，并且可以具有相同代码。第二读取命令CMD_R2可以与读取电压信息(例如，IVR)和偏移(例如，OFF2)一起发送，并且可以具有与第一读取命令CMD_R1的代码不同的代码。

在实施例中，在决定偏移的操作S170中，由读取电压信息IVR指示的读取电平也可以被改变(或者修改)。例如，读取电压信息IVR指示的读取电平可以改变为与第一函数F1和第二函数F2的交叉部分相对应的电平。也就是说，在操作S115中由读取电压信息IVR指示的读取电平可以与在操作S175中由读取电压信息IVR指示的读取电平不同。

如上所述，预读取操作用于对第一函数F1和第二函数F2建模。因此，错误校正码块128可以省略与作为预读取操作的结果的第二数据D2和第三数据D3关联的错误校正解码。在实施例中，图5中提及的物理地址PBA可以指示相同的存储器单元。

在实施例中，在在执行用于恢复读取错误的算法(例如，防御代码)的过程中预先收集第一计数和第二计数的至少一部分的情况下，可以省略用于收集第一计数和第二计数的操作的至少一部分。可以省略的操作的部分可以与预先收集的部分相对应。在实施例中，在在操作S190中成功恢复原始数据之后，存储器控制器120可以执行读取回收操作，以将恢复的数据写入至非易失性存储器装置110的其它存储器单元。因为通过读取回收操作重新写入数据，所以可以恢复数据的劣化。

如上所述，在图5的上下文中，S115可以适当地表征为包括发送第一读取命令和第一读取电压信息，S135可以适当地表征为包括发送第二读取命令和第二读取电压信息，S150可以适当地表征为包括发送第三读取命令和第三读取电压信息，并且S175可以适当地表征为包括发送偏移、第四读取命令和第四读取电压信息。S125可以适当地表征为包括接收第一数据，S145可以适当地表征为包括接收第二数据，S160可以适当地表征为包括接收第三数据，并且S185可以适当地表征为包括接收第四数据。S175发送的偏移基于在S165的建模，该建模基于在S145接收的第二数据和在S160接收的第三数据被执行。因此，基于在S145接收的第二数据和在S160接收的第三数据设置或者调整在S175发送的偏移。

图7示出了当将三比特写入至一个存储器单元时存储器单元的阈值电压分布。参照图1、图5和图7，非易失性存储器装置110的存储器单元中的每一个可以想要是(例如，被编程为)属于与擦除状态“E”和第一编程状态P1至第七编程状态P7中的一个相对应的阈值电压范围。为了从存储器单元读取数据的目的，可以在8个状态之间使用7个读取电压VR。

当将n比特写入至存储器单元中的每一个时，存储器单元中的每一个可以想要属于2

在操作S115、操作S135和操作S150中的读取电压信息IVR、IVR1和IVR2中的每一个可以包括关于(2

在操作S165中，在其中在两个重叠的分布状态中对不同的函数建模的情况下，可以建模“2×(2

在操作S170中，可以在其中在两个重叠的分布状态中决定不同偏移的情况下决定“2×(2

在操作S175中的读取电压信息IVR可以包括关于(2

对于另一示例，在操作S175中，在其中在两个重叠的分布状态中决定不同偏移的情况下，第二偏移OFF2可以包括指示均包括“2×(2

图8示出了根据本公开的实施例的软判决控制器125。参照图1、图5和图8，软判决控制器125可以包括计数器210、指数计算器220、偏移确定器230和错误校正码(ECC)修改器240。计数器210、指数计算器220、偏移确定器230和错误校正码(ECC)修改器240可以各自通过处理器和由处理器执行的软件的组合实施，或者通过诸如专用集成电路(ASIC)的特定电路实施。

计数器210可以根据通过预读取操作读取的数据(例如，第二数据D2和第三数据D3)对开启的单元或关掉的单元的数量进行计数。指数计算器220可以根据计数器210的计数值计算一个指数函数或多个指数函数。

例如，指数计算器220可以管理计数值和与计数值相对应的指数函数作为元数据。指数计算器220可以参照元数据选择指数函数。对于另一示例，指数计算器220可以包括经过训练以根据计数值推断指数函数的机器学习算法。

偏移确定器230可以根据指数函数确定第二偏移OFF2。例如，偏移确定器230可以基于暴力计算与偏移相对应的(强正确、弱正确或者强错误、弱错误)比特的数量，并且可以基于(强正确、弱正确或者强错误、弱错误)比特的数量选择偏移。

对于另一示例，偏移确定器230可以管理指数函数的参数和与参数相对应的偏移作为元数据。偏移确定器230可以参照元数据选择偏移。例如，指数函数可以呈“e

对于另一示例，偏移确定器230可以包括经过训练以根据指数函数的参数推断第二偏移OFF2的机器学习算法。偏移确定器230可以通过使用机器学习算法确定第二偏移OFF2。对于另一示例，指数计算器220和偏移确定器230可以集成为经过训练以根据计数值推断第二偏移OFF2的机器学习算法。

偏移确定器230可以将关于第二偏移OFF2的强度信息SI传递至ECC修改器240。例如，强度信息SI可以包括强正确(SC)比特的数量与强正确(SC)比特和弱正确(WC)比特的数量的比率(例如第一比率)，以及强错误(SE)比特的数量与弱错误(WE)比特和强错误(SE)比特的数量的比率(例如，第二比率)。

ECC修改器240可以基于第一比率和第二比率修改错误校正码块128的内部操作参数。例如，当弱比特(WE和WC比特)的数量低于第一参考值时，将对弱比特赋予的分数可以增大。当弱比特的数量高于第二参考值时，将对弱比特赋予的分数可以减小。

在实施例中，ECC修改器240可以可选地提供。ECC修改器240可以设置在软判决控制器125中，并且可以选择性地被激活或者被去激活。ECC修改器240可以不被包括在软判决控制器125中，并且可以被省略。

图9是示出根据本公开的另一实施例的存储装置100的操作方法的流程图。参照图1和图9，在操作S211中，存储器控制器120可以从外部主机装置接收包括逻辑地址LBA的读取请求。操作S211可以与图5的操作S110相同。参照图5的操作S110提供的描述可以等同地应用于操作S211。

在操作S212中，存储器控制器120可以将第一读取命令CMD_R1、物理地址PBA和读取电压信息IVR发送至非易失性存储器装置110。在操作S213中，非易失性存储器装置110可以执行读取操作。在操作S214中，非易失性存储器装置110可以将因此读取的第一数据D1发送至存储器控制器120。操作S212至操作S214可以与图5的操作S115至操作S125相同。参照图5的操作S115至操作S125提供的描述可以等同地应用于操作S212至操作S214。S212的操作因此可以包括顺序地发送第一读取命令(CMR_R1)和第一读取电压信息(IVR)。S214的操作因此可以包括基于第一读取命令(来自S212的CMD_R1)顺序地接收第一数据(D1)。

在操作S215中，存储器控制器120可以执行错误校正解码。在实施例中，错误校正解码可以失败。操作S215可以与图5的操作S130相同。参照图5的操作S130提供的描述可以是等同地应用于图9的操作S215。

随着错误校正解码失败，在操作S216中，存储器控制器120可以将第二读取命令CMD_R2、物理地址PBA、读取电压信息IVR和第一偏移OFF1发送至非易失性存储器装置110。第二读取命令CMD_R2可以指向用于软判决处理的读取操作。第一偏移OFF1可以具有固定值或者默认值。

在操作S217中，如参照图4的描述，非易失性存储器装置110可以通过使用第一偏移读取电压VRO1执行偏移读取操作，并且可以通过使用第二偏移读取电压VRO2执行偏移读取操作。在操作S218中，非易失性存储器装置110可以将对读取结果执行的异或操作的结果发送至存储器控制器120作为第六数据D6。S216的操作因此可以包括按次序发送第二读取命令(CMR_R2)和第二读取电压信息(IVR)。S218的操作因此可以包括基于第二读取命令(来自S216的CMD_R2)按次序接收第二数据(D6)。

在操作S219中，存储器控制器120可以基于第一数据D1和第六数据D6执行用于软判决(SD)的软判决处理。存储器控制器120可以识别强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特，并且可以分别对强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特赋予分数。然后，存储器控制器120可以执行LDPC解码。例如，用于软判决(SD)的软判决处理可以失败。

随着用于软判决的软判决处理失败，存储器控制器120可以执行预读取操作。在操作S220中，存储器控制器120可以将第一读取命令CMD_R1、物理地址PBA和第一读取电压信息IVR1发送至非易失性存储器装置110。

在操作S221中，非易失性存储器装置110可以通过使用第一读取电压信息IVR1指示的读取电平执行读取操作。在操作S222中，非易失性存储器装置110可以将在操作S221中读取的数据发送至存储器控制器120作为第二数据D2。S220的操作因此可以包括按次序发送第三读取命令(CMR_R1)和第三读取电压信息(IVR1)。在S222的操作因此可以包括基于第三读取命令(来自S220的CMD_R1)按次序接收第三数据(D2)。

在操作S223中，存储器控制器120可以将第一读取命令CMD_R1、物理地址PBA和第二读取电压信息IVR2发送至非易失性存储器装置110。在操作S224中，非易失性存储器装置110可以通过使用第二读取电压信息IVR2指示的读取电平执行读取操作。在操作S225中，非易失性存储器装置110可以将在操作S224中读取的数据发送至存储器控制器120作为第三数据D3。S223的操作因此可以包括按次序发送第四读取命令(CMR_R1)和第四读取电压信息(IVR2)。S225的操作因此可以包括基于第四读取命令(来自S223的CMD_R1)按次序接收第四数据(D3)。

在操作S226中，存储器控制器120可以对指数函数建模。存储器控制器120可以基于根据第二数据D2和第三数据D3对存储器单元的阈值电压分布的建模来识别或者调整偏移，并且可以在S228将偏移发送至非易失性存储器装置110，如下面的解释。在操作S227中，存储器控制器120可以决定偏移。在操作S228中，存储器控制器120可以将第二读取命令CMD_R2、物理地址PBA、读取电压信息IVR和第二偏移OFF2发送至非易失性存储器装置110。

在操作S229中，如参照图4的描述，非易失性存储器装置110可以通过使用分别由读取电压信息IVR和第二偏移OFF2指示的两个偏移读取电压来执行偏移读取操作。在操作S230中，非易失性存储器装置110可以将在操作S229中读取的数据发送至存储器控制器120作为第四数据D4。S228的操作因此可以包括按次序发送第五读取命令(CMR_R2)和第五读取电压信息(IVR)。S230的操作因此可以包括基于第五读取命令(来自S228的CMD_R2)按次序接收第五数据(D4)。

操作S220至操作S230可以与图5的操作S135至操作S185相同。参照图5的操作S135至操作S185提供的描述可以等同地应用于图9的操作S220至操作S230。

在操作S231中，存储器控制器120可以执行用于软判决(SD)的软判决处理。例如，如参照图5的操作S190的描述，存储器控制器120可以基于第一数据D1和第四数据D4识别强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)比特，并且可以分别对强正确(SC)比特、弱正确(WC)比特、弱错误(WE)比特和强错误(SE)赋予分数。然后，存储器控制器120可以执行LDPC解码。

对于另一示例，存储器控制器120可以另外基于第六数据D6将比特识别为六种类型的正确比特和错误比特，并且可以分别对六种类型的正确比特和错误比特赋予分数。然后，存储器控制器120可以执行LDPC解码。例如，用于软判决(SD)的软判决处理可以成功。在操作S232中，存储器控制器120可以为外部主机装置提供恢复的数据作为第五数据D5。

如上所述，当基于硬判决的读取操作失败时，存储装置100可以执行用于软判决的软判决处理。在软判决处理失败的情况下，存储装置100可以执行包括预读取操作的精细软判决处理。在实施例中，除非上下文中明确地另有说明，参照图5提供的描述可以等同地应用于图9。

如上所述，图9可以适当地表征为包括发送操作和接收操作，发送操作和接收操作可以表征为与图9中的标记不同的序列。例如，在图9的上下文中，S212可以适当地表征为包括发送第一读取命令和第一读取电压信息，S216可以适当地表征为包括发送第一偏移、第二读取命令和第二读取电压信息，S220可以适当地表征为包括发送第三读取命令和第三读取电压信息，S223可以适当地表征为包括发送第四读取命令和第四读取电压信息，并且S228可以适当地表征为包括发送第二偏移、第五读取命令和第五读取电压信息。S214可以适当地表征为包括接收第一数据，S218可以适当地表征为包括接收第二数据，S222可以适当地表征为包括接收第三数据，S225可以适当地表征为包括接收第四数据，并且S230可以适当地表征为包括接收第五数据。在S228发送的第二偏移基于在S226的建模，该建模的执行基于在S222接收的第三数据和在S225接收的第四数据。因此，基于在S222接收的第三数据和在S225接收的第四数据，根据在S216发送的第一偏移设置或调整在S228发送的第二偏移。

图10是示出根据本公开的实施例的非易失性存储器装置300的框图。参照图10，非易失性存储器装置300包括存储器单元阵列310、行解码器块320、页缓冲器块330、数据输入和输出块340、缓冲器块350和控制逻辑块360。

存储器单元阵列310包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。存储器块BLK1至BLKz中的每一个可以通过至少一条地选择线GSL、字线WL和至少一条串选择线SSL与行解码器块320连接。字线WL中的一些可以用作伪字线。存储器块BLK1至BLKz中的每一个可以通过多条位线BL与页缓冲器块330连接。多个存储器块BLK1至BLKz可以共同与所述多条位线BL连接。

在实施例中，存储器块BLK1至BLKz中的每一个可以是擦除操作的单元。属于存储器块BLK1至BLKz中的每一个的存储器单元可以同时被擦除。对于另一示例，多个存储器块BLK1至BLKz中的每一个可以划分为多个子块。多个子块中的每一个可以与擦除操作的单元相对应。

行解码器块320通过地选择线GSL、字线WL和串选择线SSL与存储器单元阵列310连接。行解码器块320在控制逻辑块360的控制下进行操作。

行解码器块320可以对从缓冲器块350接收的行地址RA进行解码，并且可以基于解码后的行地址控制待施加至串选择线SSL、字线WL和地选择线GSL的电压。

页缓冲器块330通过多条位线BL与存储器单元阵列310连接。页缓冲器块330通过多条数据线DL与数据输入和输出块340连接。页缓冲器块330在控制逻辑块360的控制下进行操作。

在写入操作中，页缓冲器块330可以将待写入的数据存储至存储器单元。页缓冲器块330可以基于存储的数据将电压施加至多条位线BL。在在写入操作或者擦除操作中执行的读取操作或者验证读取操作中，页缓冲器块330可以感测位线BL的电压并且可以存储感测结果。

数据输入和输出块340通过多条数据线DL与页缓冲器块330连接。数据输入和输出块340可以从缓冲器块350接收列地址CA。数据输入和输出块340可以基于列地址CA将由页缓冲器块330读取的数据输出至缓冲器块350。数据输入和输出块340可以基于列地址CA将从缓冲器块350接收的数据提供至页缓冲器块330。

缓冲器块350可以通过第一通道CH1从外部装置接收命令CMD和地址ADDR，并且可以通过第一通道CH1与外部装置交换数据“DATA”。缓冲器块350可以在控制逻辑块360的控制下进行操作。缓冲器块350可以将命令CMD提供至控制逻辑块360。缓冲器块350可以将地址ADDR的行地址RA提供至行解码器块320，并且可以将地址ADDR的列地址CA提供至数据输入和输出块340。缓冲器块350可以与数据输入和输出块340交换数据“DATA”。

控制逻辑块360可以通过第二通道CH2交换来自外部装置的控制信号CTRL。控制逻辑块360可以允许缓冲器块350按路线发送命令CMD、地址ADDR和数据“DATA”。控制逻辑块360可以对从缓冲器块350接收到的命令CMD进行解码，并且可以基于解码后的命令控制非易失性存储器装置300。

在实施例中，非易失性存储器装置300还可以包括用于对通过使用读取电压信息和偏移指示的读取电压执行读取操作的结果执行异或操作的计算器。计算器可以被包括在数据输入和输出块340、缓冲器块350或者控制逻辑块360中。对于另一示例，计算器可以介于页缓冲器块330与数据输入和输出块340之间或者数据输入和输出块340与缓冲器块350之间。

在实施例中，非易失性存储器装置300可以按照键合方式制造。存储器单元阵列310可以在第一晶圆处制造，并且行解码器块320、页缓冲器块330、数据输入和输出块340、缓冲器块350和控制逻辑块360可以在第二晶圆处制造。可以通过耦合第一晶圆和第二晶圆使得第一晶圆的上表面与第二晶圆的上表面彼此面对来实施非易失性存储器装置300。

对于另一示例，非易失性存储器装置300可以按照外围上单元(COP)方式制造。包括行解码器块320、页缓冲器块330、数据输入和输出块340、缓冲器块350和控制逻辑块360的外围电路可以在衬底上实施。存储器单元阵列310可以在外围电路上实施。可以通过使用穿通件连接外围电路和存储器单元阵列310。

图11示出了根据本公开的实施例的存储器块BLK1的示例。参照图11，多个单元串CS可以沿着第一方向、第二方向和第三方向在衬底SUB上按照行和列排列。多个单元串CS可以共同与形成在衬底SUB上(或形成在衬底SUB中)的共源极线CSL连接。在图11中，例示衬底SUB的位置，以帮助理解存储器块BLK1的结构。

行的单元串可以共同与地选择线GSL连接，并且每一行的单元串可以与第一上串选择线SSLu1至第四上串选择线SSLu4中的对应一个和第一下串选择线SSL11至第四下串选择线SSLl4中的对应一个连接。每一列的单元串可以连接至第一位线BL1至第四位线BL4中的对应一个。为了简单示出，与第二串选择线SSL12和SSLu2以及第三串选择线SSLl3和SSLu3连接的单元串被描绘为模糊的。

每一个单元串可以包括与地选择线GSL连接的至少一个地选择晶体管GST、与第一伪字线DWL1连接的第一伪存储器单元DMC1、分别与第一字线WL1至第十字线WL10连接的第一存储器单元MC1至第十存储器单元MC10、与第二伪字线DWL2连接的第二伪存储器单元DMC2以及分别与对应的下串选择线和上串选择线连接的下串选择晶体管SSTl和上串选择晶体管SSTu。

在每一个单元串中，地选择晶体管GST、第一伪存储器单元DMC1、第一存储器单元MC1至第十存储器单元MC10、第二伪存储器单元DMC2以及下串选择晶体管SSTl和上串选择晶体管SSTu可以沿着垂直于衬底SUB的第三方向串联连接，并且可以沿着垂直于衬底SUB的第三方向依次堆叠。

存储器块BLK1可以设为三维(3D)存储器阵列。3D存储器阵列整体地形成在存储器单元MC的阵列的一个或多个物理层级中，存储器单元MC具有设置在硅衬底上方的有源区和与那些存储器单元MC的操作关联的电路。与存储器单元MC的操作关联的电路可以位于该衬底上方或该衬底内。术语“整体”意指阵列的每个层级的层直接沉积在3D存储器阵列的每一个下面的层级的层上。

在本公开的实施例中，3D存储器阵列包括竖直取向的竖直单元串CS(或者NAND串)，使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可以包括电荷俘获层。每一个单元串还可以包括置于存储器单元MC上方的至少一个选择晶体管。至少一个选择晶体管可以与存储器单元MC具有相同的结构，并且可以与存储器单元MC一致地形成。

以下以引用方式合并于此的专利文献描述了用于三维存储器阵列的合适配置，其中，三维存储器阵列配置为多个层级，在层级之间共享字线和/或位线：美国专利No.7,679,133；No.8,553,466；No.8,654,587；No.8,559,235；和美国专利公开No.2011/0233648。

在以上描述中，通过使用术语“第一”、“第二”、“第三”等来描述根据本公开的多个实施例的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分，并且不限制本文所述的本发明构思。例如，术语“第一”、“第二”、“第三”等不一定涉及任何形式的顺序或数字意义，除非在使用这些术语的上下文中另有明确规定。

在以上实施例中，通过使用块来描述根据本公开的实施例的组件。块可以通过各种硬件装置(诸如，集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑装置(CPLD))、在硬件装置中驱动的固件、诸如应用的软件或者硬件装置和软件的组合来实施。另外，块可以包括通过集成电路中的半导体元件实施的电路或者注册为知识产权(IP)的电路。

根据本文所述的本发明构思，基于存储器单元的阈值电压的分布确定偏移，并且执行软判决处理。因此，存储装置具有提高的可靠性，并且提供该存储装置的操作方法以包括与存储器单元的状态相适应的读取操作的性能。

虽然已经参照本公开的示例性实施例描述了本公开的发明构思，但是对于本领域的普通技术人员来说，显而易见的是，可以在不偏离如所附权利要求所述的本公开的精神和范围的情况下，对本公开进行各种更改和修改。