一种信号产生电路、信号产生方法及芯片

技术领域

本发明涉及集成电路技术领域，尤其涉及一种信号产生电路、信号产生方法及芯片。

背景技术

启动电路和上电复位电路是芯片中比较重要的两个模拟电路模块。其中，启动电路用于在芯片上电时，为芯片所包括的基准电流源电路提供启动信号。上电复位电路用于向芯片内待初始化的模块提供上电复位信号，以在芯片上电时使待初始化的模块恢复到已知状态。

但是，现有的启动电路和上电复位电路使得芯片的体积较大，不利于芯片的小型化。

发明内容

本发明的目的在于提供一种信号产生电路、信号产生方法及芯片，用于在启动基准电源子电路的同时产生第一复位信号和第二复位信号，以降低包括该信号产生电路的芯片的体积，利于芯片的小型化。

为了实现上述目的，本发明提供了一种信号产生电路，该信号产生电路包括：基准电流源子电路、启动子电路以及上电复位输出子电路；上电复位输出子电路包括充电单元和第一延迟单元；基准电流源子电路的输入端和启动子电路的输入端均与电源端耦接；基准电流源子电路的第一输出端和启动子电路的第一输出端均接地；充电单元的第一端与第一延迟单元的输入端耦接，充电单元的第二端接地；

第一延迟单元的第一输出端与启动子电路的第一控制端耦接；启动子电路的第二输出端与基准电流源子电路的控制端耦接；基准电流源子电路的第二输出端与启动子电路的第二控制端耦接；启动子电路的第三输出端与充电单元的第一端耦接；

第一延迟单元用于在信号产生电路上电时输出第一复位信号，以及根据第一复位信号控制启动子电路启动基准电流源子电路；基准电流源子电路用于控制启动子电路向充电单元充电，第一延迟单元用于在充电单元处于充电状态时输出第二复位信号。

与现有技术相比，本发明提供的信号产生电路中，第一延迟单元可以在信号产生电路上电时输出第一复位信号。并且，第一延迟单元能够根据第一复位信号控制启动子电路启动基准电流源子电路。此外，基准电流源子电路在启动后能够控制启动子电路向充电单元充电。而第一延迟单元在充电单元处于充电状态时输出第二复位信号。由此可见，通过本发明提供的信号产生电路能够在上电后，同时实现对基准电流源子电路的启动、以及第一复位信号和第二复位信号的输出，无须在芯片中单独设置用于启动基准电流源子电路的启动电路、以及用于输出上电复位信号的上电复位电路，因此当本发明提供的信号产生电路应用于芯片中时，能够降低该芯片的体积，利于芯片的小型化。

本发明还提供了一种信号产生方法，应用上述技术方案所提供的信号产生电路；

该信号产生方法包括：

第一延迟单元在信号产生电路上电时输出第一复位信号；

第一延迟单元根据第一复位信号控制启动子电路启动基准电流源子电路；

基准电流源子电路控制启动子电路向充电单元充电；

第一延迟单元在充电单元处于充电状态时输出第二复位信号。

与现有技术相比，本发明提供的信号产生方法的有益效果与上述技术方案所提供的信号产生电路的有益效果相同，此处不做赘述。

本发明还提供了一种芯片，该芯片包括上述技术方案提供的信号产生电路。

与现有技术相比，本发明提供的芯片的有益效果与上述技术方案所提供的信号产生电路的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的信号产生电路的结构框图；

图2为本发明实施例提供的信号产生电路的结构示意图；

图3为本发明实施例中基准电流源子电路输出的基准电流的波形图；

图4为本发明实施例中电源信号和第一延迟单元的第一输出端的信号的电压与时间的关系图；

图5为本发明实施例提供的信号产生方法的流程图。

附图标记：

1为基准电流源子电路，11为基准电流生成单元，M7为第七晶体管，M8为第八晶体管，R为电阻，12为电流镜像单元，M9为第九晶体管，M10为第十晶体管；2为启动子电路，21为启动单元，M11为第十一晶体管，22为刷新单元，M1为第一晶体管，M2为第二晶体管，M3为第三晶体管，M4为第四晶体管，23为关断单元，M12为第十二晶体管；3为上电复位输出子电路，31为充电单元，C1为第一电容，32为第一延迟单元，I1为第一反相器，I2为第二反相器，33为电压保持单元，M5为第五晶体管，M6为第六晶体管，34为第二延迟单元，C2为第二电容，35为稳压单元，C3为第三电容。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

启动电路和上电复位电路是芯片中比较重要的两个模拟电路模块。其中，启动电路用于在芯片上电时，为芯片所包括的基准电流源电路提供启动信号。上电复位电路用于向芯片内待初始化的模块提供上电复位信号，以在芯片上电时使待初始化的模块恢复到已知状态。

为了同时具有上述两个功能，现有的芯片需要设置有启动电路和上电复位电路这两个电路，从而使得该芯片的体积较大，不利于芯片的小型化。

为了解决上述技术问题，本发明实施例提供了一种信号产生电路、信号产生方法及芯片。其中，本发明实施例提供的信号产生电路能够在上电后，同时实现对基准电流源子电路的启动、以及第一复位信号和第二复位信号的输出，无须在芯片中单独设置用于启动基准电流源子电路的启动电路、以及用于输出上电复位信号的上电复位电路，因此当本发明实施例提供的信号产生电路应用于芯片中时，能够降低该芯片的体积，利于芯片的小型化。

如图1所示，本发明实施例提供了一种信号产生电路。该信号产生电路包括：基准电流源子电路1、启动子电路2以及上电复位输出子电路3。上电复位输出子电路3包括充电单元31和第一延迟单元32。基准电流源子电路1的输入端和启动子电路2的输入端均与电源端VCC耦接。基准电流源子电路1的第一输出端和启动子电路2的第一输出端均接地GND。充电单元31的第一端与第一延迟单元32的输入端耦接。充电单元31的第二端接地GND。

如图1所示，上述第一延迟单元32的第一输出端与启动子电路2的第一控制端耦接。启动子电路2的第二输出端与基准电流源子电路1的控制端耦接。基准电流源子电路1的第二输出端与启动子电路2的第二控制端耦接。启动子电路2的第三输出端与充电单元31的第一端耦接。

如图1所示，上述第一延迟单元32用于在信号产生电路上电时输出第一复位信号，以及根据第一复位信号控制启动子电路2启动基准电流源子电路1。基准电流源子电路1用于控制启动子电路2向充电单元31充电。第一延迟单元32用于在充电单元31处于充电状态时输出第二复位信号。

具体来说，上述上电复位子电路所包括的充电单元可以为第一电容等任一具有充电和放电功能的单元。示例性的，如图2所示，当充电单元31为第一电容C1时，充电单元31的第一端和第二端可以分别为第一电容C1的任一电极端。

此外，如图4所示，上述第一延迟单元输出的第一复位信号的电压可以为低电平，第二复位信号的电压为高电平。在此情况下，本发明实施例提供的信号产生电路输出的复位信号低电平有效。或者，第一延迟单元输出的第一复位信号的电压也可以为高电平，第二复位信号的电压为低电平。在此情况下，本发明实施例提供的信号产生电路输出的复位信号高电平有效。应理解，第一复位信号和第二复位信号构成上电复位信号。第一延迟单元的第一输出端即为POR(Power-On Reset，上电复位)输出端。

下面结合图5对应用本发明实施例提供的信号产生电路，进行信号产生的过程进行说明：

步骤101：第一延迟单元在信号产生电路上电时输出第一复位信号。应理解，在信号产生电路上电时，充电单元第一端具有的电压不会发生突变，第一延迟单元根据充电单元第一端的电压输出第一复位信号。

步骤102：第一延迟单元根据第一复位信号控制启动子电路启动基准电流源子电路。应理解，第一延迟单元输出的第一复位信号可以通过第一延迟单元的第一输出端反馈至启动子电路的第一控制端。并且，启动子电路的第二输出端与基准电流源子电路的控制端耦接，从而能够使得启动子电路可以在第一延迟单元的控制下对基准电流源子电路进行启动。

步骤103：基准电流源子电路控制启动子电路向充电单元充电。应理解，基准电流源子电路在启动后可以通过基准电流源子电路的第二输出端向启动子电路的第二控制端输出基准电流。与此同时，启动子电路的第三输出端与充电单元的第一端耦接，从而能够实现在基准电流源子电路的控制下向充电单元充电。

步骤104：第一延迟单元在充电单元处于充电状态时输出第二复位信号。应理解，处于充电状态下，充电单元的第一端的电压会发生变化，从而能够刷新第一延迟单元输出的第二复位信号的电压。

结合上述信号产生的过程可知，本发明实施例提供的信号产生电路中，第一延迟单元可以在信号产生电路上电时输出第一复位信号。并且，第一延迟单元能够根据第一复位信号控制启动子电路启动基准电流源子电路。此外，基准电流源子电路在启动后能够控制启动子电路向充电单元充电。而第一延迟单元在充电单元处于充电状态时输出第二复位信号。由此可见，通过本发明实施例提供的信号产生电路能够在上电后，同时实现对基准电流源子电路的启动、以及第一复位信号和第二复位信号的输出，无须在芯片中单独设置用于启动基准电流源子电路的启动电路、以及用于输出上电复位信号的上电复位电路，因此当本发明实施例提供的信号产生电路应用于芯片中时，能够降低该芯片的体积，利于芯片的小型化。

作为一种可能的实现方式，如图2所示，上述启动子电路2的第三控制端与第一延迟单元32的第一输出端耦接。第一延迟单元32还用于根据第二复位信号控制启动子电路2关闭。

如图2所示，上述上电复位输出子电路3还包括电压保持单元33。电压保持单元33的第一输入端与电源端VCC耦接。电压保持单元33的第一控制端与基准电流源子电路1的第二输出端耦接。电压保持单元33的第一输出端和电压保持单元33的第二输入端均与第一延迟单元32的第一输出端耦接。电压保持单元33的第二控制端与第一延迟单元32的第二输出端耦接。电压保持单元33的第二输出端与充电单元31的第一端耦接。

如图2所示，上述第一延迟单元32还用于在基准电流源子电路1处于启动状态下控制电压保持单元33关闭。在充电单元31处于充电状态下，电压保持单元33用于在基准电流源子电路1和第一延迟单元32的控制下启动，使第一延迟单元32的第二输出端输出第二复位信号。

应理解，如图2所示，第二复位信号对应的复位状态为无效状态。在第一延迟单元32输出第二复位信号后说明信号产生电路已完成对基准电流源子电路1的启动、以及对芯片中待初始化模块的上电复位操作。同时，启动子电路2的一个作用是启动基准电流源子电路1。基于此，第一延迟单元32根据第二复位信号控制启动子电路2关闭，从而可以防止启动子电路2在基准电流源子电路1后仍处于工作状态，减少信号产生电路的功耗。此外，启动子电路2的另一个作用是为充电单元31充电，以使第一延迟单元32输出第二复位信号。在启动子电路2关闭的情况下，电压保持单元33可以在基准电流源子电路1和第一延迟单元32的控制下启动，使第一延迟单元32的第二输出端持续输出第二复位信号，从而可以防止信号产生电路在非上电情况下输出复位状态为有效的第一复位信号，提高信号产生电路的可靠性。

在一种可选的示例中，如图2所示，上述启动子电路2可以包括启动单元21、刷新单元22和关断单元23。

如图2所示，上述启动单元21的输入端与电源端VCC耦接。启动单元21的控制端为启动子电路2的第一控制端。启动单元21的输出端为启动子电路2的第二输出端。启动单元21根据第一复位信号启动基准电流源子电路1、以及在第一延迟单元32输出第二复位信号的情况下关闭。

如图2所示，上述刷新单元22的第一输入端与电源端VCC耦接。刷新单元22的第二输入端分别与关断单元23的输出端和刷新单元22的第一控制端耦接。刷新单元22的第二控制端为启动子电路2的第二控制端。刷新单元22的第一输出端为启动子电路2的第一输出端。刷新单元22的第二输出端与关断单元23的输入端耦接。刷新单元22的第三输出端为启动子电路2的第三输出端。刷新单元22在基准电流源子电路1的控制下向充电单元31充电。

如图2所示，上述关断单元23的控制端为启动子电路2的第三控制端。关断单元23用于在第一延迟单元32输出第二复位信号的情况下关闭刷新单元22。

具体来说，如图2所示，上述启动单元21可以在第一延迟单元32输出的第一复位信号的控制下开启，并在开启后对基准电流源子电路1进行启动。并且，可以在第一延迟单元32输出的第二复位信号的控制下关闭，以减少自身功耗。对于刷新单元22来说，刷新单元22在基准电流源子电路1输出的基准电流的控制下开启，并在开启后为向充电单元31充电，使得充电单元31的第一端的电压发生变化，从而能够刷新第一延迟单元32输出的第二复位信号的电压，防止在非上电情况下输出复位状态为有效的第一复位信号，提高信号产生电路的可靠性。而对于关断单元23来说，关断单元23可以在第一延迟单元32输出的第二复位信号的控制下关闭刷新单元22，从而实现启动子电路2在第一延迟单元32输出第二复位信号的情况下关闭，减少信号产生电路的功耗。

在一种示例中，如图2所示，上述刷新单元22可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第二晶体管M2的沟道宽长比与第一晶体管M1的沟道宽长比的比值为A。第四晶体管M4的沟道宽长比与第三晶体管M3的沟道宽长比的比值为B，且A＞B。

如图2所示，上述第一晶体管M1的输入端与电源端VCC耦接。第一晶体管M1的控制端分别与基准电流源子电路1的第二输出端和第二晶体管M2的控制端耦接。第一晶体管M1的输出端与关断单元23的输入端耦接。

如图2所示，上述第二晶体管M2的输入端与电源端VCC耦接。第二晶体管M2的输出端分别与充电单元31的第一端和第四晶体管M4的输入端耦接。

如图2所示，上述第三晶体管M3的输入端和控制端均分别与关断单元23的输出端和第四晶体管M4的控制端耦接。第三晶体管M3的输出端接地GND。

如图2所示，上述第四晶体管M4的输出端接地GND。

应理解，晶体管的沟道宽长比是晶体管所包括的导电沟道的宽与长的比。其中，沟道宽长比越大，晶体管的饱和电流越大。相反的，沟道宽长比越小，晶体管的饱和电流越大。基于此，当第二晶体管的沟道宽长比与第一晶体管的沟道宽长比的比值(A)大于第四晶体管的沟道宽长比与第三晶体管的沟道宽长比的比值(B)时，在刷新单元启动后，流过第一晶体管和第二晶体管的电流大于流过第三晶体管和第四晶体管的电流。此时，电流由第二晶体管的输出端分别流向第四晶体管的输入端和充电单元的第一端，从而实现向充电单元充电。其中，A与B的具体值、以及A与B的差值可以根据实际需求进行设置，此处不做具体限定。

具体的，上述第一晶体管、第二晶体管、第三晶体管和第四晶体管可以为PMOS晶体管，或者可以为NMOS。示例性的，如图2所示，第一晶体管M1和第二晶体管M2均为PMOS晶体管，第三晶体管M3和第四晶体管M4均为NMOS晶体管。此时，第一晶体管M1的输入端和第二晶体管M2的输入端为PMOS晶体管的源极。第一晶体管M1的输出端和第二晶体管M2的输出端为PMOS晶体管的漏极。第三晶体管M3的输入端和第四晶体管M4的输入端为NMOS晶体管的漏极。第三晶体管M3的输出端和第四晶体管M4的输出端为NMOS晶体管的源极。

在一种示例中，如图2所示，上述启动单元21和关断单元23可以为NMOS晶体管或PMOS晶体管。

具体来说，上述启动单元可以为第十一晶体管。关断单元可以为第十二晶体管。示例性的，如图2所示，在第一复位信号的电压为低电平，第二复位信号的电压为高电平的情况下，第十一晶体管M11和第十二晶体管M12可以均为PMOS晶体管。此时，上述启动单元21的输入端和关断单元23的输入端为PMOS晶体管的源极。启动单元21的输出端和关断单元23的输出端为PMOS晶体管的漏极。基于此，启动单元21的源极与电源端VCC耦接，启动单元21的控制端接入第一复位信号。此时，启动单元21的源极与栅极之间的电压差为VCC，启动单元21开启。同时，启动单元21的漏极可以向基准电流源子电路1的控制端输出较大的电流，从而实现对基准电流源子电路1进行启动。而当启动单元21的控制端接入第二复位信号时，启动单元21的源极和栅极均为高电平。此时，启动单元21关闭。对于关断单元23来说，因刷新单元22在基准电流源子电路1输出的基准电流的控制下启动，故刷新单元22的第二输出端能够向关断单元23的源极输出较大的电流。并且，关断单元23的栅极在接入第二复位信号后，关断单元23的源极和栅极均为高电平。此时，关断单元23关闭。同时，因为关断单元23的输入端与刷新单元22的第二输出端耦接，并且，关断单元23的输出端与分别与刷新单元22的第二输入端和刷新单元22的第一控制端耦接，故在关断单元23关闭后刷新单元22无法导通，从而实现关断单元23在第一延迟单元32输出第二复位信号的情况下关闭刷新单元22。

在一种可选的示例中，如图2所示，上述电压保持单元33可以包括：第五晶体管M5和第六晶体管M6。

如图2所示，上述第五晶体管M5的输入端为电压保持单元33的第一输入端。第五晶体管M5的控制端为电压保持单元33的第一控制端。第五晶体管M5的输出端为电压保持单元33的第一输出端。

如图2所示，上述第六晶体管M6的输入端为电压保持单元33的第二输入端。第六晶体管M6的控制端为电压保持单元33的第二控制端。第六晶体管M6的输出端为电压保持单元33的第二输出端。

具体的，上述第五晶体管和第六晶体管可以为PMOS晶体管或NMOS晶体管。示例性的，如图2所示，在第一复位信号的电压为低电平，第二复位信号的电压为高电平的情况下，上述第五晶体管M5和第六晶体管M6均为PMOS晶体管。此时，第五晶体管M5的输入端和第六晶体管M6的输入端为PMOS晶体管的源极。第五晶体管M5的输出端和第六晶体管M6的输出端为PMOS晶体管的漏极。基于此，在第六晶体管M6的源极接入第一复位信号后，第六晶体管M6的源极为低电平，此时第六晶体管M6关闭。因第六晶体管M6的源极与第五晶体管M5的漏极耦接，故在第六晶体管M6关闭的情况下，第五晶体管M5也无法导通。而在第六晶体管M6的源极接入第二复位信号后，第六晶体管M6的源极为高电平。第一延迟单元32的第二输出端输出信号的电压与第一延迟单元32的第一输出端输出信号的电压相反，因此第六晶体管M6的栅极为低电平，从而使得第六晶体管M6开启。同时，第五晶体管M5也在基准电流源子电路1输出的基准电流的控制下开启。当第五晶体管M5开启后，第五晶体管M5的漏极能够输出较大的电流。并且，第五晶体管M5的漏极与第一延迟单元32的第一输出端耦接，故电压保持单元33能够在启动子电路2关闭后使得第一延迟单元32的第一输出端持续输出第二复位信号，提高信号产生电路的可靠性。

在一种可选的示例中，如图2所示，上述第一延迟单元32包括第一反相器I1和第二反相器I2。第二反相器I2的输入端与第一反相器I1的输出端耦接。第一反相器I1的输入端为第一延迟单元32的输入端。第一反相器I1的输出端为第一延迟单元32的第二输出端。第二反相器I2的输出端为第一延迟单元32的第一输出端。

具体的，如图2所示，第一延迟单元32包括串联的第一反相器I1和第二反相器I2。因第一反相器I1的输入端与充电单元31的第一端耦接，第二反相器I2的输出端为第一延迟单元32的第一输出端，故第一延迟单元32能够根据充电单元31第一端的电位变化输出电压不同的第一复位信号和第二复位输出，以及实现对基准电流源子电路1的启动。

作为一种可能的实现方式，如图2所示，上述上电复位输出子电路3还可以包括第二延迟单元34。第二延迟单元34的第一端与第一延迟单元32的第一输出端耦接。第二延迟单元34的第二端接地GND。

具体来说，如图2所示，上述第二延迟单元34可以为第二电容C2等任一具有延迟功能的单元。其中，当第二延迟单元34为第二电容C2时，可以通过对第二电容C2进行充电和放电来实现延迟功能。可以理解的是，第二电容C2具有的电容量的大小影响延迟时间的长短。具体的，第二电容C2具有的电容量越大，第二电容C2的延迟时间越长。相反的，第二电容C2具有的电容量越小，第二电容C2的延迟时间越短，故可以根据实际应用场景中对第二延迟单元34所能够延迟时间长短的要求来设置第二电容C2具有的电容量。

作为一种可能的实现方式，如图2所示，上述上电复位输出子电路3还可以包括：稳压单元35。稳压单元35的第一端与第一延迟单元32的输入端耦接。稳压单元35的第二端与第一延迟单元32的第一输出端耦接。在此情况下，稳压单元35的存在可以防止第一延迟单元32的输入端接入信号的电压发生波动，或者在第一延迟单元32的第一输出端的负载发生变化时能够保持第一延迟单元32的第一输出端输出的电压基本不变，从而可以提高信号产生电路的稳定性。

具体的，如图2所示，上述稳压单元35可以为第三电容C3等任一具有稳压功能的单元。其中，当稳压单元35为第三电容C3时，稳压单元35的第一端和第二端可以分别为第三电容C3的任一电极端。

作为一种可能的实现方式，如图2和图3所示，上述基准电流源子电路1包括基准电流生成单元11和电流镜像单元12。

如图2所示，上述基准电流生成单元11的第一输入端分别与电流镜像单元12的第一输出端和控制端耦接。基准电流生成单元11的第二输入端分别与启动子电路2的第二输出端、基准电流生成单元11的第一控制端和第二控制端、以及电流镜像单元12的第二输出端耦接。基准电流生成单元11的第一控制端为基准电流源子电路1的控制端。基准电流生成单元11的输出端接地GND。基准电流生成单元11用于在启动子电路2的控制下生成基准电流。

如图2所示，上述电流镜像单元12的输入端与电源端VCC耦接。电流镜像单元12的第一输出端为基准电流源子电路1的第二输出端。电流镜像单元12用于将基准电流偏置输出至启动子电路2的第二控制端。

示例性的，如图2所示，上述基准电流生成单元11可以包括第七晶体管M7、第八晶体管M8和电阻R。具体的，第七晶体管M7的输入端为基准电流生成单元11的第一输入端。第七晶体管M7的控制端为基准电流生成单元11的第一控制端。第七晶体管M7的输出端接地GND。第八晶体管M8的输入端为基准电流生成单元11的第二输入端。第八晶体管M8的控制端为基准电流生成单元11的第二控制端。第八晶体管M8的输出端接地GND。电阻R的一端与第八晶体管M8的输入端耦接、另一端与第八晶体管M8的控制端耦接。

其中，上述第七晶体管和第八晶体管可以为PMOS晶体管或NMOS晶体管。例如：如图2所示，第七晶体管M7和第八晶体管M8均为NMOS晶体管。此时，第七晶体管M7和第八晶体管M8的输入端为NMOS晶体管的漏极。第七晶体管M7和第八晶体管M8的输出端为NMOS晶体管的源极。

如图2所示，对于上述电流镜像单元12来说，电流镜像单元12可以包括第九晶体管M9和第十晶体管M10。具体的，第九晶体管M9的输入端与电源端VCC耦接。第九晶体管M9的控制端分别与第九晶体管M9的输出端和第十晶体管M10的控制端耦接。第九晶体管M9的输出端为电流镜像单元12的第一输出端。第十晶体管M10的输入端与电源端VCC耦接。第十晶体管M10的输出端为电流镜像单元12的第二输出端。

其中，第九晶体管和第十晶体管可以为PMOS晶体管或NMOS晶体管。例如：如图2所示，第九晶体管M9和第十晶体管M10均为PMOS晶体管。此时，第九晶体管M9和第十晶体管M10的输入端为PMOS晶体管的源极。第九晶体管M9和第十晶体管M10的输出端为PMOS晶体管的漏极。

在实际的应用过程中，如图2所示，以第七晶体管M7和第八晶体管M8均为NMOS晶体管，以及第九晶体管M9和第十晶体管M10均为PMOS晶体管为例。当启动子电路2的第二输出端向第七晶体管M7的栅极、以及通过电阻R向第八晶体管M8的栅极输出较大的电流后，因第七晶体管M7的源极和第八晶体管M8的源极均接地GND。此时，第七晶体管M7和第八晶体管M8的栅极和源极之间的电压差大于开启电压，第七晶体管M7和第八晶体管M8开启，从而可以产生基准电流。具体的，基准电流的大小与时间的关系可以参考图3。而在第七晶体管M7和第八晶体管M8开启的同时，因第九晶体管M9和第十晶体管M10的源极均接入电源信号，并且第九晶体管M9和第十晶体管M10的栅极均分别与第九晶体管M9的漏极和第七晶体管M7的源极耦接，故此时第九晶体管M9和第十晶体管M10开启。并且，二者在开启后可以通过第九晶体管M9的漏极将基准电流生成单元11产生基准电流偏置到启动子电路2的第二控制端。此外，在上电复位输出子电路3还包括电压保持单元33时，第九晶体管M9的漏极将基准电流生成单元11产生基准电流偏置到电压保持单元33的第一控制端，从而实现对启动子电路和电压保持单元33的控制。

如图5所示，本发明实施例还提供了一种信号产生方法，应用上述实施例所提供的信号产生电路。该信号产生方法包括：

步骤101：第一延迟单元在信号产生电路上电时输出第一复位信号。

步骤102：第一延迟单元根据第一复位信号控制启动子电路启动基准电流源子电路。

步骤103：基准电流源子电路控制启动子电路向充电单元充电。

步骤104：第一延迟单元在充电单元处于充电状态时输出第二复位信号。

本发明实施例提供的信号产生方法的有益效果与上述实施例所提供的信号产生电路的有益效果相同，此处不做赘述。

作为一种可能的实现方式，如前文所述，在上述信号产生电路所包括的第三控制端与第一延迟单元的第一输出端耦接，并且第一延迟单元还用于根据第二复位信号控制启动子电路关闭，同时上电复位输出子电路还包括电压保持单元的情况下，上述第一延迟单元在充电单元处于充电状态时输出第二复位信号后，上述信号产生方法还可以包括：

步骤105：第一延迟单元根据第二复位信号控制启动子电路关闭。

步骤106：在充电单元处于充电状态下，电压保持单元在基准电流源子电路和第一延迟单元的控制下启动，使第一延迟单元的第二输出端输出第二复位信号。

本发明实施例还提供了一种芯片，该芯片包括上述实施例提供的信号产生电路。

本发明实施例提供的芯片的有益效果与上述实施例所提供的信号产生电路的有益效果相同，此处不做赘述。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。