三维存储器及其制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，包括衬底以及位于衬底上的堆叠层结构。通常三维存储器中堆叠层数越多，三维存储器的容量越高，因此为了实现三维存储器更高容量，堆叠层数相应的不断增加。

在形成贯穿堆叠层结构的多个沟道孔(channel hole，CH)的过程中，需要先在下层堆叠结构的沟道孔内填充牺牲介质，再形成上层堆叠结构，最后去除牺牲介质，从而获得贯通上层堆叠结构与下层堆叠结构的沟道孔。但是，在去除牺牲介质的过程中存在去除不完全的现象，使得部分牺牲介质仍残留在沟道孔内，而残留有牺牲介质的沟道孔内无法形成阻挡层，从而影响制备的三维存储器的良率。

发明内容

基于上述问题，本申请提供了一种三维存储器的制备方法，在沟道孔内填入牺牲介质之前，在沟道孔的侧壁形成介电层，使得当牺牲介质出现残留时，介电层起到阻挡作用，避免在置换栅极层的工艺中栅极材料填入沟道孔内，从而提高三维存储器的良率。本申请还提供一种三维存储器。

第一方面，本申请提供了一种三维存储器的制备方法。三维存储器的制备方法包括：

提供衬底；

在所述衬底上形成第一绝缘层与第一牺牲层交替堆叠设置的第一堆叠层；

刻蚀所述第一堆叠层，以形成贯穿所述第一堆叠层的第一沟道孔；

沿所述第一沟道孔的侧壁形成介电层；

在所述第一沟道孔内填充牺牲介质，所述介电层隔离所述牺牲介质与第一牺牲层。

在一种实施方式中，所述介电层的介电常数大于或等于3.9法/米。

在一种实施方式中，所述介电层为氧化铝。

在一种实施方式中，在所述“在所述第一沟道孔内填充牺牲介质”之后，所述制备方法还包括：

在所述第一堆叠层上形成第二堆叠层，所述第二堆叠层包括多层交替堆叠的第二绝缘层及第二牺牲层；

刻蚀所述第二堆叠层，形成与所述第一沟道孔一一对应的第二沟道孔，所述第二沟道孔露出至少部分所述牺牲介质。

在一种实施方式中，所述第一沟道孔与所述第二沟道孔的数量为多个，在所述“刻蚀所述第二堆叠层，形成与所述第一沟道孔一一对应的第二沟道孔”包括：

至少一个所述第二沟道孔未贯穿所述第二堆叠层，对应的所述第一沟道孔内的所述牺牲介质未露出。

在一种实施方式中，所述“刻蚀所述第二堆叠层，形成与所述第一沟道孔一一对应的第二沟道孔”之后，所述制备方法还包括：

刻蚀所述牺牲介质，以连通所述第一沟道孔与所述第二沟道孔。

在一种实施方式中，所述“刻蚀所述牺牲介质，以连通所述第一沟道孔与所述第二沟道孔”之后，所述制备方法还包括：

刻蚀所述介电层，以使所述第一绝缘层及所述第一牺牲层相对所述第一沟道孔露出。

在一种实施方式中，所述“刻蚀所述第二堆叠层，形成与所述第一沟道孔一一对应的第二沟道孔”之后，所述制备方法还包括：

采用同一道工序刻蚀所述牺牲介质与所述介电层，以连通所述第一沟道孔与所述第二沟道孔。

在一种实施方式中，在所述“刻蚀所述第二堆叠层，形成与所述第一沟道孔一一对应的第二沟道孔”之后，所述制备方法还包括：

沿所述第一沟道孔与所述第二沟道孔的轴向方向上形成阻挡层；

刻蚀所述第一堆叠层与所述第二堆叠层，以形成贯穿所述第一堆叠层与所述第二堆叠层的沟槽；

通过所述沟槽将所述第一堆叠层与所述第二堆叠层中的导电层置换为栅极层；其中，所述栅极层采用材料的导电性大于所述导电层采用材料的导电性，所述阻挡层阻挡所述栅极层的材料进入所述第一沟道孔和/或所述第二沟道孔内。

在一种实施方式中，所述第一沟道孔延伸至所述衬底，在所述“沿所述第一沟道孔的侧壁形成介电层”之前，且在所述“刻蚀所述第一堆叠层，以形成贯穿所述第一堆叠层的第一沟道孔”之后，所述制备方法还包括：

沿所述衬底选择性外延生长半导体结构。

在一种实施方式中，在所述“刻蚀所述第一堆叠层与所述第二堆叠层，以形成贯穿所述第一堆叠层与所述第二堆叠层的沟槽”之前，且在所述“沿所述第一沟道孔与所述第二沟道孔的侧壁形成阻挡层”之后，所述制备方法还包括：

沿所述第一沟道孔与所述第二沟道孔的轴向方向上形成存储结构，部分所述存储结构接触所述半导体结构电连接。

在一种实施方式中，所述“沿所述第一沟道孔与所述第二沟道孔的轴向方向上形成存储结构”包括：

在所述阻挡层上形成存储层；

在所述存储层上形成遂穿层，所述遂穿层采用绝缘材料；

刻蚀所述存储层与所述遂穿层的底部，以露出所述半导体结构；

沿所述第一沟道孔与所述第二沟道孔的轴向方向上形成功能层，所述功能层与所述半导体结构电连接。

在一种实施方式中，在所述“通过所述沟槽将所述第一堆叠层与所述第二堆叠层中的导电层置换为栅极层”之前，且在所述“刻蚀所述第一堆叠层与所述第二堆叠层，以形成贯穿所述第一堆叠层与所述第二堆叠层的沟槽”之后，所述制备方法还包括：

在所述沟槽的侧壁上形成保护层；

刻蚀所述沟槽底部的保护层；

刻蚀所述第一沟道孔内的阻挡层及部分存储结构，以暴露出所述第一沟道孔内存储结构邻近所述衬底的一侧；

沿所述存储结构和/或所述衬底选择性外延生长半导体结构，以连接所述衬底及所述存储结构。

第二方面，本申请提供一种三维存储器。三维存储器，其特征在于，包括：

第一堆叠层；

穿过所述第一堆叠层的间隔排布的若干第一沟道结构；

位于所述第一堆叠层上的第二堆叠层；

穿过所述第二堆叠层的间隔排布的若干第二沟道结构，所述若干第二沟道结构与所述若干第一沟道结构一一对应，各个所述第二沟道结构位于对应的所述第一沟道结构之上；

至少其中之一所述第一沟道结构包括芯柱和包围所述芯柱的阻挡介质层，所述阻挡介质层配置为能阻挡所述第一堆叠层中的栅极所含元素扩散至所述芯柱的膜层；

所述芯柱包含牺牲介质；或者，

所述芯柱包含沟道层和包围所述沟道层的存储器层。

在一种实施方式中，至少其中另一所述第一沟道结构包括沟道层和包围所述沟道层的存储器层，所述存储器层与所述第一堆叠层接触。

在一种实施方式中，含有所述牺牲介质的所述第一沟道结构上方的第二沟道结构与所述第一沟道结构之间存在间隔，并被所述第二堆叠层的栅极分隔开。

在一种实施方式中，所述牺牲介质为多晶硅。

在一种实施方式中，所述三维存储器还包括衬底及外延生长层，所述衬底位于所述第一堆叠层远离所述第二堆叠层的一侧，所述外延生长层位于所述衬底与所述第一堆叠层之间。

在一种实施方式中，所述第二沟道结构阻挡层及包围所述阻挡层的存储结构，所述阻挡层与所述第二堆叠层接触。

在本申请实施例中，在第一沟道孔内形成介电层后再填入牺牲介质，使得即使当第一沟道孔内残留有牺牲介质而无法在侧壁上形成阻挡层时，介电层也能够隔离第一沟道孔内的牺牲介质与栅极层的材料，避免在第一牺牲层置换为栅极层的工艺中栅极材料填入第一沟道孔内，防止了第一堆叠层中单个第一沟道孔出现牺牲介质残留，而引起三维存储器的部分结构失效，从而提高三维存储器的良率。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请提供的三维存储器的制备方法在第一实施例中的流程示意图；

图2A-2I是图1所示制备三维存储器部分步骤对应的工艺截面示意图；

图3是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；

图4A-图4G是图3所示制备三维存储器部分步骤对应的工艺截面示意图；

图5是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；

图6A-图6F是图5所示制备三维存储器部分步骤对应的工艺截面示意图；

图7是图5步骤S3110的流程示意图；

图8是本申请提供的三维存储器的制备方法在第四实施例中的流程示意图；

图9A-图9H是图8所示制备三维存储器部分步骤对应的工艺截面示意图；

图10是本申请实施例提供的三维存储器在第一实现方式中的结构示意图；

图11是本申请实施例提供的三维存储器在第二实现方式中的结构示意图；

图12是本申请实施例提供的三维存储器在第三实现方式中的结构示意图。

具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

三维存储器在制备过程中，需要先刻蚀堆叠层结构，以形成贯穿堆叠层结构的多个沟道孔(channel hole，CH)。为了增加三维存储器容量，堆叠层结构的层数相应地不断增加。在形成沟道孔的过程中，研究人员基于现有机台限制采用了双层结构(Dual stack)，分步刻蚀双层结构以形成贯穿整个堆叠层结构的沟道孔。

传统技术中，为了上层结构沟道孔的正常搭建，需要在下层结构的沟道孔内填入牺牲介质，例如牺牲多晶硅(Poly)作为基底。在上层结构的沟道孔形成之后，需要先去除已填入下层结构沟道孔内的牺牲介质，再在上层结构与下层结构的沟道孔侧壁上形成阻挡层。在后续将堆叠层结构中的氮化硅(SIN)置换为钨(W)的工艺中，阻挡层能够用于阻挡置换的金属钨填入沟道孔内，保证三维存储器的可靠性。

但是，在去除下层结构沟道孔内填充的牺牲介质时，一个或多个下层结构的沟道孔可能出现去除不完全，例如由于一次性形成多个密度很大的沟道孔，使得在形成上层结构中的沟道孔时存在刻蚀缺陷，一个或多个下层沟道孔内的牺牲介质未露出，使得未露出的牺牲介质无法被去除而残留在下层沟道孔内，而由于残留有牺牲介质的沟道孔的侧壁上无法形成阻挡层，使得在后续将氮化硅置换为钨的工艺中，置换的金属钨在没有阻挡层的阻挡作用下将会填入存在刻蚀缺陷的沟道孔内，导致不同层的金属栅极(W)电连接在一起，从而导致三维存储器整层结构漏电，进而引起三维存储器的部分区域的失效，例如，整个存储块(Block)功能失效。

基于传统三维存储器的制备方法存在的缺陷，本案提供一种三维存储器的制备方法，其在形成下沟道孔内后、在下沟道孔内形成牺牲介质之前，在下沟道孔的侧壁上形成介质层，该介质层将牺牲介质与第一堆叠结构分隔开，这样以来，即使上沟道孔存在刻蚀缺陷导致下沟道孔内的牺牲介质有所残留，在将堆叠结构中的牺牲介质替换为金属栅极时，下沟道孔内的介质层也能将内部的牺牲介质与周围的金属栅极分隔开来，避免在后续将堆叠层结构中的氮化硅置换为钨的工艺中金属钨填入沟道孔内，防止下层结构中单个沟道孔出现刻蚀缺陷而引起三维存储器部分结构失效。本案还提供一种采用此三维存储器的制备方法制备而成的三维存储器。

以下将通过四个实施例来阐述本发明的技术方案，其中，第一实施例描述的是部分上沟道孔存在刻蚀缺陷时三维存储器的结构及其制备方法，第二实施例至第四实施例描述的是理想状态下上沟道孔不存在刻蚀缺陷时三维存储器的制备方法与结构、以及上沟道孔存在刻蚀缺陷时的三维存储器的结构。

请一并参阅图1及图2A-图2I。图1是本申请提供的三维存储器10的制备方法在第一实施例中的流程示意图；图2A-2E是图1所示制备三维存储器10部分步骤对应的工艺截面示意图。本具体实施例中制备的三维存储器10可以是但不限于3D NAND存储器。

三维存储器10的制备方法，包括但不仅限于S110至S1110。S110至S1110详细介绍如下。

S110：提供衬底11。

可以理解的，衬底11用于支撑在其上的器件结构。衬底11可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体上锗)衬底等。在本申请实施例中，以衬底11为硅衬底为例来进行描写。

S120：在衬底11上形成第一绝缘层121与第一牺牲层122交替堆叠设置的第一堆叠层12。

如图2A所示，多层第一绝缘层121与多层第一牺牲层122交替设置于衬底11上。第一堆叠层12的第一绝缘层121和第一牺牲层122采用沉积方式。其中，沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)、物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发或溅射等方法。第一绝缘层121的材料可以是但不限于氧化物材料，第一牺牲层122的材料可以是但不限于氮化物材料。

其中，在衬底11上形成第一堆叠层12的过程包括：在衬底上先沉积绝缘材料，以形成第一绝缘层121；再在第一绝缘层121上形成第一牺牲层122。如图2A所示，第一绝缘层121间隔衬底11与第一牺牲层122，避免第一牺牲层122电连接衬底11，从而保证三维存储器10的可靠性。

S130：刻蚀第一堆叠层12，以形成贯穿第一堆叠层12的第一沟道孔120。

如图2B所示，第一沟道孔120的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。在形成第一沟道孔120的过程中，刻蚀衬底11上的第一堆叠层12，以露出衬底11。其中，形成贯穿第一堆叠层12的第一沟道孔120的过程中，刻蚀到衬底11表面截止或者刻蚀掉部分衬底11，本实施例以刻蚀掉部分衬底11为例。在一种实施方式中，刻蚀衬底11上的第一堆叠层12能够采用干法刻蚀。

S140：沿第一沟道孔120的侧壁形成介电层13。

在一种实施方式中，采用原子层沉积(ALD)方式，在第一沟道孔120的侧壁形成介电层13。其中，沿第一沟道孔120的侧壁形成介电层13包括沿第一沟道孔120的侧壁形成介电层13、及沿第一沟道孔120的侧壁与底壁形成介电层13。如图2C所示，在本申请实施例中，介电层13位于第一沟道孔120的侧壁及底壁。在其他实施例中，介电层13也能够仅位于第一沟道孔120的侧壁即可。

其中，介电层13的材料可以为高介电常数(高k)的材料，例如：氧化铝、氧化铪、氧化锆或其复合材料，使得介电层13的阻挡能力较强。介电层13的材料也可以为介电常数较小的氧化物，例如氧化硅。

在本申请实施例中，以介质层为氧化铝来进行描写，氧化铝的为高介电常数，能够有效阻挡在后续将第一堆叠层12中第一牺牲层122与第一沟道孔120内的结构。其中，当介电层13为介电常数较小的氧化物时，可以增加介电层13的厚度，以增强介电层13的阻挡能力。

在一种实施方式中，介电层13的介电常数大于或等于3.9法/米。

介电常数又称电容率或相对电容率，是表征电介质或绝缘材料电性能的一个重要数据，常用ε表示。介电常数表示电介质在电场中贮存静电能的相对能力。其中，介电常数大的材料，隔开离子的能力越强。

在本申请实施例中，介电层13的介电常数大于或等于3.9法/米，也即，沉积于第一沟道孔120孔壁的介电层13的介电常数较大，其阻挡能力较强。

S150：在第一沟道孔120内填充牺牲介质14，介电层13隔离牺牲介质14与第一牺牲层122。

如图2D所示，牺牲介质14填充于第一沟道孔120内。可以理解的，在第一沟道孔120内填充牺牲介质14，能够作为在第一堆叠层12上形成的层结构的基底。在后续制备方法中，此牺牲介质14仅为了支撑第一堆叠层12上的层结构，在后续工艺步骤中会被去除。牺牲介质14的材料可以是但不限于多晶硅材料。

S160：在第一堆叠层12上形成第二堆叠层15，第二堆叠层15包括多层交替堆叠的第二绝缘层151及第二牺牲层152。

如图2E所示，第二堆叠层15位于第一堆叠层12的上层。可选的，第二堆叠层15的第二绝缘层151和第二牺牲层152能够采用沉积方式，第二绝缘层151采用的材料与第一绝缘层121采用的材料相同，第二牺牲层152与第一牺牲层121采用的材料相同。可以理解的，在形成第二堆叠层15之前，在第一沟道孔120内填充牺牲介质14，能够避免在形成第二堆叠层15时，第二堆叠层15的材料填入第一沟道孔120内。第二堆叠层15的层数与第一堆叠层12的层数能够相同，也能够不同，本申请并不限制。

S170：刻蚀第二堆叠层15，以形成与第一沟道孔120一一对应的第二沟道孔150，第二沟道孔150露出至少部分牺牲介质14。

可以理解的，第一堆叠层12为三维存储器10中堆叠层结构20的下层结构，第二堆叠层15为三维存储器10中堆叠层结构20的上层结构。在本申请实施例中，由于三维存储器10堆叠层结构20的层数较多，使得现有机台无法一次刻蚀堆叠层结构20形成贯通堆叠层结构20的沟道孔，因此采用双层结构(dual stack)将堆叠层结构20分为第一堆叠层12(下层)与第二堆叠层15(上层)，分别刻蚀第一堆叠层12与第二堆叠层15，以形成贯通堆叠层结构20的沟道孔。也即，第一沟道孔120与第二沟道孔150一一对应，共同形成贯穿第一堆叠层12及第二堆叠层15的沟道孔。

在本申请实施例中，三维存储器10包括第一堆叠层12及第二堆叠层15，可以理解的，三维存储器10中堆叠层结构20的层数较多，使得三维存储器10的容量较大。

其中，当三维存储器10的堆叠层结构20的层数较小，例如16层、32层，满足现有机台一次刻蚀形成沟道孔200时，第一堆叠层12也能够为三维存储器10的整个堆叠层结构20。在本申请实施例中，以三维存储器10的堆叠层结构20的层数较多，例如64层、96层、128层、192层或者其他层数，现有机台无法一次刻蚀形成贯通堆叠层结构20的沟道孔为例来进行描写。

在一种实施方式中，在“刻蚀第二堆叠层15，形成与第一沟道孔120一一对应的第二沟道孔150”包括：至少一个第二沟道孔150未贯穿第二堆叠层15，对应的第一沟道孔120内的牺牲介质14未露出。如图2E所示，在本申请实施例中仅示意出两个第二沟道孔150，其中一个第二沟道孔150贯穿第二堆叠层15，另一个第二沟道孔150为贯穿第二堆叠层15，以使下层的牺牲介质14未露出。

在本申请实施例中，刻蚀第二堆叠层15以形成与第一沟道孔120一一对应的第二沟道孔150的过程中，由于一次性形成多个密度很大的第二沟道孔150，使得在刻蚀第二堆叠层15时存在刻蚀缺陷，导致一个或多个第二沟道孔150未贯穿第二堆叠层15，从而使得一个或多个第一沟道孔120的牺牲介质14未能相对第二沟道孔150露出。

S180：刻蚀牺牲介质14，以连通第一沟道孔120与第二沟道孔150。

如图2F所示，第一沟道孔120与第二沟道孔150一一对应，使得在去除第一沟道孔120内的牺牲介质14后，第一沟道孔120与第二沟道孔150连通，形成贯穿第一堆叠层12与第二堆叠层15的沟道孔200，从而能够在沟道孔200内一起形成层结构。而由于存在部分第二沟道孔150未贯穿第二堆叠层15，使得部分牺牲介质14未能相对第二沟道孔150露出，从而使得未露出的牺牲介质14无法被去除，最终残留在第一沟道孔120内。

在一种实施方式中，采用气体刻蚀法刻蚀牺牲介质14，例如，氯化氢、三氯氢硅或氯气等。在另一实施方式中，采用湿法刻蚀牺牲介质14，例如：氢氟酸、硝酸或氟化氢等。在其他实施方式中，也可采用气体刻蚀与湿法刻蚀结合的方法刻蚀牺牲介质14。也即，在本申请实施例中，对刻蚀牺牲介质14的方法并不限制。

其中，在刻蚀牺牲介质14的过程中，单个或多个第一沟道孔120内的牺牲介质14可能未被去除干净，出现刻蚀缺陷现象。如图2F所示，左侧第一沟道孔120内的牺牲介质14出现刻蚀缺陷现象，也即第一沟道孔120内仍填充有牺牲介质14。刻蚀牺牲介质14的理想状态，如右侧第一沟道孔120内的牺牲介质14未保留。

如图2F所示，在本申请实施例中，仅以第二堆叠层15出现刻蚀不完全，导致单个或多个第二沟道孔150未贯穿第二堆叠层15，使得与第二沟道孔150对应的第一沟道孔120内填充的牺牲介质14无法被去除，从而导致牺牲介质14出现刻蚀缺陷为例来进行描写。在其他实施例中，也可能存在当第二沟道孔150与第一沟道孔120出现对准偏差，使得第一沟道孔120内的牺牲介质14无法相对第二沟道孔150露出，从而使得牺牲介质14出现刻蚀缺陷；或者，第一沟道孔120内的牺牲介质14部分被去除而部分保留，使得牺牲介质14出现刻蚀缺陷。也即，在本申请中，对牺牲介质14出现刻蚀缺陷的情况不做限定，当单个或多个第一沟道孔120内存在残留的牺牲介质14即表示牺牲介质14出现刻蚀缺陷。在本申请实施例中，仅以第二堆叠层15形成第二沟道孔150时出现刻蚀缺陷为例来进行描写。

S190：沿第一沟道孔120与第二沟道孔150的轴向方向上形成阻挡层16。

如图2G所示，阻挡层16隔离了第一沟道孔120与第一堆叠层12、及第二沟道孔150与第二堆叠层15，也即，阻挡层16隔离了沟道孔200与堆叠结构层。阻挡层16的材料可以是但不限于氧化物材料。

在本申请实施例中，阻挡层16用于阻挡第一沟道孔120与第二沟道孔150内的其他结构与第一牺牲层122和/或第二牺牲层152连接，从而保证三维存储器10的可靠性。

其中，当单个或多个第一沟道孔120内的牺牲介质14出现刻蚀缺陷时，保留有牺牲介质14的第一沟道孔120内无法形成阻挡层16。如图2G所示，左侧第一沟道孔120内的仍残留有部分牺牲介质14，导致阻挡层16沿第一沟道孔120的孔壁形成。其中，右侧第一沟道孔120内的牺牲介质14未保留，阻挡层16围设在全部第一沟道孔120孔壁上。

S1100：刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130。

如图2H所示，沟槽130的结构仅为示例，实际结构可以为锥形，环形等，本申请并不为限制。其中，沟槽130与沟道孔200间隔设置。在一种实施方式中，沟槽130为栅极沟槽130。也即，刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130，是制备三维存储器10中栅极线的工艺。

S1110：通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17；其中，栅极层17采用材料的导电性大于导电层采用材料的导电性，阻挡层16阻挡栅极层17的材料进入第一沟道孔120和/或第二沟道孔150内。

如图2I所示，堆叠层结构20(第一堆叠层12与第二堆叠层15)中的导电层(第一牺牲层122与第二牺牲层152)被置换为栅极层17。其中，栅极层17的导电性大于导电层的导电性能。在一种实施方式中，栅极层17采用金属材料，导电层采用氮化物或氮氧化物，例如，栅极层17采用导电性能较高的金属钨，导电层采用导电性较差的氮化硅。通过沟槽130将第一牺牲层122与第二牺牲层152置换为栅极层17，避免先沉积栅极层17对在堆叠层结构20打孔及开槽造成困难。

结合图2G与图2I所示，当第一沟道孔120内没有残留的牺牲介质14，第一沟道孔120的侧壁均能形成阻挡层16，阻挡层16能够避免在第一牺牲层122与第二牺牲层152置换为栅极层17时栅极层17的材料进入第一沟道孔120内，从而保证三维存储器10的可靠性。其中，第一沟道孔120内的介电层13与阻挡层16形成双重阻挡，进一步地避免在第一牺牲层122置换为栅极层17时栅极层17的材料进入第一沟道孔120内，从而进一步地保证三维存储器10的可靠性。

但是，在去除第一沟道孔120内的牺牲介质14时，可能会出现一个或多个第一沟道孔120内的牺牲介质14刻蚀缺陷的现象，使得部分第一沟道孔120内残留有牺牲介质14，而无法在侧壁上形成阻挡层16。

结合图2G与图2I所示，在本申请实施例中，在第一沟道孔120内形成介电层13后再填入牺牲介质14，使得即使当第一沟道孔120由于刻蚀缺陷而无法在侧壁上形成阻挡层16时，介电层13也能够隔离第一沟道孔120内的牺牲介质14与栅极层17的材料，避免在第一牺牲层122置换为栅极层17的工艺中栅极材料填入第一沟道孔120内，防止了第一堆叠层12中单个第一沟道孔120出现刻蚀缺陷，而引起整个Block失效，从而提高三维存储器10的良率。

可以理解的，当第一沟道孔120由于刻蚀缺陷而无法在侧壁上形成阻挡层16时，第二沟道孔150内由于没有填入牺牲介质14，使得第二沟道孔150的侧壁均能形成阻挡层16，阻挡层16能够阻挡第二沟道孔150与第二堆叠层15中的第二牺牲层152，从而避免在第二牺牲层152置换为栅极层17的工艺中栅极材料填入第二沟道孔150内。

请继续参阅图3及图4A-图4G。图3是本申请提供的三维存储器10的制备方法在第二实施例中的流程示意图。图4A-图4G是图3所示制备三维存储器10部分步骤对应的工艺截面示意图。以下主要说明本实施例与前述实施例的区别，本实施例与第一实施例相同的大部分技术内容后文不再赘述。

三维存储器10的制备方法，包括但不仅限于S210至S2100。S210至S2100详细介绍如下。

S210：在衬底11上形成第一绝缘层121与第一牺牲层122交替堆叠设置的第一堆叠层12。

在一种实施方式中，对衬底11离子注入，以增加衬底11的导电性。在其他实施例中，也可不对衬底11进行离子注入，本申请并不受限制。在本申请实施例中，以对衬底11进行离子注入为例来进行描写。

在本实施方式中，对衬底11注入离子，以增加衬底11的导电性，为三维存储器10提供电子或空穴。

S220：刻蚀第一堆叠层12，以形成贯穿第一堆叠层12的第一沟道孔120。

如图4A所示，第一沟道孔120的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。其中，形成贯穿第一堆叠层12的第一沟道孔120的过程中，刻蚀到衬底11表面截止或者刻蚀掉部分衬底11，本实施例以刻蚀掉部分衬底11为例。

S230：沿第一沟道孔120的侧壁形成介电层13。

其中，介电层13的材料可以为高介电常数(高k)的材料，例如：氧化铝、氧化铪、氧化锆或其复合材料，使得介电层13的阻挡能力较强。介电层13的材料也可以为介电常数较小的氧化物，例如氧化硅。当介电层13为介电常数较小的氧化物时，可以增加介电层13的厚度，以增强介电层13的阻挡能力。

S240：在第一沟道孔120内填充牺牲介质14，介电层13隔离牺牲介质14与第一牺牲层122。

在第一沟道孔120内填充牺牲介质14，能够作为在第一堆叠层12上形成的层结构的基底。可以理解的，在后续制备方法中，此牺牲介质14仅为了支撑第一堆叠层12上的层结构，在后续工艺步骤中会被去除。牺牲介质14的材料可以是但不限于多晶硅材料。

S250：在第一堆叠层12上形成第二堆叠层15，并刻蚀第二堆叠层15，以形成与第一沟道孔120一一对应的第二沟道孔150。

可以理解的，在形成第二堆叠层15之前，在第一沟道孔120内填充牺牲介质14，能够避免在形成第二堆叠层15时，第二堆叠层15的材料填入第一沟道孔120内。第二堆叠层15的层数与第一堆叠层12的层数能够相同，也能够不同，本申请并不限制。

第一沟道孔120与第二沟道孔150一一对应，使得在去除第一沟道孔120内的牺牲介质14后，第一沟道孔120与第二沟道孔150连通，形成贯穿第一堆叠层12与第二堆叠层15的沟道孔200，从而能够在沟道孔200内一起形成层结构。

S260：刻蚀牺牲介质14，以连通第一沟道孔120与第二沟道孔150。

如图4B所示，此处将步骤S150中在第一沟道孔120内填入的牺牲介质14去除，以使第一沟道孔120与第二沟道孔150导通，形成贯通第一堆叠层12与第二堆叠层15的沟道孔200。

在一种实施方式中，采用气体刻蚀法刻蚀牺牲介质14，例如，氯化氢、三氯氢硅或氯气等。在另一实施方式中，采用湿法刻蚀牺牲介质14，例如：氢氟酸、硝酸或氟化氢等。在其他实施方式中，也可采用气体刻蚀与湿法刻蚀结合的方法刻蚀牺牲介质14。也即，在本申请实施例中，对刻蚀牺牲介质14的方法并不限制。

S270：刻蚀介电层13，以使第一绝缘层121及第一牺牲层122相对第一沟道孔120露出。

如图4C所示，形成于第一沟道孔120侧壁的介电层13被去除，第一堆叠层20中的第一绝缘层121及第一牺牲层122相对第一沟道孔120露出。

在本申请实施例中，在去除牺牲介质14之后，再去除介电层13，使得能够在将牺牲介质14去除干净后，再去除介电层13，进一步地将牺牲介质14去除干净，从而提高制备三维存储器10的可靠性。

S280：沿第一沟道孔120与第二沟道孔150的轴向方向上形成阻挡层16。

如图4D所示，阻挡层16隔离了第一沟道孔120与第一堆叠层12、及第二沟道孔150与第二堆叠层15，也即，阻挡层16隔离了沟道孔200与堆叠层结构20。阻挡层16的材料可以是但不限于氧化物材料。

在本申请实施例中，阻挡层16用于阻挡第一沟道孔120与第二沟道孔150内的其他结构与第一牺牲层122与第二牺牲层152连接，从而保证三维存储器10的可靠性。

S290：刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130。

如图4E所示，沟槽130的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。其中，沟槽130与沟道孔200间隔设置。在一种实施方式中，沟槽130为栅极沟槽130。也即，刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130，是制备三维存储器10中栅极线的工艺。

S2100：通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17；其中，栅极层17采用材料的导电性大于导电层采用材料的导电性，阻挡层16阻挡栅极层17的材料进入第一沟道孔120和/或第二沟道孔150内。

如图4F所示，堆叠层结构20(第一堆叠层12与第二堆叠层15)中的第一牺牲层122与第二牺牲层152被置换为栅极层17。其中，栅极层17的导电性大于导电层的导电性能。在一种实施方式中，栅极层17采用金属材料，导电层采用氮化物或氮氧化物，例如，栅极层17采用导电性能较高的金属钨，导电层采用导电性较差的氮化硅。

在本申请第二实施例中，不仅去除了第一沟道孔120内的牺牲介质14，也去除了第一沟道孔120内的介质层，使得当第一沟道孔120内按照理想工艺被去除时，也即第一沟道孔120内未出现刻蚀缺陷时，第一沟道孔120与第二沟道孔150内形成的结构一致，避免了第一沟道孔120的侧壁有介电层13而第二沟道孔150的侧壁未设有此介电层13，从而保证三维存储器10的可靠性。并且在此实施例中，去除牺牲介质14与去除介质层分布进行，能够有效地分布将牺牲介质14与介质层去除干净，不仅有效地去除牺牲介质14与介质层，并且降低了同时去除牺牲介质14与介质层时工艺难度。

其中，图4B至图4F均表示第一沟道孔120中的牺牲介质14未出现刻蚀缺陷。如图4G所示，当第一沟道孔120内的牺牲介质14出现刻蚀缺陷时，导致牺牲介质14未去除干净，无法在第一沟道孔120的侧壁上形成阻挡层16，但是由于本申请在第一沟道孔120内形成介电层13后再填入牺牲介质14，使得即使当第一沟道孔120无法形成阻挡层16时，介电层13也能够隔离第一沟道孔120内的牺牲介质14与栅极层17的材料，避免在第一牺牲层122置换为栅极层17的工艺中栅极材料填入第一沟道孔120内，防止了第一堆叠层12中单个第一沟道孔120出现刻蚀缺陷，而引起三维存储器10的部分结构失效，从而提高三维存储器10的良率。

请继续参阅图5、图6A-图6F及图7。图5是本申请提供的三维存储器10的制备方法在第二实施例中的流程示意图。图6A-图6F是图5所示制备三维存储器10部分步骤对应的工艺截面示意图。图7是图5步骤S3110的流程示意图。以下主要说明本实施例与前述实施例的区别，本实施例与第一实施例相同的大部分技术内容后文不再赘述。

三维存储器10的制备方法，包括但不仅限于S310至S3130。S210至S3130详细介绍如下。

S310：提供衬底11。

在一种实施方式中，对衬底11离子注入，以增加衬底11的导电性。在其他实施例中，也可不对衬底11进行离子注入，本申请并不受限制。在本申请实施例中，以对衬底11进行离子注入为例来进行描写。

在本实施方式中，对衬底11注入离子，以增加衬底11的导电性，为三维存储器10提供电子或空穴。

S320：在衬底11上形成第一绝缘层121与第一牺牲层122交替堆叠设置的第一堆叠层12。

S330：刻蚀第一堆叠层12，以形成贯穿第一堆叠层12的第一沟道孔120。

如图6A所示，第一沟道孔120的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。其中，形成贯穿第一堆叠层12的第一沟道孔120的过程中，刻蚀到衬底11表面截止或者刻蚀掉部分衬底11，本实施例以刻蚀掉部分衬底11为例。

S340：沿衬底11选择性外延生长半导体结构18。

在形成的第一沟道孔120内采用外延工艺沿衬底11生长半导体结构18。如图6A所示，半导体结构18沿衬底11生长至第一牺牲层122截止，本申请并不为限制，半导体结构18沿衬底11也能生长至第二层第一绝缘层121截止。也即，半导体结构18生长的高度不做限定，本申请中半导体结构18仅为示例。

其中，外延工艺是指在单晶衬底11上生长一层跟衬底11具有相同晶格排列的单晶材料。外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si或SiC/Si等)。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。在本申请实施例中，以半导体结构18为选择性外延生长单晶硅(selectiveepitaxy growth，SEG)为例来进行描写。

S350：沿第一沟道孔120的侧壁形成介电层13。

如图6B所示，在本申请实施例中，介电层13位于第一沟道孔120的侧壁及底壁。在其他实施例中，介电层13也能够仅位于第一沟道孔120的侧壁皆可。

其中，介电层13的材料可以为高介电常数(高k)的材料，例如：氧化铝、氧化铪、氧化锆或其复合材料，使得介电层13的阻挡能力较强。介电层13的材料也可以为介电常数较小的氧化物，例如氧化硅。当介电层13为介电常数较小的氧化物时，可以增加介电层13的厚度，以增强介电层13的阻挡能力。

S360：在第一沟道孔120内填充牺牲介质14，介电层13隔离牺牲介质14与第一牺牲层122。

在第一沟道孔120内填充牺牲介质14，能够作为在第一堆叠层12上形成的层结构的基底。可以理解的，在后续制备方法中，此牺牲介质14仅为了支撑第一堆叠层12上的层结构，在后续工艺步骤中会被去除。牺牲介质14的材料可以是但不限于多晶硅材料。

S370：在第一堆叠层12上形成第二堆叠层15，第二堆叠层15包括多层交替堆叠的第二绝缘层151及第二牺牲层152。

如图6B所示，第二堆叠层15位于第一堆叠层12的上层。可选的，第二堆叠层15的第二绝缘层151和第二牺牲层152能够采用沉积方式。可以理解的，在形成第二堆叠层15之前，在第一沟道孔120内填充牺牲介质14，能够避免在形成第二堆叠层15时，第二堆叠层15的材料填入第一沟道孔120内。第二堆叠层15的层数与第一堆叠层12的层数能够相同，也能够不同，本申请并不限制。

S380：刻蚀第二堆叠层15，以形成与第一沟道孔120一一对应的第二沟道孔150。

第一沟道孔120与第二沟道孔150一一对应，使得在去除第一沟道孔120内的牺牲介质14后，第一沟道孔120与第二沟道孔150连通，形成贯穿第一堆叠层12与第二堆叠层15的沟道孔200，从而能够在沟道孔200内一起形成层结构。

S390：采用同一道工序刻蚀牺牲介质14与介电层13，以连通第一沟道孔120与第二沟道孔150。

如图6C所示，此步不仅将步骤S260中在第一沟道孔120内填入的牺牲介质14去除，以使第一沟道孔120与第二沟道孔150导通，形成贯通第一堆叠层12与第二堆叠层15的沟道孔200，而且将步骤S250中沿第一沟道孔120侧壁形成的介电层13去除，以使第一沟道孔120与第二沟道孔150内的结构相同，避免第一沟道孔120与第二沟道孔150内的层结构不相同，而影响三维存储器10的可靠性及良率。

并且，在本实施例中，去除牺牲介质14与介电层13采用同一道工序，简化了制备三维存储器10工艺的步骤，提高了制备三维存储器10的效率。可以理解的，在本申请实施例中，在刻蚀牺牲介质14与介电层13的过程中，当第一沟道孔120出现刻蚀缺陷时，第一沟道孔120内的牺牲介质14与介电层13同时存在，此时介电层13能够将牺牲介质14与第一堆叠层12中的第一牺牲层122隔离，避免在第一牺牲层122置换为栅极层17的工艺中栅极材料填入第一沟道孔120内，防止了第一堆叠层12中单个第一沟道孔120出现刻蚀缺陷，而引起三维存储器10的部分结构失效。

S3100：沿第一沟道孔120与第二沟道孔150的轴向方向上形成阻挡层16。

如图6D所示，阻挡层16隔离了第一沟道孔120与第一堆叠层12、及第二沟道孔150与第二堆叠层15，也即，阻挡层16隔离了沟道孔200与堆叠层结构20。阻挡层16的材料可以是但不限于氧化物材料。

可以理解的，阻挡层16不仅隔离了第一沟道孔120与第一堆叠层12中的第一牺牲层122，同时也隔离了第二沟道孔150与第二堆叠层15中的第二牺牲层152。在刻蚀牺牲介质14与介电层13的过程中，对于第一沟道孔120未出现刻蚀缺陷时，第一沟道孔120内的牺牲介质14与介电层13均被去除，此时阻挡层16能够将第一沟道孔120与第一堆叠层12中的第一牺牲层122，及第二沟道孔150与第二堆叠层15中的第二牺牲层152隔离，避免了第一牺牲层122与第二牺牲层152置换为栅极层17的工艺中栅极材料填入第一沟道孔120和/或第二沟道孔150内，从而保证三维存储器10的可靠性。

S3110：沿第一沟道孔120与第二沟道孔150的轴向方向上形成存储结构19，部分存储结构19接触半导体结构18电连接。

如图7所示，存储结构19中最外层结构朝向衬底11的一侧与半导体结构18接触。沿第一沟道孔120与第二沟道孔150的轴向方向上形成存储结构19包括：

S3111：在阻挡层16上形成存储层。

其中，存储层采用导电材料，例如氮化硅(SiN)。存储层存储有电子。可以理解的，阻挡层16间隔存储层及导电层。

S3112：在存储层上形成遂穿层，遂穿层采用绝缘材料。

其中，存储层采用绝缘材料，例如氧化物。可以理解的，遂穿层间隔存储层及第一沟道孔120及第二沟道孔150内的其他层结构。

S3113：刻蚀存储层与遂穿层的底部，以露出半导体结构18。

在刻蚀存储层与遂穿层的底壁，以暴露出存储层底部的部分区域时，阻挡层16、遂穿层及存储层的底部均被刻蚀，以使半导体结构18露出。

S3114：沿第一沟道孔120与第二沟道孔150的轴向方向上形成功能层，功能层与半导体结构18电连接。

功能层朝向衬底11的一侧与半导体结构18相连。存储层的底部被刻蚀，使得半导体结构18露出，从而在形成功能层的过程中，实现功能层与半导体结构18的导电连接。其中，在形成功能层之前，且在形成存储层之后，三维存储器10的制备方法还包括沿第一沟道孔120及第二沟道孔150的轴向方向上形成牺牲介质14。可以理解的，沿第一沟道孔120及第二沟道孔150的孔壁依次形成阻挡层16、存储层、遂穿层及牺牲介质14，也即ONOP层。

其中，由于存储层存储有电子，使得存储层的电子在加压的条件下，能够穿过隧穿层进入功能层，为功能层提供更多的电子。

S3120：刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130。

如图6D所示，沟槽130的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，本申请并不为限制。其中，沟槽130与沟道孔200间隔设置。在一种实施方式中，沟槽130为栅极沟槽130。

S3130：通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17；其中，栅极层17采用材料的导电性大于导电层采用材料的导电性，阻挡层16阻挡栅极层17的材料进入第一沟道孔120和/或第二沟道孔150内。

如图6E所示，堆叠层结构20(第一堆叠层12与第二堆叠层15)中的导电层被置换为栅极层17。其中，栅极层17的导电性大于导电层的导电性能。在一种实施方式中，栅极层17采用金属材料，导电层采用氮化物或氮氧化物，例如，栅极层17采用导电性能较高的金属钨，导电层采用导电性较差的氮化硅。通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17，避免先沉积栅极层17对在堆叠层结构20打孔及开槽造成困难。

在本申请第三实施例中，采用同一道工序去除牺牲介质14与介质层，使得当第一沟道孔120内的牺牲介质14与介质层正常被去除时，也即第一沟道孔120内未出现刻蚀缺陷时，第一沟道孔120与第二沟道孔150内形成的结构一致，避免了第一沟道孔120的侧壁有介电层13而第二沟道孔150的侧壁未设有此介电层13，从而保证三维存储器10的可靠性。

图6C至图6E均表示第一沟道孔120中的牺牲介质14未出现刻蚀缺陷。如图6F所示，当第一沟道孔120内的牺牲介质14出现刻蚀缺陷时，导致在第一沟道孔120的侧壁上无法形成阻挡层16，但是由于本申请在第一沟道孔120内形成介电层13后再填入牺牲介质14，使得即使当第一沟道孔120无法形成阻挡层16时，介电层13也能够隔离第一沟道孔120内的牺牲介质14与栅极层17的材料，避免在第一牺牲层122置换为栅极层17的工艺中栅极材料填入第一沟道孔120内，防止了第一堆叠层12中单个第一沟道孔120出现刻蚀缺陷。

其中，在上述实施例中，以生长半导体结构18在形成介电层13之前为例来进行描写，在其他实施例中，生长半导体结构18也能够在形成介电层13之后进行。请继续参阅图8及图9A-图9H。图8是本申请提供的三维存储器10的制备方法在第四实施例中的流程示意图。图9A-图9H是图8所示制备三维存储器10部分步骤对应的工艺截面示意图。以下主要说明本实施例与前述实施例的区别，本实施例与第一实施例相同的大部分技术内容后文不再赘述。

三维存储器10的制备方法，包括但不仅限于S410至S4120。S410至S4120详细介绍如下。

S410：在衬底11上形成第一绝缘层121与第一牺牲层122交替堆叠设置的第一堆叠层12。

在一种实施方式中，对衬底11离子注入，以增加衬底11的导电性。在其他实施例中，也可不对衬底11进行离子注入，本申请并不受限制。在本申请实施例中，以对衬底11进行离子注入为例来进行描写。

在本实施方式中，对衬底11注入离子，以增加衬底11的导电性，为三维存储器10提供电子或空穴。

其中，如图9A所示，在本申请实施例中，在衬底11上形成第一堆叠层12之前，形成隔离层30。可以理解的，隔离层30位于衬底11与第一堆叠层12之间。

S420：刻蚀第一堆叠层12，以形成贯穿第一堆叠层12的第一沟道孔120。

S430：沿第一沟道孔120的侧壁形成介电层13。

其中，介电层13的材料可以为高介电常数(高k)的材料，例如：氧化铝、氧化铪、氧化锆或其复合材料，使得介电层13的阻挡能力较强。介电层13的材料也可以为介电常数较小的氧化物，例如氧化硅。当介电层13为介电常数较小的氧化物时，可以增加介电层13的厚度，以增强介电层13的阻挡能力。

S440：在第一沟道孔120内填充牺牲介质14，介电层13隔离牺牲介质14与第一牺牲层122。

在第一沟道孔120内填充牺牲介质14，能够作为在第一堆叠层12上形成的层结构的基底。可以理解的，在后续制备方法中，此牺牲介质14仅为了支撑第一堆叠层12上的层结构，在后续工艺步骤中会被去除。牺牲介质14的材料可以是但不限于多晶硅材料。

S450：在第一堆叠层12上形成第二堆叠层15，并刻蚀第二堆叠层15，以形成与第一沟道孔120一一对应的第二沟道孔150。

可以理解的，在形成第二堆叠层15之前，在第一沟道孔120内填充牺牲介质14，能够避免在形成第二堆叠层15时，第二堆叠层15的材料填入第一沟道孔120内。第二堆叠层15的层数与第一堆叠层12的层数能够相同，也能够不同，本申请并不限制。

第一沟道孔120与第二沟道孔150一一对应，使得在去除第一沟道孔120内的牺牲介质14后，第一沟道孔120与第二沟道孔150连通，形成贯穿第一堆叠层12与第二堆叠层15的沟道孔200，从而能够在沟道孔200内一起形成层结构。

S460：沿第一沟道孔120与第二沟道孔150的轴向方向上形成阻挡层16与存储结构19。

如图9B所示，阻挡层16隔离了第一沟道孔120与第一堆叠层12、及第二沟道孔150与第二堆叠层15，也即，阻挡层16隔离了存储结构19与堆叠层结构20。阻挡层16的材料可以是但不限于氧化物材料。

可以理解的，阻挡层16隔离了存储结构19与堆叠层结构20的导电层，避免了在后续导电层置换为栅极层17的工艺中栅极材料填入第一沟道孔120和/或第二沟道孔150内，从而保证三维存储器10的可靠性。

S470：刻蚀第一堆叠层12与第二堆叠层15，以形成贯穿第一堆叠层12与第二堆叠层15的沟槽130。

其中，沟槽130与沟道孔200间隔设置。在一种实施方式中，沟槽130为栅极沟槽130。

S480：在沟槽130的侧壁上形成保护层21。

如图9C所示，保护层21沿沟槽130的轴向设置。在一种实施方式中，保护层21包括依次层叠设置的氮化硅层、氧化硅层及氮化硅层的多层结构，在其他实施例中，保护层21也可以为单层或其他层数的结构。

S490：刻蚀沟槽130底部的保护层21。

在保护层21形成之后，沟槽130底部的保护层21会被刻蚀掉，只保留沟槽130侧壁上的保护层21。沟槽130侧壁上的保护层21，能够保护第一堆叠层12与第二堆叠层15，避免在后续刻蚀阻挡层16的过程中刻蚀掉第一堆叠层12与第二堆叠层15。

如图9D所示，在刻蚀沟槽130底部保护层21时，也能够刻蚀位于衬底11上的隔离层30结构，以露出形成于第一沟道孔120内阻挡层16。

S4100：刻蚀第一沟道孔120内的阻挡层16及部分存储结构19，以暴露出第一沟道孔120内存储结构19邻近衬底11的一侧。

如图9E所示，部分存储结构19被刻蚀，以使存储结构19邻近衬底11的一侧被暴露。其中，刻蚀第一沟道孔120内的阻挡层16及部分存储结构19包括：刻蚀阻挡层16、存储层及遂穿层。在刻蚀第一沟道孔120内的阻挡层16及部分存储结构19的过程中，保护层21位于第一堆叠层12与第二堆叠层15的外壁，能够保护第一堆叠层12与第二堆叠层15，避免第一堆叠层12与第二堆叠层15被刻蚀，保证三维存储器10制备方法的可靠性。可以理解的，阻挡层16、存储层、隧穿层为ONO层结构，保护层21相应地为NON层，以保护第一堆叠层12与第二堆叠层15。

S4110：沿存储结构19和/或衬底11选择性外延生长半导体结构18，以连接衬底11及存储结构19。

如图9F所示，半导体结构18通过在存储结构19和衬底11上选择性外延生长(SEG)而成。半导体结构18可以为外延生长的单晶硅，也可以为其它合适的半导体材料。在本申请实施例中，半导体结构18能够实现衬底11与存储结构19(存储结构19中的功能层)的电连接。选择性外延生长(SEG)可以只沉积在暴露出的存储结构19和衬底11表面，也可以全部填充满整个空隙。如图9F所示，在本申请实施例中，以半导体结构18生长于衬底11与第一堆叠层12之间的表面为例来进行描写。

S4120：通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17；其中，栅极层17采用材料的导电性大于导电层采用材料的导电性，阻挡层16阻挡栅极层17的材料进入第一沟道孔120和/或第二沟道孔150内。

如图9G所示，第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17。其中，栅极层17的导电性大于导电层。在一种实施方式中，栅极层17采用金属材料，导电层采用氮化物或氮氧化物，例如，栅极层17采用导电性能较高的金属钨，导电层采用导电性较差的氮化硅。通过沟槽130将导电层置换为栅极层17，避免先沉积栅极层17对第一堆叠层12与第二堆叠层15打孔及开槽造成困难。

其中，图9B至图9G均表示第一沟道孔120中的牺牲介质14未出现刻蚀缺陷。图9H所示，当第一沟道孔120内的牺牲介质14出现刻蚀缺陷时，导致在第一沟道孔120的侧壁上无法形成阻挡层16，但是由于本申请在第一沟道孔120内形成介电层13后再填入牺牲介质14，使得即使当第一沟道孔120无法形成阻挡层16时，介电层13也能够隔离第一沟道孔120内的牺牲介质14与栅极层17的材料，避免在第一牺牲层122置换为栅极层17的工艺中栅极材料填入第一沟道孔120内，防止了第一堆叠层12中单个第一沟道孔120出现刻蚀缺陷。

在本申请第四实施例中，在通过沟槽130将第一堆叠层12与第二堆叠层15中的导电层置换为栅极层17之前，且在形成沟槽130之后，沿存储结构19中的功能层生长半导体结构18，以电连接衬底11与存储结构19中的功能层。

请继续参阅图10，图10是本申请实施例提供的三维存储器10在第一实现方式中的结构示意图。其中，本申请提供第一实现方式中的三维存储器10能够采用上述三维存储器的制备方法在第一实施例的工艺步骤，也能够不采用上述三维存储器的制备方法。

三维存储器10包括第一堆叠层12、若干第一沟道结构1200、第二堆叠层15及若干第二沟道结构1500。若干第一沟道结构1200穿过第一堆叠层12的间隔排布。第二堆叠层15位于第一堆叠层12上。若干第二沟道结构1500穿过第二堆叠层15的间隔排布。若干第二沟道结构1500与若干第一沟道结构1200一一对应，各个第二沟道结构1500位于对应的第一沟道结构1200之上。其中，第一沟道结构1200与第二沟道结构1500的数量为多个，在本申请实施例中，三维存储器结构示意图中仅示意出两个第一沟道结构1200与两个第二沟道结构1500一一对应。

可以理解的，在形成若干第一沟道结构1200与若干第二沟道结构1500之前，还包括刻蚀第一堆叠层12以形成第一沟道孔120，及刻蚀第二堆叠层15以形成第二沟道孔150。第一沟道结构1200为第一沟道孔120内的填充结构，第二沟道结构1500为第二沟道孔150内的填充结构。

至少其中之一第一沟道结构1200包括芯柱1201和包围芯柱1201的阻挡介质层1202。阻挡介质层1202配置为能阻挡第一堆叠层12中的栅极所含元素扩散至芯柱1201的膜层。可以理解的，阻挡介质层1202与上述第一实施例至第二实施例中的介质层相同。芯柱1201包含牺牲介质14；或者，芯柱1201包含沟道层1203和包围沟道层1203的存储器层1204。其中，牺牲介质14可以是但不仅限于多晶硅。

如图10所示，图中示意出的两个第一沟道结构1200中，其中之一第一沟道结构1200的芯柱1201包括牺牲介质14，另一第一沟道结构1200的芯柱1201包括沟道层1203和包围沟道层1203的存储器层1204。

可以理解的，第一沟道结构1200中芯柱1201包括牺牲介质14表明在制备三维存储器的过程中部分牺牲介质14未去除完全，以使第一沟道结构1200无法形成沟道层1203和包围沟道层1203的存储器层1204。而在本申请实施例中，当第一沟道结构1200内的牺牲介质14未去除完全而无法形成沟道层1203时，芯柱1201的外层设有包围芯柱1201的阻挡介质层1202，阻挡介质层1202能阻挡第一堆叠层12中的栅极所含元素扩散至芯柱1201，避免了在制备三维存储器的过程中将第一牺牲层置换为栅极的工艺中栅极所含元素扩散至芯柱1201内，防止单个第一沟道结构1200内的牺牲介质14去除不完全而引起三维存储器部分结构失效。

进一步地，第二沟道结构1500包括阻挡层及包围阻挡层的存储结构。阻挡层与第二堆叠层15接触。其中，阻挡层及包围阻挡层的存储结构共同构成存储器层1204。也即，第二沟道结构1500内的阻挡层与存储结构与第一沟道结构1200内的存储器层1204能够采用同一道工序制程。

在本申请实施方式中，第二沟道结构1500内的阻挡层能够阻挡第二堆叠层15中的栅极所含元素扩散至第二沟道结构1500的内部，从而保证三维存储器的可靠性。

在一种实施方式中，含有牺牲介质14的第一沟道结构1200上方的第二沟道结构1500与第一沟道结构1200之间存在间隔，并被第二堆叠层15的栅极分隔开。可以理解的，在刻蚀第二堆叠层15过程中，存在若干第二沟道孔未贯穿第二堆叠层15，以使第一沟道结构1200与第二沟道结构1500之间仍间隔有部分第二堆叠层15。如图10所示，左侧第一沟道结构1200内仍包括牺牲介质14，且牺牲介质14与第二沟道结构1500之间被第二堆叠层15的栅极分隔开。

在本申请实施例中，由于第二堆叠层15中的栅极或绝缘层封堵了第一堆叠层12中第一沟道孔120的开口，造成第一沟道结构1200内的牺牲介质14无法被去除，从而使得第一沟道结构1200内仍残留有牺牲介质14。在其他实施方式中，第一沟道结构1200内仍残留有牺牲介质14也能够为其他原因，本申请不做具体限定。

在一种实施方式中，三维存储器还包括衬底11及外延生长层110。衬底11位于第一堆叠层12远离第二堆叠层15的一侧。外延生长层110位于第一沟道结构1200远离第二堆叠层15的一侧。可以理解的，外延生长层110相当于前述第一实施例至第三实施例中的半导体结构18(如图6F)。在形成外延生长层110之后，再形成第一沟道结构1200。外延生长层110自衬底11朝向第一沟道结构1200的方向延伸，并接触第一沟道结构1200。如图10所示，外延生长层110接触第一沟道结构1200，且位于第一沟道结构1200的下层。

在本申请实施例中，外延生长层110采用传统工艺，先沿衬底11形成外延生长层110之后，再在外延生长层110上形成第一沟道结构1200，对整个制备三维存储器的工艺方法改进较小，能够保证制备三维存储器的可靠性。

请继续参阅图11，图11是本申请实施例提供的三维存储器10在第二实现方式中的结构示意图。其中，本申请提供第二实现方式中的三维存储器10能够采用上述三维存储器的制备方法在第二实施例及第三实施例的工艺步骤，也能够不采用上述三维存储器的制备方法。以下主要说明本实现方式与第一实现方式的区别，本实现方式与第一实现方式相同的大部分技术内容后文不再赘述。

在本申请提供的三维存储器在第二实现方式中，三维存储器中至少其中另一第一沟道结构1200包括沟道层1203和包围沟道层1203的存储器层1204，存储器层1204与第一堆叠层12接触。如图11所示，不包括牺牲介质14的第一沟道结构1200包括沟道层1203及包围沟道层1203的存储器层1204，且存储器层1204接触第一堆叠层12结构，使得不包括牺牲介质14的第一沟道结构1200内不包括阻挡介质层1202，也即，不包括牺牲介质14的第一沟道结构1200仅包括芯柱1201；而包括牺牲介质14的第一沟道结构1200包括牺牲介质14及包围牺牲介质14的阻挡介质层1202。

可以理解的，部分第一沟道结构1200包括由牺牲介质14构成的芯柱1201和包围芯柱1201的阻挡介质层1202，另一部分第一沟道结构1200包括由沟道层1203和包围沟道层1203的存储器层1204构成的芯柱1201。

可以理解的，本申请提供的三维存储器在第二实现方式中，将不包括牺牲介质14的第一沟道结构1200内的阻挡介质层1202去除，以使不包括牺牲介质14的第一沟道结构1200包括沟道层1203和存储器层1204，使得不包括牺牲介质14的第一沟道结构1200与第二沟道结构1500内的层结构相同，从而保证第一沟道结构1200与第二沟道结构1500的一致性，有利于提高三维存储器的可靠性。

请继续参阅图12，图12是本申请实施例提供的三维存储器10在第三实现方式中的结构示意图。其中，本申请提供第三实现方式中的三维存储器10能够采用上述三维存储器的制备方法在第四实施例的工艺步骤，也能够不采用上述三维存储器的制备方法。以下主要说明本实现方式与前述实现方式的区别，本实现方式与前述实现方式相同的大部分技术内容后文不再赘述。

在本申请提供的三维存储器在第三实现方式中，外延生长层110位于衬底11与第一堆叠层12之间。如图12所示，外延生长层110沿衬底11及第一沟道结构1200生长，以使外延生长层110形成“L”形状。在此实施方式中，外延生长层110采用前述第四实施例中形成半导体结构18(如图9F)的制备步骤形成。

可以理解的，外延生长层110不是在第一沟道结构1200的下层，而是沿垂直于第一沟道结构1200的方向生长形成，使得外延生长层110在形成第一沟道结构1200之后再形成，例如通过沟槽沿衬底11及第一沟道结构1200生长形成。

以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。