包括页缓冲器的半导体存储器装置

文献发布时间：2023-06-19 11:52:33

技术领域

各个实施方式总体上涉及一种半导体存储器装置，尤其涉及一种包括页缓冲器的半导体存储器装置。

背景技术

易失性存储器装置具有高的写入和读取速度，但是如果电力供应中断则会丢失其内所存储的数据。非易失性存储器装置具有相对低的写入和读取速度，但是即使电力供应中断也可以保留其内所存储的数据。因此，为了存储无论电力供应如何都应保留的数据，经常使用非易失性存储器装置。

NAND闪存装置广泛用于具有非易失性存储器的数据储存装置中。NAND闪存装置可以使用多个页缓冲器执行读取和输出存储器单元中所存储的数据所需的操作。

随着半导体制造技术的不断提高，非易失性存储器装置的集成度和储存容量也在进步中。非易失性存储器装置中的高度集成具有降低制造成本的优点。然而，随着尺寸缩小以及随着高度集成所需的结构变化，出现了各种问题。具有这种结构变化的非易失性存储器装置的可靠性的降低已经成为最近发现的问题。存在对于用于防止诸如由于高度集成而导致的可靠性降低之类的问题的新方法和技术的持续需求。

发明内容

本公开的各种实施方式涉及具有改善的可靠性的半导体存储器装置。

在实施方式中，一种半导体存储器装置可以包括：至少两个晶体管，每个晶体管包括在第一方向上穿越第一基板的由隔离层限定的有源区域的栅极、以及在栅极的相对两侧设置在有源区域中的结区域，并且通过位线联接至存储器单元阵列；以及多个接触件，其分别联接至结区域，多个接触件穿过覆盖至少两个晶体管的介电层。在多个接触件当中，联接至被加载以擦除电压的结区域的接触件可以设置在有源区域在第一方向上的中央部分，并且联接至未被加载以擦除电压的结区域的接触件可以设置在有源区域在第一方向上的边缘部分。

在实施方式中，一种半导体存储器装置可以包括：由隔离层限定的第一基板的有源区域；第一晶体管，其包括在第一基板上沿第一方向穿越有源区域的栅极、以及限定在有源区域中在栅极的相对两侧上的结区域并通过偶数位线联接至存储器单元阵列；第二晶体管，其包括在第一基板上沿第一方向穿越有源区域的栅极、以及限定在有源区域中在栅极的相对两侧上的结区域并通过奇数位线联接至存储器单元阵列；以及多个接触件，其联接至第一晶体管和第二晶体管的结区域，多个接触件穿过覆盖第一晶体管和第二晶体管的介电层。在多个接触件当中，联接至被加载以擦除电压的结区域的接触件可以设置在有源区域在第一方向上的中央部分，并且联接至未被加载以擦除电压的结区域的接触件可以设置在有源区域在第一方向上的边缘部分。

附图说明

图1是例示根据本公开的实施方式的半导体存储器装置的表示的框图。

图2是例示图1所示的存储块之一的表示的等效电路图。

图3是例示图1所示的页缓冲器的表示的电路图。

图4A和图4B例示了页缓冲器的高电压晶体管的漏极-源极击穿电压(漏极-源极基板的击穿电压：BVDSS)依据接触件的位置的变化的变化。

图5是例示根据本公开的实施方式的半导体存储器装置的示例的顶视图。

图6是沿着图5的线A-A′截取的截面图。

图7是沿着图5的线B-B′截取的截面图。

图8是例示根据本公开的实施方式的半导体存储器装置的示例的顶视图。

图9是例示根据本公开的实施方式的半导体存储器装置的一部分的示例的截面图。

图10是例示根据本公开的实施方式的半导体存储器装置的一部分的示例的截面图。

图11是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的表示的框图。

图12是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的表示的框图。

具体实施方式

通过本文以下参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例实施方式，而是可以以各种不同的方式来实现。本公开的示例实施方式将本公开的范围传达给本领域技术人员。

描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，而非限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能掩盖本公开的要旨或清楚性时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的装置。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一个”、“该”)时，除非另有明确说明，否则该冠词可以包括名词的复数形式。

即使在没有明确陈述的情况下，本公开的实施方式中的元件也应被解释为包括误差容限。

此外，在描述本公开的组件时，可以存在使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些仅是出于将一个组件与另一组件区别开的目的，并非暗示或建议组件的实质、次序、顺序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。

如果组件被描述为“连接”、“联接”或“链接”至另一组件，则它可以表示组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。

本公开的各种示例实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可行的。各种示例实施方式可以单独地或组合地实践。

在下文中，将参照附图详细描述本公开的实施方式的各种示例。

图1是例示根据本公开的实施方式的半导体存储器装置的表示的框图。

参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。

存储器单元阵列110可以包括多个存储块BLK。虽然未示出，但是每个存储块BLK可以包括多个存储器单元。每个存储器单元可以是易失性存储器单元或者可以是非易失性存储器单元。虽然本文的实施方式描述了作为垂直NAND闪存装置的半导体存储器装置，但是应当理解，本公开的技术精神不限于此。

存储器单元阵列110可以通过行线RL联接至行解码器121。响应于从外围电路123提供的行地址X_A，行解码器121可以选择存储器单元阵列110中包括的存储块BLK当中的任何一个。行解码器121可以向与选自存储器单元阵列110中包括的多个存储块BLK当中的存储块BLK联接的行线RL传送从外围电路123提供的操作电压X_V。

存储器单元阵列110可以通过位线BL联接至页缓冲器电路122。页缓冲器电路122可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA且可以从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从外围电路123接收的数据信号DATA向位线BL施加信号，从而可以在存储器单元阵列110的存储器单元中写入数据。页缓冲器电路122可以在联接至由行解码器121激活的字线的存储器单元中写入数据或者从联接至由行解码器121激活的字线的存储器单元中读取数据。

外围电路123可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(诸如例如，存储器控制器)发送数据DATA以及从半导体存储器装置100外部的装置接收数据DATA。外围电路123可以基于命令信号CMD、地址信号ADD和控制信号CTRL，输出用于在存储器单元阵列110中写入数据或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。外围电路123可以生成半导体存储器装置100中所需的、包括操作电压X_V的各种电压。

行解码器121、页缓冲器电路122和外围电路123可以配置逻辑电路120。逻辑电路120可以设置在存储器单元阵列110下方。该结构可以被定义为PUC(单元下外围)结构。存储器单元阵列110和逻辑电路120可以制造在不同的晶圆上，然后可以接合并联接为一个。该结构可以定义为POC(单元上外围)结构。根据本公开的实施方式的半导体存储器装置100可以包括PUC或POC结构。

图2是例示图1所示的存储块BLK之一的示例的等效电路图。

参照图2，存储块BLK可以包括与多条位线BL相对应的多个单元串CSTR以及公共源极线CSL。

每个单元串CSTR可以联接在对应的位线BL和公共源极线CSL之间。每个单元串CSTR可以包括联接至公共源极线CSL的源极选择晶体管SST、联接至位线BL的漏极选择晶体管DST、以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可以联接至源极选择线SSL。存储器单元MC的栅极可以分别联接至对应的字线WL。漏极选择晶体管DST的栅极可以联接至漏极选择线DSL。

源极选择线SSL、字线WL和漏极选择线DSL可以在垂直于位线BL的方向上设置或布置。源极选择线SSL、字线WL和漏极选择线DSL可以通过在垂直方向上层叠在基板的表面上而形成三维结构。

存储块BLK中包括的存储器单元MC可以划分为物理页单元或逻辑页单元。例如，共享字线WL并联接至不同单元串CSTR的存储器单元MC可以构成一个物理页PG。这样的页可以是读取操作的基本单位。

尽管在图2中例示了在每个单元串CSTR中设置有一个漏极选择晶体管DST和一个源极选择晶体管SST，但是要注意的是，在每个单元串CSTR中可以设置有至少两个漏极选择晶体管或至少两个源极选择晶体管。

图3是例示图1所示的页缓冲器的表示的电路图。

参照图3，页缓冲器PB可以包括位线选择晶体管HVN1、位线偏置晶体管HVN2和锁存器LC。

位线选择晶体管HVN1可以联接在位线BL和感测节点SO之间，并且可以响应于位线选择信号BLSEL而联接位线BL和感测节点SO。当位线选择信号BLSEL被激活时，位线选择晶体管HVN1可以将位线BL和感测节点SO联接。当位线选择信号BLSEL被停用时，位线选择晶体管HVN1可以使位线BL和感测节点SO解联接。

锁存器LC可以基于其内存储的数据向感测节点SO施加电压。施加到感测节点SO的电压可以通过位线选择晶体管HVN1传送到位线BL。锁存器LC可以基于感测节点SO的电压来执行锁存。可以基于从位线BL通过位线选择晶体管HVN1传送至感测节点SO的电压来执行锁存。

位线偏置晶体管HVN2可以联接在偏置电压Vbias和位线BL之间，并且可以响应于位线偏置信号BL_BIAS而联接位线BL和偏置电压Vbias。在测试操作中，可以提供应力电压作为偏置电压Vbias。在擦除操作中，可以提供擦除电压作为偏置电压Vbias。擦除电压比应力电压具有更大的值。

如果在测试操作中激活位线偏置信号BL_BIAS，则位线偏置晶体管HVN2可以将偏置电压Vbias和位线BL联接，并且因此，作为偏置电压Vbias而提供的应力电压可以传送至位线BL。

如果在擦除操作中激活位线偏置信号BL_BIAS，则位线偏置晶体管HVN2可以将偏置电压Vbias和位线BL联接，并且因此，作为偏置电压Vbias而提供的擦除电压可以传送至位线BL。

如果位线偏置信号BL_BIAS被停用，则位线偏置晶体管HVN2可以使偏置电压Vbias和位线BL解联接。

在擦除操作中，位线选择信号BLSEL可以被停用，并且位线偏置信号BL_BIAS可以被激活。如果位线偏置信号BL_BIAS被激活，则位线偏置晶体管HVN2可以导通，由此具有高电平的擦除电压可以被施加到位线偏置晶体管HVN2和位线选择晶体管HVN1。为了承受具有高电平的擦除电压，位线偏置晶体管HVN2和位线选择晶体管HVN1可以由高电压晶体管来配置。如果在擦除操作中停用位线选择信号BLSEL，则位线选择晶体管HVN1可以截止，由此擦除电压可以不传送给锁存器LC。锁存器LC可以由低电压晶体管来配置。

随着半导体存储器装置变得集成度不断增加，擦除操作所需的电压电平逐渐增加。为了承受高擦除电压，配置页缓冲器的高电压晶体管应具有高的漏极-源极击穿电压(漏极-源极基板的击穿电压：BVDSS)。如果配置页缓冲器的高电压晶体管的BVDSS降低，则低电平的擦除电压可能会无意中错误地配置页缓冲器。在这种情况下，因为没有正确地执行擦除操作，所以半导体存储器装置的可靠性可能显著降低。

图4A和图4B例示了页缓冲器的高电压晶体管的BVDSS依据接触件的位置的变化的变化。

参照图4A，在基板10的有源区域ACT中限定了页缓冲器的高电压晶体管的结区域JC。有源区域ACT由隔离层10A限定，并且接触件CNT联接到结区域JC上。

在图4B的曲线图中示出了在接触件CNT沿箭头P指示的方向上从有源区域ACT的中央部分向有源区域ACT的边缘移动的同时测量BVDSS的结果。例如，当接触件CNT位于有源区域ACT的中央部分处或附近时，BVDSS被测量到具有大约25.5V的值。随着接触件CNT在方向P上朝着有源区域ACT的边缘移动，BVDSS逐渐降低，并且当接触件CNT到达有源区域ACT的边缘时，BVDSS测得为大约24.5V。

由于市场因素，购买者对半导体存储器装置的价格高度敏感。减少制造工艺中的制造步骤的数量是减少制造时间和成本的非常重要的因素。此外，通过减少制造步骤的数量来简化制造工艺，还可以用较少的制造步骤来减少发生的故障。例如，作为减少制造步骤的数量的措施，已经尝试减少用于设置联接至页缓冲器的布线的布线层的数量。

根据以上参照图4A和图4B描述的实验结果，为了使页缓冲器的高电压晶体管的BVDSS保持为高，联接至页缓冲器的高电压晶体管的接触件CNT应当位于有源区域ACT的中央部分处或附近。然而，如果使用少量的布线层，则随着布线的位置限制增加，可能难以将所有接触件CNT设置在有源区域的中央部分处或附近。因此，随着接触件CNT被迫远离中央部分，页缓冲器的高电压晶体管的BVDSS降低。

本文的实施方式公开了在减少用于设置联接至页缓冲器的布线的布线层的数量的同时将页缓冲器的高电压晶体管的BVDSS保持为高的方法。

图5是例示根据本公开的实施方式的半导体存储器装置的示例的顶视图。图6是沿着图5的线A-A′截取的截面图，并且图7是沿着图5的线B-B′截取的截面图。

参照图5至图7，第一栅电极G1和第二栅电极G2限定在基板10的有源区域ACT上并且在第一方向FD上穿越基板10的有源区域ACT。有源区域ACT由基板10的隔离层10A限定。第一栅电极G1和第二栅电极G2可以在第一方向FD上延伸，并且可以在第二方向SD上布置。

第一结区域JC1限定在第一栅电极G1和第二栅电极G2之间的有源区域ACT中。第二结区域JC2限定在与第一结区域JC1在第二方向SD上相邻并且第一栅电极G1介于它们之间的有源区域ACT中。第三结区域JC3限定在与第一结区域JC1在第二方向SD上相邻并且第二栅电极G2介于它们之间的有源区域ACT中。第一结区域JC1、第二结区域JC2和第三结区域JC3可以在第二方向SD上基本成直线布置。

第一栅电极G1、第一结区域JC1和第二结区域JC2可以配置位线选择晶体管HVN1。第二栅电极G2、第一结区域JC1和第三结区域JC3可以配置位线偏置晶体管HVN2。位线选择晶体管HVN1和位线偏置晶体管HVN2可以共享第一结区域JC1。第一方向FD可以对应于位线选择晶体管HVN1和位线偏置晶体管HVN2的沟道宽度方向。第二方向SD可以对应于位线选择晶体管HVN1和位线偏置晶体管HVN2的沟道长度方向。

尽管本实施方式例示了位线选择晶体管HVN1和位线偏置晶体管HVN2设置在单个有源区域中并且共享第一结区域JC1的情况，但是要注意，本公开不限于此。位线选择晶体管HVN1和位线偏置晶体管HVN2可以设置在单独的有源区域中，并且在这种情况下，位线选择晶体管HVN1和位线偏置晶体管HVN2不共享结区域。

参照图5至图7，介电层30可以限定在基板10上以覆盖位线选择晶体管HVN1和位线偏置晶体管HVN2。可以在第一结区域JC1上限定穿过介电层30的第一接触件CNT1，以联接至第一结区域JC1。可以在第二结区域JC2上限定穿过介电层30的第二接触件CNT2，以联接至第二结区域JC2。可以在第三结区域JC3上限定穿过介电层30的第三接触件CNT3，以联接至第三结区域JC3。

多条布线21、22和23可以限定在介电层30上，以分别联接至第一接触件至第三接触件CNT1、CNT2和CNT3。第一接触件CNT1可以通过布线21联接至位线BL。第二接触件CNT2可以通过布线22联接至锁存器LC。第三接触件CNT3可以通过布线23联接至擦除电压Verase。布线21至23可以大致或基本上在作为结区域JC1至JC3的布置方向的第二方向SD上布设。

如以上参照图3所描述的，在擦除操作中，位线偏置晶体管HVN2导通，并且位线选择晶体管HVN1截止。因此，在擦除操作中，擦除电压Verase加载至第一结区域JC1和第三结区域JC3，但是没有被加载至第二结区域JC2。在擦除操作中被加载以擦除电压Verase的第一结区域JC1和第三结区域JC3可以定义为高电压节点，并且在擦除操作中未被加载以擦除电压Verase的第二结区域JC2可以定义为低电压节点。

在擦除操作中，位线偏置晶体管HVN2导通，由此擦除电压Verase通过位线偏置晶体管HVN2传送至位线BL。因此，仅当位线偏置晶体管HVN2的BVDSS保持高时，才可以使用具有高电平的擦除电压Verase。然而，位线选择晶体管HVN1在擦除操作中截止，使得即使位线选择晶体管HVN1的BVDSS不保持高也可以使用具有高电平的擦除电压Verase。

联接至位线偏置晶体管HVN2的第一结区域JC1和第三结区域JC3的第一接触件CNT1和第三接触件CNT3可以设置在有源区域ACT在第一方向FD上的中央部分处或附近。联接至第二结区域JC2的第二接触件CNT2可以设置在有源区域ACT在第一方向FD上的边缘部分处或附近。

接触件CNT1至CNT3的这种设置可以减小联接至接触件CNT1至CNT3的布线21至23在有源区域ACT的中央部分处的集中，并且因此，可以使用数量更少的布线层来设置布线21至23。

图8是例示根据本公开的实施方式的半导体存储器装置的示例的顶视图。

参照图8，第一栅电极至第四栅电极G1e、G2e、G1o和G2o限定在限定有有源区域ACT的基板上并且在第一方向FD上穿越限定有有源区域ACT的基板。第一栅电极至第四栅电极G1e、G2e、G1o和G2o可以在第一方向FD上延伸，并且可以在第二方向SD上布置。

第一结区域JC1限定在第一栅电极G1e和第二栅电极G2e之间的有源区域ACT中。第二结区域JC2限定在与第一结区域JC1在第二方向上相邻并且第一栅电极G1e介于它们之间的有源区域ACT中。第三结区域JC3限定在第三栅电极G1o与第四栅电极G2o之间的有源区域ACT中。第四结区域JC4限定在与第三结区域JC3在第二方向上相邻并且第三栅电极G1o介于它们之间的有源区域ACT中。第五结区域JC5限定在第二栅电极G2e和第四栅电极G2o之间的有源区域ACT中。第一结区域JC1至第五结区域JC5可以在第二方向SD上大致成直线设置。

第一栅电极G1e、第一结区域JC1和第二结区域JC2可以配置偶数位线选择晶体管HVN1e。第二栅电极G2e、第一结区域JC1和第五结区域JC5可以配置偶数位线偏置晶体管HVN2e。偶数位线选择晶体管HVN1e和偶数位线偏置晶体管HVN2e可以共享第一结区域JC1。

第三栅电极G1o、第三结区域JC3和第四结区域JC4可以配置奇数位线选择晶体管HVN1o。第四栅电极G2o、第三结区域JC3和第五结区域JC5可以配置奇数位线偏置晶体管HVN2o。奇数位线选择晶体管HVN1o和奇数位线偏置晶体管HVN2o可以共享第三结区域JC3。偶数位线偏置晶体管HVN2e和奇数位线偏置晶体管HVN2o可以共享第五结区域JC5。

尽管本实施方式例示了偶数位线选择晶体管HVN1e、偶数位线偏置晶体管HVN2e、奇数位线选择晶体管HVN1o和奇数位线偏置晶体管HVN2o设置在单个有源区域中并且相邻晶体管共享结区域，但是要注意的是，本公开不限于此。晶体管可以设置在单独的有源区域中而不共享结区域。

介电层(未示出)可以限定在基板上以覆盖晶体管HVN1e、HVN2e、HVN1o和HVN2o。在垂直方向VD上穿过介电层的第一接触件CNT1可以限定在第一结区域JC1上以联接至第一结区域JC1。在垂直方向VD上穿过介电层的第二接触件CNT2可以限定在第二结区域JC2上以联接至第二结区域JC2。在垂直方向VD上穿过介电层的第三接触件CNT3可以限定在第三结区域JC3上以联接至第三结区域JC3。在垂直方向VD上穿过介电层的第四接触件CNT4可以限定在第四结区域JC4上以联接至第四结区域JC4。在垂直方向VD上穿过介电层的第五接触件CNT5可以限定在第五结区域JC5上以联接至第五结区域JC5。

布线21至25可以限定在介电层上以分别联接至第一接触件CNT1至第五接触件CNT5。第一接触件CNT1可以通过布线21联接至偶数位线BLe。第二接触件CNT2可以通过布线22联接至偶数锁存器LCe。第三接触件CNT3可以通过布线23联接至奇数位线BLo。第四接触件CNT4可以通过布线24联接至奇数锁存器LCo。第五接触件CNT5可以通过布线25联接至擦除电压Verase。布线21至25可以基本上在第二方向SD上布设，第二方向SD也是结区域JC1至JC5的布置方向。

在擦除操作中，偶数位线偏置晶体管HVN2e和奇数位线偏置晶体管HVN2o可以导通，并且偶数位线选择晶体管HVN1e和奇数位线选择晶体管HVN1o可以截止。因此，在擦除操作中，擦除电压Verase被加载至第一结区域JC1、第三结区域JC3和第五结区域JC5，但是没有被加载至第二结区域JC2和第四结区域JC4。在擦除操作中被加载以擦除电压Verase的第一结区域JC1、第三结区域JC3和第五结区域JC5可以定义为高电压节点。在擦除操作中未被加载以擦除电压Verase的第二结区域JC2和第四结区域JC4可以定义为低电压节点。

在擦除操作中，偶数位线偏置晶体管HVN2e导通，并且擦除电压Verase通过偶数位线偏置晶体管HVN2e传送至偶数位线BLe。此外，奇数位线偏置晶体管HVN2o导通，并且擦除电压Verase通过奇数位线偏置晶体管HVN2o传送至奇数位线BLo。因此，仅当偶数位线偏置晶体管HVN2e和奇数位线偏置晶体管HVN2o的BVDSS保持高时，才可以使用具有高电平的擦除电压Verase。

另一方面，在擦除操作中，由于偶数位线选择晶体管HVN1e和奇数位线选择晶体管HVN1o截止，因此即使偶数位线选择晶体管HVN1e和奇数位线选择晶体管HVN1o的BVDSS不保持高，也可以使用具有高电平的擦除电压Verase。

联接至第一结区域JC1、第三结区域JC3和第五结区域JC5的第一接触件CNT1、第三接触件CNT3和第五接触件CNT5用于配置偶数位线偏置晶体管HVN2e和奇数位线偏置晶体管HVN2o并且可以设置在有源区域ACT在第一方向FD上的中央部分处或附近。联接至第二结区域JC2和第四结区域JC4的第二接触件CNT2和第四接触件CNT4可以设置在有源区域ACT在第一方向FD上的边缘部分处或附近。

联接至第二结区域JC2的第二接触件CNT2和联接至第四结区域JC4的第四接触件CNT4可以相对于在第二方向SD上延伸并且穿过有源区域ACT的中央部分的轴线C分别设置在相对两侧。

如图8所示，接触件CNT1至CNT5的设置可以减小联接至接触件CNT1至CNT5的布线21至25在有源区域ACT的中央部分处的集中，因此，可以使用更少数量的布线层来设置布线21至25。

图9是例示根据本公开的实施方式的半导体存储器装置的一部分的示例的表示的截面图。

参照图9，半导体存储器装置可以具有PUC(单元下外围)结构。逻辑结构LS可以设置在存储器结构CS下方。

逻辑结构LS可以设置在第一基板10上，并且存储器结构CS可以设置在第二基板11上。第一基板10可以包括选自包括单晶硅层、SOI(绝缘体上硅)、形成于硅锗(SiGe)层上的硅层、形成于介电层上的单晶硅层、以及形成于介电层上的多晶硅层的组中的至少一个。第二基板11可以由多晶硅层来配置。第二基板11可以形成在逻辑结构LS的介电层32上，因此与可以使用单晶硅层的第一基板10不同，第二基板11可以由多晶硅层来配置。

逻辑结构LS可以包括逻辑电路LOGIC。逻辑电路LOGIC可以包括以上参照图1描述的行解码器121、页缓冲器电路122和外围电路123。图9例示了限定在存储器结构CS中的位线BL与限定在逻辑结构LS中的页缓冲器联接的情况。图9所示的晶体管HVN可以是以上参照图5至图8描述的位线选择晶体管或位线偏置晶体管。附图标记JC标示晶体管HVN的结区域。

介电层30可以限定在第一基板10上以覆盖逻辑电路LOGIC。介电层30可以包括硅氧化物，例如，HDP(高密度等离子体)氧化物或TEOS(四乙基正硅酸盐)氧化物。布线20可以设置在介电层30上。在垂直方向VD上穿过介电层30的接触件CNT11可以限定在布线20下方以联接布线20和晶体管HVN的结区域JC。可以在介电层30上限定介电层32以覆盖布线20。布线26可以限定在介电层32中。可以在布线26下方限定接触件CNT12以联接布线26和布线20。

存储器结构CS可以包括交替地层叠在第二基板11上的多个电极层40和多个层间介电层42，以及在垂直方向VD上穿过电极层40和层间介电层42的多个垂直沟道CH。

在电极层40当中，从最下层起的至少一层可以配置源极选择线，并且从最上层起的至少一层可以配置漏极选择线。源极选择线和漏极选择线之间的电极层40可以配置字线。电极层40可以包括导电材料。例如，电极层40可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。层间介电层42可以包括硅氧化物。

每个垂直沟道CH可以包括沟道层50和栅极介电层52。沟道层50可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)之类的P型杂质。虽然未示出，但是栅极介电层52可以包括从沟道层50的外侧壁顺序地层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层52可以具有其中顺序层叠有氧化物层、氮化物层和氧化物层的ONO(氧化物-氮化物-氧化物)层叠结构。源极选择晶体管、存储器单元和漏极选择晶体管可以配置在电极层40围绕垂直沟道CH的部位或区域中。

位线BL可以限定在交替层叠的电极层40和层间介电层42上方。可以在位线BL下方限定位线接触件BLC，以联接垂直沟道CH和位线BL。

布线27可以设置在每条位线BL上方。可以在布线27下方限定接触件CNT13以联接布线27和位线BL。布线27可以通过接触件CNT14联接至逻辑结构LS的布线26。结果，电气路径被配置为使位线BL和逻辑结构LS的页缓冲器电路联接。

图10是例示根据本公开的实施方式的半导体存储器装置的一部分的示例的截面图。

参照图10，半导体存储器装置可以具有POC(单元上外围)结构。包括逻辑电路LOGIC的电路芯片PC可以设置在包括存储器单元阵列的存储器芯片MC上。

存储器芯片MC和电路芯片PC可以在不同的基板上制造，然后彼此接合。例如，电路芯片PC可以在第一基板10上制造，并且存储器芯片MC可以在第二基板11上制造。第一基板10和第二基板11可以由相同的材料制成。第一基板10和第二基板11中的每个可以包括选自包括单晶硅层、SOI(绝缘体上硅)、形成于硅锗(SiGe)层上的硅层、形成于介电层上的单晶硅层、以及形成于介电层上的多晶硅层的组中的至少一个。

第一焊盘PAD1可以限定在电路芯片PC的一个表面上。第一焊盘PAD1可以通过接触件CNT14、CNT12和CNT11以及布线26和20联接至构成逻辑电路LOGIC的晶体管HVN的结区域JC。图10例示了其中限定在存储器芯片MC中的位线BL联接至限定在电路芯片PC中的页缓冲器的情况。图10中所示的晶体管HVN可以是以上参照图5至图8描述的位线选择晶体管或位线偏置晶体管。

第二焊盘PAD2可以限定在存储器芯片MC的一个表面上。第二焊盘PAD2可以通过接触件CNT15联接至位线BL。

电路芯片PC的一个表面和存储器芯片MC的一个表面可以接合，使得电路芯片PC的第一焊盘PAD1和存储器芯片MC的第二焊盘PAD2彼此联接。因此，可以配置将存储器芯片MC的存储器单元阵列与电路芯片PC的逻辑电路LOGIC联接的电气路径。

根据本公开的实施方式，当使用较少数量的布线层来设置联接至页缓冲器的布线时，将擦除电压传送到存储器单元阵列的晶体管的漏极-源极击穿电压(BVDSS)可以保持为高。因此，通过抑制如果因为不能确保BVDSS或BVDSS降低所以不能使用高擦除电压则可能发生的擦除失败现象，可以提高半导体存储器装置的可靠性。另外，因为可以减少用于设置联接至页缓冲器的布线的布线层的数量，所以可以减少形成布线所需的制造步骤的数量，由此减少了制造时间和成本，并且也抑制在制造工艺期间可能发生的故障。

图11是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的示例的框图。

参照图11，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。

非易失性存储器装置(NVM装置)610可以由上述半导体存储器装置组成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM(静态随机存取存储器)621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。

纠错码块(ECC)624检测并纠正从非易失性存储器装置610读取的数据中包括的错误。

存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。

尽管在附图中未示出，但是对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可以附加地设置有ROM，ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可以提供为由多个闪存芯片组成的多芯片封装件。

如上所述，根据实施方式的存储器系统600可以提供为发生错误的可能性低的高可靠性的储存介质。具体地，本实施方式的非易失性存储器装置可以包括在诸如最近正在积极地研究的固态盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议中的一种与外部(例如，主机)进行通信。

图12是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。

参照图12，根据实施方式的计算系统700可以包括电联接至系统总线760的存储器系统710、微处理器(CPU)720、RAM(随机存取存储器)730、用户接口740和诸如基带芯片组之类的调制解调器750。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，存储器系统710可以提供为融合闪存(例如，OneNAND闪存)。

尽管已经出于示例性目的描述了本公开的示例实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、增加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，并非为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以结合所附权利要求书来解释，并且涵盖落入所附权利要求书的范围内的所有等同物。