功率半导体芯片、制造装置以及制造方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种功率半导体芯片、制造装置以及制造方法。

背景技术

目前功率半导体芯片多采用常规几种的栅极布线设计及芯片布局，常规的设计及芯片布局技术，如图1所示意，由栅极焊盘9接出的较长的栅极布线8，由于栅极布线8过长，且分布区域距离元胞区域7的长度影响，使得电流通过时间不一致，影响芯片开启过程的一致性，导致开通损耗的急剧增加，引起器件开通过程中的升温，也会导致栅极布线区域由于开通不一致导致的布线区域容易击穿。

发明内容

为了解决上述技术问题，本申请提供了一种功率半导体芯片、制造装置以及制造方法，以解决现有技术中半导体芯片开通损耗的问题。

第一方面，本申请提供了一种功率半导体芯片，所述芯片呈矩形，所述芯片包括基材与栅极布线；所述基材内具有多个元胞；所述栅极布线包括栅极焊盘以及多个栅极引线，多个所述栅极引线由所述栅极焊盘向所述芯片的各个角延伸，所述栅极引线分别连接于多个所述元胞的栅极。

进一步地，所述栅极引线为多晶硅层，所述栅极焊盘为金属栅极。

进一步地，所述栅极焊盘位于所述芯片中部。

进一步地，所述栅极布线成型于所述芯片表层上的绝缘层内。

进一步地，所述芯片包括终端区与元胞区，多个所述元胞位于所述元胞区，所述栅极布线位于所述元胞区。

进一步地，相邻两个所述栅极引线之间夹角为90度。

另一方面，本申请提供一种功率半导体芯片制造装置，包括光刻版，所述光刻版呈矩形，所述光刻版包括栅极焊盘区以及多个栅极引线区，多个所述栅极引线区由所述栅极焊盘区向所述光刻版的各个角延伸。

进一步地，相邻两个所述栅极引线区之间夹角为90度。

另一方面，本申请提供一种功率半导体芯片制造方法，包括步骤：

在基材上形成掩蔽层；

在所述掩蔽层打开元胞区域；

在所述元胞区域形成牺牲氧化层和器件柵氧化层；

形成栅极布线，所述栅极布线包括栅极焊盘以及多个栅极引线，多个所述栅极引线由所述栅极焊盘向所述芯片的各个角延伸，所述栅极引线分别连接于多个所述元胞的栅极。

进一步地，相邻两个所述栅极引线区之间夹角为90度。

本申请实施例提供的上述技术方案与现有技术相比具有如下优点：

应用本发明的技术方案，相对于常规栅极布线设计结构，本申请对角形式的栅极布线设计结构这种结构在几个方面有优势：拥有更短的导通时间，降低了器件的开通时间，提升了芯片的开启性能，降低了器件的开通损耗。改善了外围栅极布线方式，降低了栅极电阻等参数。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的功率半导体芯片的栅极及其布线结构示意图。

图2为本申请实施例提供的功率半导体芯片的结构示意图。

图3为本申请实施例提供的功率半导体芯片的制备第一步示意图。

图4为本申请实施例提供的功率半导体芯片的制备光刻版结构示意图。

图5为本申请实施例提供的功率半导体芯片的制备第二步示意图。

图6为本申请实施例提供的功率半导体芯片的制备第三步示意图。

图7为本申请实施例提供的功率半导体芯片的制备第四步示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为现有技术的功率半导体芯片的栅极结构示意图。图1为传统常规底部栅极布线设计，电流路径分为从两条竖直向上多晶硅的布线导通，然后横向通过元胞区域多晶硅横向导通，导通时间均为半个芯片元胞宽度/导通速度。鉴于现有技术，栅极布线设计拥有更长的布线方式及栅极导通方式，开通时间差异大，一致性低的问题。

图2为本申请实施例提供的功率半导体芯片的结构示意图。本申请提供了一种功率半导体芯片，所述芯片概呈矩形，所述芯片包括基材3与栅极布线；所述基材3内具有多个元胞；所述栅极布线包括栅极焊盘1以及多个栅极引线2，多个所述栅极引线2由所述栅极焊盘1向所述芯片的各个角延伸，所述栅极引线2分别连接于多个所述元胞的栅极。

可以理解的是，所述芯片基材3可以MOSFET、IGBT等功率半导体基材。其中多个元胞在基材的布局方式可以为现有技术常用形式，并不具体限制。

本申请拥有更短的导通时间，降低了器件的开通时间，提升了芯片的开启性能，降低了器件的开通损耗。改善了外围栅极布线方式，降低了栅极电阻等参数。

图2为本申请实施例提供的功率半导体芯片的结构示意图。本申请的新型栅极布线设计结构，电流路径分别为两条对角斜向的多晶硅的布线导通，然后横向分别向左右两侧通过元胞区域多晶硅横向导通，部分区域导通时间最大为半个芯片元胞宽度/导通速度，其余均小于半个芯片元胞宽度/导通速度的导通时间。

进一步地，所述栅极引线2包括多晶硅层与金属主线，金属主线可以形成于所述多晶硅层内或多晶硅层之上，多晶硅层用于连接于金属主线与元胞栅极，金属主线可以通过在多晶硅层上开孔并进行沉积成型，从而形成电接触，所述栅极焊盘1为金属栅极，栅极焊盘1可以与金属主线一体成型。

进一步地，所述栅极焊盘1位于所述芯片中部，这里所说中部可以理解是，栅极焊盘1中心大概位于两个对角线相交的位置。

进一步地，所述栅极布线成型于所述元胞表层上的绝缘层内，也可以说，可以先在基材表面先成型一层二氧化硅或其他硅化合物绝缘层，之后在绝缘层上蚀刻形成走线布局图案，并连通至各个元胞栅极。

进一步地，所述芯片包括终端区与元胞区，多个所述元胞位于所述元胞区，所述栅极布线位于所述元胞区。

进一步地，相邻两个所述栅极引线之间夹角为90度，此具体示例是针对芯片为正方形的情形，而芯片为长方形时，此角度将进行左右调整。

另一方面，本申请提供一种功率半导体芯片制造装置，包括光刻版4，所述光刻版4呈矩形，所述光刻版包括栅极焊盘区4以及多个栅极引线区5，多个所述栅极引线区5由所述栅极焊盘区4向所述光刻版的各个角延伸。

进一步地，相邻两个所述栅极引线区之间夹角为90度。此具体示例是针对芯片为正方形的情形，而芯片为长方形时，此角度将进行左右调整。

另一方面，本申请提供一种功率半导体芯片制造方法，包括步骤：

在基材3的有效层31上形成掩蔽层32；

在所述掩蔽层32打开元胞区域；

在所述元胞区域形成牺牲氧化层和器件柵氧化层；

形成栅极布线5，所述栅极布线包括栅极焊盘以及多个栅极引线，多个所述栅极引线由所述栅极焊盘向所述芯片的各个角延伸，所述栅极引线分别连接于多个所述元胞的栅极。

进一步地，相邻两个所述栅极引线区之间夹角为90度。

以下结合附图对本申请实施例示例性说明如下：

图3为本申请实施例提供的功率半导体芯片的制备第一步示意图，首先在晶圆上淀积一层二氧化硅作为掩蔽层，采用终端光刻板曝光打开刻蚀区域，并通过刻蚀工艺打开固定窗口，并通过离子注入工艺注入P型离子硼(Boron)，后续通过高温热退火过程推结，形成终端P型区域。

图4为本申请实施例提供的功率半导体芯片的制备装置结构示意图，然后将元胞区域二氧化硅掩蔽层去除，打开元胞区域，再次分布淀积两层二氧化硅氧化层分别作为表面牺牲氧化层和器件柵氧层次，淀积多晶硅作为器件栅极电极，通过本专利发明设计结构的光刻版(Top view如下左图)形成栅极布线，并通过刻蚀多晶硅留下的窗口采用离子注入工艺形成P阱区域。

图5为本申请实施例提供的功率半导体芯片的制备第二步示意图。采用向P阱区域内通过光刻掩蔽的手段打开所需要注入的窗口，通过离子注入工艺注入N型Arsenic以形成发射极区域。

图6为本申请实施例提供的功率半导体芯片的制备第三步示意图。通过等离子淀积手段淀积BPSG+USG形成层间介质层，达到绝缘效果，淀积完成后才用高温回流，使得层间介质层拥有更好形貌，在N型区域上打开接触孔，通过淀积金属Al或Al-Si合金，通过金属将N型区域引出Source极。

图7为本申请实施例提供的功率半导体芯片的制备第四步示意图。在终端区域及元胞边界区域淀积钝化层，钝化层可采用氮化物，氧化物，有机物等绝缘性能优良材料，以增强器件的可靠性。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。