具有弯曲存储器元件的三维平坦NAND存储器器件及其制造方法

相关申请

本申请要求来自2019年2月18日提交的美国非临时专利申请序列号16/278,426和16/278,488的优先权权益，并且这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包括弯曲存储器元件的三维平坦NAND存储器器件及其制造方法。

背景技术

三维NAND存储器器件的配置使用其中隧穿介电具有平坦竖直表面的平坦存储器单元。Hang-Ting Lue等人在标题为“A 128Gb(MLC)/192Gb(TLC)Single-gate VerticalChannel(SGVC)Architecture 3D NAND using only16Layers with Robust ReadDisturb,Long-Retention and Excellent Scaling Capability(仅使用具有稳健读取干扰、长期保持和出色缩放能力的16个层的128Gb(MLC)/192Gb(TLC)单栅极竖直沟道(SGVC)架构3D NAND)”，IEDM Proceedings(《IEDM会刊》)(2017年)第461页的文章中描述了此类平坦存储器器件。

发明内容

根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：导电条带和气隙条带的交替堆叠，这些交替堆叠位于衬底上方并且通过存储器堆叠组件彼此横向间隔开，其中存储器堆叠组件沿第一水平方向横向延伸并且沿第二水平方向彼此间隔开，其中：存储器堆叠组件中的每个存储器堆叠组件包括横向突起区的两个二维阵列；每个横向突起区从相应的竖直平面横向向外突起，该相应的竖直平面包括存储器堆叠组件中的相应一个与交替堆叠中的相应一个内的气隙条带之间的界面；这些横向突起区中的每个横向突起区包括相应的弯曲电荷存储元件；这些存储器堆叠组件中的每个存储器堆叠组件包括两行竖直半导体沟道；并且两行竖直半导体沟道内的每个竖直半导体沟道横向覆盖在电荷存储元件的相应竖直堆叠上面。

根据本公开的另一个实施方案，提供了一种形成三维存储器器件的方法；在衬底上方形成第一牺牲材料条带和第二牺牲材料条带的交替堆叠，其中这些交替堆叠通过沿第一水平方向横向延伸的线沟槽彼此横向间隔开；修改线沟槽以在这些线沟槽的每个侧壁上提供横向凹陷部的二维阵列，其中横向凹陷部的每个二维阵列由第二牺牲材料条带的横向凹陷表面的相应二维阵列横向界定；在每个体积中形成存储器堆叠组件，该每个体积包括线沟槽的体积和横向凹陷部的两个邻接的二维阵列的体积的组合，其中这些存储器堆叠组件中的每个存储器堆叠组件包括横向突起区的两个二维阵列，并且这些横向突起区中的每个横向突起区包括相应的电荷存储元件；用导电条带替换第二牺牲材料条带的剩余部分；以及通过移除第一牺牲材料条带来形成气隙条带。

根据本公开的又一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：导电条带和绝缘带的交替堆叠，这些交替堆叠位于衬底上方并且通过存储器堆叠组件彼此横向间隔开，其中存储器堆叠组件沿第一水平方向横向延伸并且沿第二水平方向彼此间隔开，其中：存储器堆叠组件中的每个存储器堆叠组件包括横向突起区的两个二维阵列；横向突起区从包括存储器堆叠组件与气隙条带的子集之间的界面的相应竖直平面横向向外突起；并且横向突起区中的每个横向突起区包括相应的电荷存储元件，该相应的电荷存储元件具有一对凹形内侧壁段和一对凸形外侧壁段，该对凹形内侧壁段在水平剖面图中具有相应的水平凹形轮廓，该对凸形外侧壁段在水平剖面图中具有相应的水平凸形轮廓。

根据本公开的又一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘条带和牺牲材料条带的交替堆叠，其中这些交替堆叠通过沿第一水平方向横向延伸的线沟槽彼此横向间隔开；修改线沟槽以在这些线沟槽的每个侧壁上提供横向凹陷部的二维阵列，其中横向凹陷部的每个二维阵列由牺牲材料条带的横向凹陷表面的相应二维阵列横向界定；在每个体积中形成存储器堆叠组件，该每个体积包括线沟槽的体积和横向凹陷部的两个邻接的二维阵列的体积的组合，其中这些存储器堆叠组件中的每个存储器堆叠组件包括两行材料堆叠条带，这两行材料堆叠条带竖直地且横向地覆盖在交替堆叠中的相应一个的侧壁上面延伸，并且每行材料堆叠条带包括沿第一水平方向横向间隔开的相应多个材料堆叠条带，并且材料堆叠条带中的每个材料堆叠条带包括相应的电荷存储材料层，该相应的电荷存储材料层包括从横向凹陷部的二维阵列中选择的横向凹陷部的每个相应竖直堆叠内的电荷存储元件；以及用导电条带替换牺牲材料层。

附图说明

图1是根据本公开的第一实施方案的在形成第一牺牲材料层和第二牺牲材料层以及绝缘帽盖层的竖直交替的序列之后的第一示例性结构的示意性竖直剖面图。

图2是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图3A是根据本公开的第一实施方案的在形成线沟槽之后的第一示例性结构的示意性竖直剖面图。

图3B是图3A的第一示例性结构的俯视图。竖直平面A-A’是图3A的剖面的平面。

图4A是图3A和图3B的第一示例性结构中的线沟槽的一部分的竖直剖面图。

图4B是沿图4A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图4A的竖直剖面图的平面。

图4C是沿图4A的结构的平面C-C’截取的水平剖面图。竖直平面C-C’对应于图4A的竖直剖面图的平面。

图5A是根据本公开的第一实施方案的在形成氧化硅层、扩散阻挡层和第一掩模材料轨之后的线沟槽的一部分的竖直剖面图。

图5B是沿图5A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图5A的竖直剖面图的平面。

图5C是沿图5A的结构的平面C-C’截取的水平剖面图。竖直平面C-C’对应于图5A的竖直剖面图的平面。

图6A是根据本公开的第一实施方案的在形成掩模材料柱的二维阵列之后的线沟槽的一部分的竖直剖面图。

图6B是沿图6A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图6A的竖直剖面图的平面。

图6C是沿图6A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图6A的竖直剖面图的平面。

图7A是根据本公开的第一实施方案的在形成扩散阻挡条带之后的线沟槽的一部分的竖直剖面图。

图7B是沿图7A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图7A的竖直剖面图的平面。

图7C是沿图7A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图7A的竖直剖面图的平面。

图8A是根据本公开的第一实施方案的在移除掩模材料柱的二维阵列并通过氧化工艺形成具有加厚部分的二维阵列的半导体氧化物层之后的线沟槽的一部分的竖直剖面图。

图8B是沿图8A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图8A的竖直剖面图的平面。

图8C是沿图8A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图8A的竖直剖面图的平面。

图9A是根据本公开的第一实施方案的在移除扩散阻挡条带和半导体氧化物层之后的线沟槽的一部分的竖直剖面图。

图9B是沿图9A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图9A的竖直剖面图的平面。

图9C是沿图9A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图9A的竖直剖面图的平面。

图10A是根据本公开的第一实施方案的在形成阻挡介电层和电荷存储材料层之后的线沟槽的一部分的竖直剖面图。

图10B是沿图10A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图10A的竖直剖面图的平面。

图10C是沿图10A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图10A的竖直剖面图的平面。

图11A是根据本公开的第一实施方案的在通过各向异性地蚀刻电荷存储材料层形成离散的电荷存储元件之后的线沟槽的一部分的竖直剖面图。

图11B是沿图11A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图11A的竖直剖面图的平面。

图11C是沿图11A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图11A的竖直剖面图的平面。

图12A是根据本公开的第一实施方案的在形成隧穿介电层、半导体沟道材料层和第二掩模材料轨之后的线沟槽的一部分的竖直剖面图。

图12B是沿图12A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图12A的竖直剖面图的平面。

图12C是沿图12A的结构的平面C-C’截取的水平剖面图。竖直平面A-A’对应于图12A的竖直剖面图的平面。

图13A是根据本公开的第一实施方案的在形成掩模材料柱的二维阵列之后的线沟槽的一部分的竖直剖面图。

图13B是沿图13A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图13A的竖直剖面图的平面。

图13C是沿图13A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图13A的竖直剖面图的平面。

图14A是根据本公开的第一实施方案的在将半导体沟道材料层分成竖直半导体沟道之后的线沟槽的一部分的竖直剖面图。

图14B是沿图14A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图14A的竖直剖面图的平面。

图14C是沿图14A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图14A的竖直剖面图的平面。

图15A是根据本公开的第一实施方案的在移除掩模材料柱的二维阵列之后的线沟槽的一部分的竖直剖面图。

图15B是沿图15A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图15A的竖直剖面图的平面。

图15C是沿图15A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图15A的竖直剖面图的平面。

图16A是根据本公开的第一实施方案的在形成介电芯之后的线沟槽的一部分的竖直剖面图。

图16B是沿图16A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图16A的竖直剖面图的平面。

图16C是沿图16A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图16A的竖直剖面图的平面。

图17A是图16A至图16C的处理步骤之后的第一示例性结构的竖直剖面图。

图17B是图13A的第一示例性结构的俯视图。竖直平面A-A’是图13A的剖面的平面。

图18A是根据本公开的第一实施方案的在形成漏极区之后的第一示例性结构的竖直剖面图。

图18B是图18A的第一示例性结构的俯视图。竖直平面A-A’是图18A的剖面的平面。

图19A是根据本公开的第一实施方案的在形成背侧通孔腔体之后的第一示例性结构的竖直剖面图。

图19B是图19A的第一示例性结构的俯视图。竖直平面A-A’是图19A的剖面的平面。

图20是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。

图21是根据本公开第一实施方案的在背侧凹陷部中形成导电条带之后的第一示例性结构的示意性竖直剖面图。

图22A是在图21的处理步骤之后的线沟槽的一部分的竖直剖面图。

图22B是沿图22A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图22A的竖直剖面图的平面。

图22C是沿图22A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图22A的竖直剖面图的平面。

图23是根据本公开的第一实施方案的在移除第一牺牲材料条带并形成气隙条带之后的第一示例性结构的示意性竖直剖面图。

图24A是在图23的处理步骤之后的线沟槽的一部分的竖直剖面图。

图24B是沿图24A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图24A的竖直剖面图的平面。

图24C是沿图24A的结构的平面B-B’截取的水平剖面图。竖直平面A-A’对应于图24A的竖直剖面图的平面。

图25A是根据本公开的第一实施方案的在背侧通孔腔体中形成气隙柱之后的第一示例性结构的示意性竖直剖面图。

图25B是图25A的第一示例性结构的俯视图。竖直平面A-A’是图25A的剖面的平面。

图26是根据本公开的第二实施方案的在形成绝缘层和牺牲材料层的竖直交替的序列并形成绝缘帽盖层之后的第二示例性结构的示意性竖直剖面图。

图27是根据本公开的第二实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第二示例性结构的示意性竖直剖面图。

图28A是根据本公开的第二实施方案的在形成线沟槽之后的第二示例性结构的示意性竖直剖面图。

图28B是图28A的第二示例性结构的俯视图。竖直平面A-A’是图28A的剖面的平面。

图29A是图28A和图28B的第二示例性结构的区的第一竖直剖面图。

图29B是图29A的第二示例性结构的区的第二竖直剖面图。

图29C是沿图29A和图29B的平面C-C’的水平剖面图。竖直平面A-A’对应于图29A的竖直剖面图的平面。水平平面B-B’对应于图29B的竖直剖面图的平面。

图30A是根据本公开的第二实施方案的在形成第一掩模轨之后的第二示例性结构的区的第一竖直剖面图。

图30B是图30A的第二示例性结构的区的第二竖直剖面图。

图30C是沿图30A和图30B的平面C-C’的水平剖面图。竖直平面A-A’对应于图30A的竖直剖面图的平面。水平平面B-B’对应于图30B的竖直剖面图的平面。

图31A是根据本公开的第二实施方案的在形成掩模材料柱的二维阵列之后的第二示例性结构的区的第一竖直剖面图。

图31B是图31A的第二示例性结构的区的第二竖直剖面图。

图31C是沿图31A和图31B的平面C-C’的水平剖面图。竖直平面A-A’对应于图31A的竖直剖面图的平面。水平平面B-B’对应于图31B的竖直剖面图的平面。

图32A是根据本公开的第二实施方案的在线沟槽的每个侧壁上形成横向凹陷部的二维阵列之后的第二示例性结构的区的第一竖直剖面图。

图32B是图32A的第二示例性结构的区的第二竖直剖面图。

图32C是沿图32A和图32B的平面C-C’的水平剖面图。竖直平面A-A’对应于图32A的竖直剖面图的平面。水平平面B-B’对应于图32B的竖直剖面图的平面。

图33A是根据本公开的第二实施方案的在移除掩模材料柱的二维阵列之后的第二示例性结构的区的第一竖直剖面图。

图33B是图33A的第二示例性结构的区的第二竖直剖面图。

图33C是沿图33A和图33B的平面C-C’的水平剖面图。竖直平面A-A’对应于图33A的竖直剖面图的平面。水平平面B-B’对应于图33B的竖直剖面图的平面。

图34A是根据本公开的第二实施方案的在形成阻挡介电层、电荷存储材料层和隧穿介电层的连续层堆叠之后的第二示例性结构的区的第一竖直剖面图。

图34B是图34A的第二示例性结构的区的第二竖直剖面图。

图34C是沿图34A和图34B的平面C-C’的水平剖面图。竖直平面A-A’对应于图34A的竖直剖面图的平面。水平平面B-B’对应于图34B的竖直剖面图的平面。

图35A是根据本公开的第二实施方案的在各向异性蚀刻连续层堆叠之后的第二示例性结构的区的第一竖直剖面图。

图35B是图35A的第二示例性结构的区的第二竖直剖面图。

图35C是沿图35A和图35B的平面C-C’的水平剖面图。竖直平面A-A’对应于图35A的竖直剖面图的平面。水平平面B-B’对应于图35B的竖直剖面图的平面。

图36A是根据本公开的第二实施方案的在形成半导体沟道材料层之后的第二示例性结构的区的第一竖直剖面图。

图36B是图36A的第二示例性结构的区的第二竖直剖面图。

图36C是沿图36A和图36B的平面C-C’的水平剖面图。竖直平面A-A’对应于图36A的竖直剖面图的平面。水平平面B-B’对应于图36B的竖直剖面图的平面。

图37A是根据本公开的第二实施方案的在形成掩模材料层之后的第二示例性结构的区的第一竖直剖面图。

图37B是图37A的第二示例性结构的区的第二竖直剖面图。

图37C是沿图37A和图37B的平面C-C’的水平剖面图。竖直平面A-A’对应于图37A的竖直剖面图的平面。水平平面B-B’对应于图37B的竖直剖面图的平面。

图38A是根据本公开的第二实施方案的在形成第二掩模轨之后的第二示例性结构的区的第一竖直剖面图。

图38B是图38A的第二示例性结构的区的第二竖直剖面图。

图38C是沿图38A和图38B的平面C-C’的水平剖面图。竖直平面A-A’对应于图38A的竖直剖面图的平面。水平平面B-B’对应于图38B的竖直剖面图的平面。

图39A是根据本公开的第二实施方案的在形成掩模材料柱的二维阵列之后的第二示例性结构的区的第一竖直剖面图。

图39B是图39A的第二示例性结构的区的第二竖直剖面图。

图39C是沿图39A和图39B的平面C-C’的水平剖面图。竖直平面A-A’对应于图39A的竖直剖面图的平面。水平平面B-B’对应于图39B的竖直剖面图的平面。

图40A是根据本公开的第二实施方案的在形成包括阻挡介电层、电荷存储材料层、隧穿介电层和竖直半导体沟道的材料堆叠条带之后的第二示例性结构的区的第一竖直剖面图。

图40B是图40A的第二示例性结构的区的第二竖直剖面图。

图40C是沿图40A和图40B的平面C-C’的水平剖面图。竖直平面A-A’对应于图40A的竖直剖面图的平面。水平平面B-B’对应于图40B的竖直剖面图的平面。

图41A是根据本公开的第二实施方案的在移除掩模材料柱的二维阵列之后的第二示例性结构的区的第一竖直剖面图。

图41B是图41A的第二示例性结构的区的第二竖直剖面图。

图41C是沿图41A和图41B的平面C-C’的水平剖面图。竖直平面A-A’对应于图41A的竖直剖面图的平面。水平平面B-B’对应于图41B的竖直剖面图的平面。

图42A是根据本公开的第二实施方案的在形成介电芯之后的第二示例性结构的区的第一竖直剖面图。

图42B是图42A的第二示例性结构的区的第二竖直剖面图。

图42C是沿图42A和图42B的平面C-C’的水平剖面图。竖直平面A-A’对应于图42A的竖直剖面图的平面。水平平面B-B’对应于图42B的竖直剖面图的平面。

图43A是根据本公开的第二实施方案的在形成漏极区之后的第二示例性结构的区的第一竖直剖面图。

图43B是图43A的第二示例性结构的区的第二竖直剖面图。

图43C是沿图43A和图43B的平面C-C’的水平剖面图。竖直平面A-A’对应于图43A的竖直剖面图的平面。水平平面B-B’对应于图43B的竖直剖面图的平面。

图43D是图43A至图43C的第二示例性结构的区的俯视图。

图44A是图43A至图43D的处理步骤之后的第二示例性结构的竖直剖面图。

图44B是图44A的第二示例性结构的俯视图。竖直平面A-A’是图44A的剖面的平面。

图45A是根据本公开的第二实施方案的在形成背侧通孔腔体之后的第二示例性结构的竖直剖面图。

图45B是图45A的第二示例性结构的俯视图。竖直平面A-A’是图45A的剖面的平面。

图46是根据本公开的第二实施方案的在形成背侧凹陷部之后的第二示例性结构的示意性竖直剖面图。

图47是根据本公开的第二实施方案的在背侧凹陷部中形成导电条带之后的第二示例性结构的示意性竖直剖面图。

图48A是图47的第二示例性结构的区的第一竖直剖面图。

图48B是图48A的第二示例性结构的区的第二竖直剖面图。

图48C是沿图48A和图48B的平面C-C’的水平剖面图。竖直平面A-A’对应于图48A的竖直剖面图的平面。水平平面B-B’对应于图48B的竖直剖面图的平面。

图49A是根据本公开的第二实施方案的在背侧通孔腔体中形成介电柱之后的第二示例性结构的示意性竖直剖面图。

图49B是图49A的第二示例性结构的俯视图。竖直平面A-A’是图49A的剖面的平面。

具体实施方式

如上文所讨论的，本公开涉及包括高移动性竖直半导体沟道的三维平坦NAND存储器器件及其制造方法，其各种实施方案在本文中被详细地描述。具体地，在本文所公开的各种实施方案中，由于几何效应通过增强电场强度降低平面存储器器件所需的操作电压，因此平面存储器器件中的弯曲存储器元件可能是期望的。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参见图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和可选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。在一个实施方案中，半导体材料层10可具有第一导电类型的掺杂，并且衬底半导体层9可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。

如本文所用，“半导体材料”是指具有在1.0×10

第一牺牲材料层132L和第二牺牲材料层142L的竖直交替的序列可形成在衬底(9,10)上方。如本文所用，“竖直交替的序列”是指竖直交替的第一元件的多个实例和第二元件的多个实例的交替序列，使得第二元件的实例覆盖在第一元件的每个实例上面和/或潜存在第一元件的每个实例下面，并且第一元件的实例覆盖在第二元件的每个实例上面和/或潜存在第一元件的每个实例下面。竖直交替的序列可包括交替的多个第一牺牲材料层132L和第二牺牲材料层142L的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。因此，第一元件和第二元件的竖直交替的序列可以是交替的多个第一元件和第二元件，其中第一元件和第二元件的交替沿竖直方向发生。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

交替的多个第一牺牲材料层132L和第二牺牲材料层142L可以构成包括第一牺牲材料层132L和第二牺牲材料层142L的交替层的原型堆叠或过程中堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

第二牺牲材料层142L的第二材料是可对于第一牺牲材料层132L的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

在一个实施方案中，第一牺牲材料层132L可包括第一牺牲半导体材料，并且第二牺牲材料层142L可包括可对于第一牺牲半导体材料选择性地移除的第二牺牲半导体材料。在一个实施方案中，第一牺牲半导体材料可包括单晶硅、多晶硅或非晶硅并且/或者基本上由单晶硅、多晶硅或非晶硅组成，并且第二牺牲半导体材料可包括单晶硅锗合金、多晶硅锗合金和非晶硅锗合金并且/或者基本上由单晶硅锗合金、多晶硅锗合金和非晶硅锗合金组成。第一牺牲半导体材料可包括未掺杂的硅，即，在没有任何有意掺杂的情况下沉积的硅。在一个实施方案中，第一牺牲半导体材料可包括未掺杂的非晶硅。在一个实施方案中，第一牺牲半导体材料中锗的原子浓度可为零，并且第二牺牲半导体材料中锗的原子浓度可以在10％至50％(诸如，20％至40％)的范围内，但是也可以使用更小和更大的锗原子浓度。

第一牺牲材料层132L和第二牺牲材料层142L可以通过化学气相沉积工艺沉积。第一牺牲材料层132L和第二牺牲材料层142L的厚度可以在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个第一牺牲材料层132L和每个第二牺牲材料层142L。成对第一牺牲材料层132L和第二牺牲材料层(例如，控制栅极电极或牺牲材料层)142L的重复次数可以在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，竖直交替的序列(132L,142L)中的每个第一牺牲材料层132L和每个第二牺牲材料层142L可具有在每个相应第二牺牲材料层142L内基本上不变的均匀厚度。

参见图2，第一牺牲材料层132L和第二牺牲材料层142L的竖直交替的序列可被图案化以形成阶梯式表面，该阶梯式表面在接触区300中从竖直交替的序列(132L,142L)的最底部层持续地延伸到交替序列(132L,142L)的最顶部层。阶梯式腔体可形成在位于存储器阵列区100与外围器件区(未示出)之间的接触区300内，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平剖面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

通过形成阶梯式腔体，在竖直交替的序列(132L,142L)的外围部分处形成阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。

通过图案化竖直交替的序列(132L,142L)来形成平台区。在竖直交替的序列(132L,142L)内除最顶部第二牺牲材料层142L之外的每个第二牺牲材料层142L比在竖直交替的序列(132L,142L)内的任何上覆的第二牺牲材料层142L横向延伸得更远。平台区包括竖直交替的序列(132L,142L)的阶梯式表面，该阶梯式表面从在竖直交替的序列(132L,142L)内的最底部层持续地延伸到在竖直交替的序列(132L,142L)内的最顶部层。

通过在其中沉积介电材料，可在阶梯式腔中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平坦化(CMP)从最顶部第一牺牲材料层132L的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分可以构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参见图3A、图3B和图4A至图4D，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在最顶部第一牺牲材料层132L和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成线形开口。线形开口沿第一水平方向hd1横向延伸，并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的均匀宽度。可通过将图案化的光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻转移光刻材料堆叠中的图案使其穿过后向阶梯式介电材料部分65并穿过竖直交替的序列(132L,142L)。可蚀刻竖直交替的序列(132L,142L)的在图案化光刻材料堆叠中的线形开口下面的部分以形成线沟槽49。如本文所用，“线沟槽”是指沿水平方向横向笔直地延伸的沟槽。

线沟槽49沿第一水平方向hd1横向延伸穿过竖直交替的序列(132L,142L)。在一个实施方案中，线沟槽49具有在沿第一水平方向hd1平移期间不变的相应均匀宽度。在一个实施方案中，线沟槽49可自始至终具有相同的宽度，并且相邻对的线沟槽49之间的间距可相同。在这种情况下，线沟槽49可构成线沟槽49的一维周期性阵列，该一维周期性阵列具有沿垂直于第一水平方向hd1的第二水平方向hd2的间距。线沟槽49沿第二水平方向hd2的宽度可以在30nm至500nm诸如60nm至250nm的范围内，但是也可以使用更小和更大的宽度。

线沟槽49延伸穿过竖直交替的序列(132L,142L)的每个层和后向阶梯式介电材料部分65。用于蚀刻穿过竖直交替的序列(132L,142L)的材料的各向异性蚀刻工艺的化学属性可交替以优化对竖直交替的序列(132L,142L)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。线沟槽49的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

线沟槽49可横向延伸穿过整个存储器阵列区100，并且可横向延伸到接触区300中。线沟槽49可沿第一水平方向hd1横向延伸穿过整个接触区300，或者可仅横向延伸穿过接触区300的宽度的部分而不是沿该接触区的第一水平方向hd1的整个宽度。在一个实施方案中，在半导体材料层10的顶表面在每个线沟槽49的底部处物理地暴露之后，可以可选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是可选的并且可以省略。如果不执行过蚀刻，则线沟槽49的底表面可与半导体材料层10的最顶部表面共面。参考图3B，在使用可选的过蚀刻的实施方案以及不执行过蚀刻的实施方案中，半导体材料层10可以通过线沟槽49暴露。

线沟槽49中的每个线沟槽可包括基本上垂直于衬底的最顶部表面延伸的一个侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成衬底(9,10)，该衬底可为半导体衬底。另选地，可省略半导体材料层10，并且线沟槽49可延伸到衬底半导体层9的顶表面。虽然图3B示出了暴露的半导体材料层10，但在可省略半导体材料层10的实施方案中，衬底半导体层9可被暴露。

竖直交替的序列(132L,142L)可被线沟槽49分成离散部分。在一对线沟槽49之间的竖直交替序列(132L,142L)的每个剩余部分构成第一牺牲材料层132L的剩余部分和第二牺牲材料层142的剩余部分的交替堆叠。第一牺牲材料层132L的每个剩余部分可具有矩形条带形状，该矩形条带形状沿第一水平方向hd1横向延伸并沿第二水平方向hd2具有均匀宽度，并且在本文中被称为第一牺牲材料条带132。第二牺牲材料层142L的每个剩余部分可具有矩形条带形状，该矩形条带形状沿第一水平方向hd1横向延伸并沿第二水平方向hd2具有均匀宽度，并且在本文中被称为第二牺牲材料条带142。第一牺牲材料条带132和第二牺牲材料条带142的交替堆叠可形成在衬底(9,10)上方的每个相邻对的线沟槽49之间。交替堆叠(132,142)可以通过线沟槽49彼此横向间隔开，该线沟槽沿第一水平方向hd1横向延伸。

参见图5A至图5C，氧化硅层121和扩散阻挡层123可通过保形沉积工艺顺序地沉积。氧化硅层121可以具有在1nm至10nm的范围内的厚度，但是也可以使用更小和更大的厚度。扩散阻挡层123可以具有在4nm至10nm的范围内的厚度，但是也可以使用更小和更大的厚度。扩散阻挡层123包括可在后续加工步骤中阻挡氧扩散的材料。在一个实施方案中，扩散阻挡层123可包括氮化硅。

掩模材料可以沉积在线沟槽49的剩余体积中。可从覆盖在交替堆叠(132,142)上面的扩散阻挡层123的水平部分的顶表面上方移除掩模材料的多余部分。线沟槽49中的掩模材料的剩余部分构成第一掩模材料轨124R。如本文所用，“轨”或“轨结构”是指沿水平方向横向延伸的结构。在一个实施方案中，第一掩模材料轨124R可以在垂直于线沟槽49的纵向方向(即，第一水平方向hd1)的平面内具有均匀的竖直剖面形状。在一个实施方案中，第一掩模材料轨124R的竖直剖面形状可以是矩形或顶部宽度大于底部宽度的梯形。在一个实施方案中，第一掩模材料轨124R可包括碳基材料。在一个实施方案中，第一掩模材料轨124R可包括可通过旋涂施加并随后干燥的旋涂碳。

参见图6A至图6C，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可随后被图案化以形成开口阵列。在一个实施方案中，光致抗蚀剂层中的开口阵列可以是离散开口的二维周期性阵列。在一个实施方案中，离散开口的二维周期性阵列可包括覆盖在线沟槽49中的相应一个上面的多行开口。离散开口的二维周期性阵列内的行到行间距可与线沟槽49之间的中心到中心间距相同。每行开口可具有开口的周期性一维阵列，该周期性一维阵列具有规则间距P，该规则间距P是光致抗蚀剂层中相邻对的开口之间的中心到中心距离。在一个实施方案中，可从一端到另一端用整数顺序地对这些行进行编号。在俯视图中，偶数编号的行可相对于奇数编号的行横向偏移规则间距P的一半。

可执行各向异性蚀刻工艺(其对于交替堆叠(132,142)、氧化硅层121和扩散阻挡层123的材料选择性地蚀刻第一掩模材料轨124R的材料)，以转移光致抗蚀剂层中的开口的图案使其穿过第一掩模材料轨124R。第一掩模材料轨124R的每个剩余部分可具有矩形柱形状，并且在本文中被称为第一掩模材料柱124。线沟槽49中相邻对的第一掩模材料柱124可通过第一柱形腔体125’横向间隔开。每个第一柱形腔体125’可具有矩形水平剖面形状。第一掩模材料柱124的二维阵列可形成在线沟槽49内。

参见图7A至图7C，可执行各向同性蚀刻工艺，该各向同性蚀刻工艺对于氧化硅层121和第一掩模材料柱124的材料选择性地蚀刻扩散阻挡层123的材料。扩散阻挡层123的未被掩模材料柱125’的二维阵列掩模的物理暴露部分可通过各向同性蚀刻工艺移除。例如，如果扩散阻挡层123包括氮化硅，则可执行使用热磷酸的湿法蚀刻以各向同性地蚀刻扩散阻挡层123的未掩模部分。扩散阻挡层123的每个剩余部分竖直地延伸，并且在本文中被称为扩散阻挡条带123’。一行扩散阻挡条带123’可形成在线沟槽49的每个侧壁上。因此，两行扩散阻挡条带123’可形成在每个线沟槽49内。

参见图8A至图8C，可对于扩散阻挡条带123’和氧化硅层121选择性地移除第一掩模材料柱124。例如，可通过执行灰化工艺来移除第一掩模材料柱124。存储器腔体125可形成在因移除第一掩模柱124而产生的每个存储器开口内。每个存储器腔体125可包括掩模材料柱125’的体积和通过移除线沟槽49内的一行第一掩模材料柱124而形成的空隙的体积。

可以执行热氧化工艺(例如，类似于LOCOS工艺)以转换第一牺牲材料条带132和第二牺牲材料条带142的表面部分，这些表面部分邻近氧化硅层121的未被扩散阻挡条带123’覆盖的部分。氧原子扩散穿过氧化硅层121的未被扩散阻挡条带123’覆盖的部分并进入第一牺牲材料条带132和第二牺牲材料条带142的表面部分。第一牺牲材料条带132和第二牺牲材料条带142的与扩散阻挡条带123’之间的间隙相邻的表面部分被以比第一牺牲材料条带132和第二牺牲材料条带142的与扩散阻挡条带123’相邻的表面部分更高的氧化速率氧化。将第一牺牲材料条带132和第二牺牲材料条带142的已氧化表面部分添加到氧化硅层121以形成半导体氧化物层122。

半导体氧化物层122可包括包含具有成分调制的硅、锗和氧的半导体氧化物材料。与较薄位置(例如，鸟嘴效应位置)处相比，半导体氧化物层122在较厚位置处包括更高原子百分比的锗原子。因为扩散阻挡条带123’防止氧扩散穿过其，所以半导体氧化物层122如图8B和图8C所示被形成为具有横向厚度调制。具体地，半导体氧化物层122在没有扩散阻挡条带123’的区域中比在位于扩散阻挡条带123’后面的区域中更厚。此外，在相同的氧化条件下，硅锗合金的氧化速度快于硅。因此，第二牺牲材料条带142的氧化速度快于第一牺牲材料条带132，并且半导体氧化物层122在第二牺牲材料条带142的层级比在第一牺牲材料条带132的层级处更厚。因此，半导体氧化物层122具有竖直厚度调制(即，沿竖直方向的横向厚度的调制)，使得半导体氧化物层122在第二牺牲材料条带142的层级处比在第一牺牲材料条带132的层级处更厚。

第二牺牲材料条带142的层级处的半导体氧化物层122的最大横向厚度与第一牺牲材料条带132的层级处的半导体氧化物层122的最大横向厚度的比率可以在1.2至5.0诸如1.5至3.0的范围内，但是也可以使用更小和更大的比率。第二牺牲材料条带142的层级处的半导体氧化物层122的最大横向厚度与第二牺牲材料条带142的层级处的半导体氧化物层122的最小横向厚度的比率可以在1.5至10诸如3至6的范围内，但是也可以使用更小和更大的比率。第一牺牲材料条带132的层级处的半导体氧化物层122的最大横向厚度与第一牺牲材料条带132的层级处的半导体氧化物层122的最小横向厚度的比率可以在1.2至3诸如1.3至2的范围内，但是也可以使用更小和更大的比率。半导体氧化物层122的最大横向厚度(其出现在第二牺牲材料条带142的层级处)可以在10nm至60nm诸如15nm至30nm的范围内，但是也可以使用更小和更大的厚度。半导体氧化物层122和第二牺牲材料条带142之间的界面可以比半导体氧化物层122和第一牺牲材料条带132之间的界面具有更大轮廓(即，具有更大的曲率)。半导体氧化物层122可形成为具有竖直堆叠的加厚部分的二维阵列。加厚部分出现在第二牺牲材料条带142的每个层级处。

参见图9A至图9C，可通过执行各向同性蚀刻工艺诸如使用氢氟酸的湿法蚀刻工艺来移除扩散阻挡条带123’。随后可通过另一种各向同性蚀刻工艺诸如使用稀氢氟酸的湿法蚀刻工艺来移除半导体氧化物层122。存储器腔体125可通过扩散阻挡条带123’和半导体氧化物层122的已移除材料部分的体积进行扩展。因此，可修改线沟槽49以在线沟槽49的每个侧壁上提供横向凹陷部的二维阵列。横向凹陷部的每个二维阵列可以由第二牺牲材料条带142的横向凹陷表面的相应二维阵列横向界定。横向凹陷部的每个二维阵列可以沿平行于线沟槽49的纵向方向的横向方向并沿竖直方向延伸。

参见图10A至图10C，阻挡介电层52可以通过保形沉积工艺直接形成在线沟槽49的侧壁和底表面上。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种其他非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。阻挡介电层52的厚度可以在3nm至20nm的范围内，但是也可以使用更小和更大的厚度。

随后，可形成电荷存储材料层54L。在形成横向凹陷部的二维阵列之后，可在阻挡介电52上方沉积电荷存储材料层54L。在一个实施方案中，电荷存储材料层54L可为介电电荷捕获材料，该介电电荷捕获材料可为例如氮化硅。电荷存储材料层54L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储材料层54L的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

参见图11A至图11C，可执行各向异性蚀刻工艺以移除未被阻挡介电层52覆盖的电荷存储材料层54L的竖直部分。使用各向异性蚀刻工艺来移除电荷存储材料层54L的位于横向凹陷部的二维阵列外的部分。电荷存储材料层54L的每个剩余部分构成离散的电荷存储元件54。离散的电荷存储元件54的二维阵列可形成在线沟槽49的每个纵向侧壁上。离散的电荷存储元件54的每个二维阵列可以在相应横向凹陷部的相应二维阵列内形成到相应交替堆叠(132,142)内的第二牺牲材料条带142的竖直堆叠中。每个离散的电荷存储元件54可具有弯曲薄片的形状，该弯曲薄片在水平剖面图中具有曲率并且在竖直剖面图中具有曲率。每个离散的电荷存储元件54可具有凹形内侧壁和凸形外侧壁。在各向异性蚀刻工艺期间，可以从每个线沟槽49的底部移除电荷存储材料层54L和阻挡介电层52的水平部分。

参见图12A至图12C，隧穿介电层56可形成在阻挡介电层52和离散的电荷存储元件54的物理暴露表面上。隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可通过福勒-诺德海姆(Fowler-Nordheim)隧穿来执行电荷隧穿。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝或氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。一组阻挡介电层52、离散的电荷存储元件54和隧穿介电层56构成存储器膜50。

隧穿介电层56可形成在位于横向凹陷部的相应二维阵列内的离散的电荷存储元件的每个二维阵列上方。可通过各向异性蚀刻工艺从每个线沟槽49的底部部分移除隧穿介电层56的水平部分。牺牲覆盖材料层(未示出)可用于在各向异性蚀刻工艺期间保护隧穿介电层56的竖直部分，并且随后可被移除。

随后，半导体沟道材料层60L可以可选地形成在存储器膜50上。半导体沟道材料层60L可以直接接触半导体材料层10的物理暴露的顶表面。半导体沟道材料层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，半导体沟道材料层60L可以具有第一导电类型的掺杂，该第一导电类型与半导体材料层10的掺杂的导电类型相同。在一个实施方案中，半导体沟道材料层60L可包括半导体材料，该半导体材料包括原子浓度在1.0×10

掩模材料可以沉积在线沟槽49的剩余体积中。可以从覆盖在交替堆叠(132,142)上面的半导体沟道材料层60L的水平部分的顶表面上方移除掩模材料的多余部分。线沟槽49中的掩模材料的剩余部分构成第二掩模材料轨126R。第二掩模材料轨126R在水平剖面图中可具有横向调制的水平剖面轮廓，并且在垂直于第二掩模材料轨126R的纵向方向的竖直剖面图中可具有横向调制的竖直剖面轮廓。在一个实施方案中，第二掩模材料轨126R可包括碳基材料。在一个实施方案中，第二掩模材料轨126R可包括可通过旋涂施加并随后干燥的旋涂碳。

参见图13A至图13C，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可随后被图案化以形成开口阵列。在一个实施方案中，光致抗蚀剂层中的开口阵列可以是离散开口的二维周期性阵列。在一个实施方案中，离散开口的二维周期性阵列可包括覆盖在线沟槽49中的相应一个上面的多行开口。离散开口的二维周期性阵列内的行到行间距可与线沟槽49之间的中心到中心间距相同。每行开口可具有开口的周期性一维阵列，该周期性一维阵列具有规则间距P，该规则间距P是交替堆叠(132,142)中的第二牺牲材料条带142内的横向凹陷部的二维阵列的中心点之间的横向距离。在一个实施方案中，光致抗蚀剂层中的开口的位置可与在图6A至图6C的处理步骤处使用的光致抗蚀剂层中的开口的位置横向偏移规则间距p的一半。

可执行各向异性蚀刻工艺(其对于交替堆叠(132,142)、存储器膜50和半导体沟道材料层60L的材料选择性地蚀刻第二掩模材料轨124R的材料)，以转移光致抗蚀剂层中的开口的图案使其穿过第二掩模材料轨126R。第二掩模材料轨126R的每个剩余部分可具有矩形柱形状，并且在本文中被称为第二掩模材料柱126。可形成第二掩模材料柱126的二维阵列。线沟槽49中相邻对的第二掩模材料柱126被第二柱形腔体127横向间隔开。每个第二柱形腔体127可具有矩形水平剖面形状。一行第二掩模材料柱126形成在每个线沟槽49内。每行第二掩模材料柱126可与相应线沟槽49内的一行第二柱形腔体127交错。第二掩模材料柱126可形成在面向同一线沟槽49的两个第二牺牲材料轨142的一对凹形侧壁横向间隔开最大横向间距的区域中。第二柱形腔体127可形成在相邻对的离散的电荷存储元件54之间的间隙区域中。

参见图14A至图14C，可执行各向同性蚀刻工艺以蚀刻半导体沟道材料层60L的围绕每个第二柱形腔体127的物理暴露部分。例如，可执行使用氢氧化四甲基铵(TMAH)的湿法蚀刻工艺以蚀刻半导体沟道材料层60L的半导体材料。由第二掩模材料柱126覆盖的半导体沟道材料层60L的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60和存储器膜50的相邻部分的每个组合构成存储器堆叠结构55。每个存储器堆叠结构55包括体现为离散的电荷存储元件54的竖直堆叠的存储器元件的竖直堆叠。在每个隧穿介电层56上方形成一行竖直半导体沟道60。两行竖直半导体沟道60内的每个竖直半导体沟道60横向覆盖在离散的电荷存储元件54的相应竖直堆叠上面。

参见图15A至图15C，可对于竖直半导体沟道60和存储器膜50选择性地移除第二掩模材料柱126。例如，第二掩模材料柱126可通过灰化移除。线腔体129可形成在线沟槽49的每个未填充体积内。

参见图16A至图16C、图17A和图17B，介电材料诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃可沉积在线沟槽49的剩余体积中。可通过平面化工艺(诸如，凹陷蚀刻或化学机械平面化)来移除介电材料的位于包括最顶部第一牺牲材料条带132的水平平面上方的部分。介电材料的每个剩余部分构成介电芯62。在一个实施方案中，每个介电芯62接触两行竖直半导体沟道60和两个隧穿介电层56。

参见图18A至图18B，每个介电芯62的上端可被竖直地凹陷，例如通过在第一示例性结构上方施加光致抗蚀剂层并对其进行图案化以形成覆盖在介电芯62上面的开口以及通过执行蚀刻工艺来竖直地凹陷，该蚀刻工艺可为各向异性蚀刻工艺或各向同性蚀刻工艺。可移除光致抗蚀剂层，并且可在凹陷部中沉积具有第二导电类型的掺杂的掺杂半导体材料以形成漏极区63。第二导电类型可与第一导电类型相反，并且漏极区63中的第二导电类型的掺杂剂的原子浓度可在5.0×10

参见图19A和19B，背侧通孔腔体79可穿过介电芯62的隔离区形成，使得每个线沟槽49内的剩余材料部分包括至少一个存储器堆叠组件409。每个存储器堆叠组件409包括连接到一行漏极区63的两行竖直半导体沟道60。可以选择背侧通孔腔体79的位置，使得每个第二牺牲材料条带142接触背侧通孔腔体79中的至少一个背侧通孔腔体。另外，可以选择背侧通孔腔体79的位置，使得第二牺牲材料条带142内的每个点与背侧通孔腔体79中的最近侧背侧通孔腔体横向间隔开一横向距离，该横向距离不超过后续各向同性蚀刻工艺期间的横向蚀刻距离。

存储器堆叠组件409形成在每个体积中，该每个体积包括初始形成的线沟槽49的体积和形成在第二牺牲材料条带142的侧壁上方的横向凹陷部的两个邻接的二维阵列的体积的组合。存储器堆叠组件409中的每个存储器堆叠组件包括横向突起区的两个二维阵列，并且横向突起区中的每个横向突起区包括相应的电荷存储元件，即离散的电荷存储元件54。存储器堆叠组件409中的每个存储器堆叠组件包括两行竖直半导体沟道60。

参见图20，可以例如使用各向同性蚀刻工艺将蚀刻剂引入背侧通孔腔体79中，该蚀刻剂相对于第一牺牲材料条带132、阻挡介电层52和介电芯62的材料选择性地蚀刻第二牺牲材料条带142的材料。背侧凹陷部143可形成在从其中移除第二牺牲材料条带142的体积中。在一个实施方案中，第二牺牲材料条带142可包括硅锗合金，并且第一牺牲材料条带132的材料可包括硅。在这种情况下，各向同性蚀刻工艺可包括使用磷酸和过氧化氢的组合的湿法蚀刻工艺。

可以选择各向同性蚀刻工艺的持续时间，使得从第一牺牲材料条带132和第二牺牲材料条带142的每个交替堆叠(132,142)完全移除第二牺牲材料条带142。每个背侧凹陷部143可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部143的横向尺寸可大于背侧凹陷部143的高度。

在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部143可限定用于接纳单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部143中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部143可由下面的第一牺牲材料条带132的顶表面和上覆的第一牺牲材料条带132的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部143可自始至终具有均匀的高度。存储器堆叠组件409在形成背侧凹陷部143期间为第一示例性结构提供结构支撑。

参见图21和图22A至图22C，背侧阻挡介电层(未示出)可以可选地通过保形沉积工艺形成在背侧凹陷部143中。例如，背侧阻挡介电层可包括介电金属氧化物(诸如氧化铝)。保形沉积工艺可包括例如原子层沉积(ALD)工艺。背侧阻挡介电层的厚度可以在1nm至6nm的范围内，但是也可以使用更小和更大的厚度。

至少一种导电材料可以沉积在背侧凹陷部143的剩余体积中。例如，在不使用背侧阻挡介电层的情况下，金属阻挡层146A可以在背侧凹陷部143中直接沉积在背侧阻挡介电层的物理暴露表面上，或者沉积在阻挡介电52和第一牺牲材料条带132的物理暴露表面上。金属阻挡层146A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层146A可包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层146A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层146A的厚度可以在2nm至8nm诸如3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层146A可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料146B沉积在背侧凹陷部143的剩余体积中，沉积在至少一个背侧通孔腔体79的侧壁上，并且沉积在最顶部第一牺牲材料条带132上方。金属填充材料146B可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料146B可以基本上由至少一种元素金属组成。金属填充材料146B的至少一种元素金属可以选自例如钨、钴、钌、钼、钛和钽。在一个实施方案中，金属填充材料146B可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料146B可以使用含氟前体气体诸如WF

多个导电条带146(即，具有条带形状的导电条带)可形成在多个背侧凹陷部143中，并且连续金属材料层可形成在每个背侧通孔腔体79的侧壁上以及最顶部第一牺牲材料条带132上方。每个导电条带146包括位于竖直相邻对的第一牺牲材料条带132之间的金属阻挡层146A的一部分和金属填充材料146B。

例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧通孔腔体79的侧壁并且从最顶部第一牺牲材料条带132上方回蚀连续导电材料层的沉积的金属材料。背侧凹陷部143中的沉积的金属材料的每个剩余部分构成导电条带146。每个导电条带146可为导电线结构。因此，第二牺牲材料条带142可用导电条带146替换。

每个导电条带146可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电条带146内的该多个控制栅极电极是用于线沟槽49中的NAND串的控制栅极电极。换句话讲，每个导电条带146可以是用作用于该多个竖直存储器器件的公共控制栅极电极的字线。每个竖直半导体沟道60具有横向起伏的竖直剖面轮廓，并且包括横向凸块部分的竖直堆叠，该横向凸块部分的竖直堆叠位于横向凹陷部内的导电条带146的层级处，进入导电条带146的凹形表面中。横向突起区410的二维阵列设置在线沟槽49的每个纵向侧壁上。

参见图23和图24A至图24C，可对于导电条带146、半导体材料层10和存储器膜50的最外层(即，阻挡介电层52)选择性地移除第一牺牲材料条带132。不含固体材料的腔体可形成在从其中移除第一牺牲材料条带132的体积中。腔体中的每个腔体具有条带的形状，并且在本文中被称为气隙条带133。如本文所用，“气隙”元件是指其中不含任何固体材料的任何元件。气隙条带可处于真空下，或者可填充有至少一种气相材料，该气相材料可为惰性回填气体或干燥空气。

参见图25A和图25B，介电材料诸如氧化硅各向异性地沉积在背侧通孔腔体79内和最顶部气隙条带133的体积中。介电材料的各向异性沉积可通过等离子体增强的化学气相沉积(PECVD)来执行，其中介电材料是定向沉积的。可以从包括后向阶梯式介电材料部分65的顶表面的水平平面上方移除沉积的介电材料的多余部分。背侧通孔腔体79中沉积的介电材料的每个部分形成在其中包封空隙的气隙柱76。气隙柱76中的空隙可不含任何固相材料。沉积的介电材料在最顶部气隙条带133中的部分构成绝缘帽盖层70。前述特写图中示出的元件的曲率未在图25B中示出，因为图25B为展开的俯视图，在该俯视图中，曲率在图的比例下不可见。

参见图1至25B并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括导电条带146和气隙条带133的交替堆叠，这些交替堆叠位于衬底(9,10)上方并且通过存储器堆叠组件409彼此横向间隔开。存储器堆叠组件409沿第一水平方向hd1横向延伸并且沿第二水平方向hd2彼此间隔开。存储器堆叠组件409中的每个存储器堆叠组件包括横向突起区410的两个二维阵列(例如，当在竖直剖面图中观察时)。每个横向突起区410从相应的竖直平面横向向外(即，远离存储器堆叠组件409的中心)突起，该相应的竖直平面包括存储器堆叠组件409中的相应一个与交替堆叠(146,133)中的相应一个内的气隙条带之间的界面。横向突起区410中的每个横向突起区包括相应的电荷存储元件54，存储器堆叠组件409中的每个存储器堆叠组件包括两行竖直半导体沟道60，并且两行竖直半导体沟道60内的每个竖直半导体沟道60横向覆盖在电荷存储元件54的相应竖直堆叠上面。

在一个实施方案中，存储器堆叠组件409中的每个存储器堆叠组件包括两个隧穿介电层56；并且两个隧穿介电层56中的每个隧穿介电层接触从两行竖直半导体沟道60中选择的相应行的竖直半导体沟道60。

在一个实施方案中，存储器堆叠组件409中的每个存储器堆叠组件包括介电芯62，该介电芯沿第一水平方向hd1横向延伸并且接触两行竖直半导体沟道60内的每个竖直半导体沟道60的内侧壁。在一个实施方案中，每行竖直半导体沟道60内的竖直半导体沟道60通过竖直延伸的区域沿第一水平方向hd1横向间隔开，在该竖直延伸的区域中，介电芯62接触两个隧穿介电层56中的一个隧穿介电层。

在一个实施方案中，两个隧穿介电层56中的每个隧穿介电层接触位于横向突起区410的二维阵列中的电荷存储元件54的二维阵列。

在一个实施方案中，两行竖直半导体沟道60内的每个竖直半导体沟道60包括位于导电条带146的层级处的横向凸块部分的竖直堆叠。

在一个实施方案中，存储器堆叠组件409中的每个存储器堆叠组件包括两个阻挡介电层52；并且两个阻挡介电层52中的每个阻挡介电层在气隙条带133的每个层级处以及在电荷存储元件54的每个相邻对的竖直堆叠之间接触两个隧穿介电层56中的相应一个。在一个实施方案中，导电条带146中的每个导电条带包括相应的金属阻挡层146A和形成在相应的金属阻挡层146A内的金属填充材料146B的相应部分；并且两个阻挡介电层52中的每个阻挡介电层接触金属阻挡层146A的子集的侧壁。

在一个实施方案中，电荷存储元件54包括不彼此接触的离散浮栅或介电电荷捕获材料部分。在一个实施方案中，电荷存储元件54中的每个电荷存储元件包括凹形内侧壁和凸形外侧壁，该凹形内侧壁在水平剖面图中具有水平凹形轮廓，该凸形外侧壁在水平剖面图中具有水平凸形轮廓。

在一个实施方案中，在竖直剖面图中，凹形内侧壁在相应的电荷存储元件54的上边缘区处和下边缘区处具有竖直凹形轮廓；并且在竖直剖面图中，凸形外侧壁在相应的电荷存储元件54的上边缘区处和下边缘区处具有竖直凸形轮廓。

在一个实施方案中，电荷存储元件54中的每个电荷存储元件位于第一水平平面与第二水平平面之间，该第一水平平面包括导电条带146中的相应一个的顶表面，该第二水平平面包括导电条带146中的相应一个的底表面。

参见图26，示出了根据本公开的第二实施方案的第二示例性结构，其包括可与第一示例性结构的衬底(9,10)相同的衬底(9,10)。

第一材料层(诸如绝缘层32L)和第二材料层(诸如间隔物材料层)的竖直交替的序列形成在衬底(9,10)上方。竖直交替的序列可包括交替的多个第一材料层(其可为绝缘层32L)和第二材料层(其可为牺牲材料层42L)的堆叠。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32L，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可包括交替的多个绝缘层32L和牺牲材料层42L，并且构成包括绝缘层32L和牺牲材料层42L的交替层的原型堆叠。

在一个实施方案中，竖直交替的序列(32L,42L)可包括由第一材料构成的绝缘层32L和由第二材料构成的牺牲材料层42L，其中第二材料不同于绝缘层32L的材料。绝缘层32L的第一材料可为至少一种绝缘材料。因此，每个绝缘层32L可为绝缘材料层。可用于绝缘层32L的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32L的第一材料可为氧化硅。牺牲材料层42L的第二材料是可对于绝缘层32的第一材料选择性地移除的牺牲材料。

牺牲材料层42L可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42L的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42L可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32L可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32L的第一材料。例如，如果将氧化硅用于绝缘层32L，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42L的第二材料，例如CVD或原子层沉积(ALD)。

绝缘层32L和牺牲材料层42L的厚度可以在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32L和每个牺牲材料层42L。成对的绝缘层32L和牺牲材料层(例如控制栅极电极或牺牲材料层)42L的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可以使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，竖直交替的序列(32L,42L)中的每个牺牲材料层42L可具有在每个相应牺牲材料层42L内基本上不变的均匀厚度。

可选地，连续的绝缘帽盖层70L可形成在竖直交替的序列(32L,42L)上方。连续的绝缘帽盖层70L包括与牺牲材料层42L的材料不同的介电材料。在一个实施方案中，连续的绝缘帽盖层70L可包括如上所述可以用于绝缘层32L的介电材料。连续的绝缘帽盖层70L可具有比绝缘层32L中的每个绝缘层大的厚度。连续的绝缘帽盖层70L可例如通过化学气相沉积来沉积。在一个实施方案中，连续的绝缘帽盖层70L可以是氧化硅层。

参见图27，绝缘层32L和间隔物材料层(即，牺牲材料层42L)的竖直交替的序列可被图案化以形成在接触区300中从竖直交替的序列(32L,42L)的最底部层持续地延伸到交替序列(32L,42L)的最顶部层的阶梯式表面。阶梯式腔体可形成在可位于存储器阵列区100与外围器件区(未示出)之间的接触区300内，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平剖面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。

通过形成阶梯式腔体，在竖直交替的序列(32L,42L)的外围部分处形成阶梯式表面。通过图案化竖直交替的序列(32L,42L)来形成平台区。在竖直交替的序列(32L,42L)内除最顶牺牲材料层42L之外的每个牺牲材料层42L比在竖直交替的序列(32L,42L)内的任何覆盖牺牲材料层42L横向地延伸得远。平台区包括竖直交替的序列(32L,42L)的阶梯式表面，该阶梯式表面从在竖直交替的序列(32L,42L)内的最底层持续地延伸到在竖直交替的序列(32L,42L)内的最顶层。

通过在其中沉积介电材料，可在阶梯式腔中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从连续的绝缘帽盖层70L的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参见图28A、图28B和图29A至图29C，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在连续的绝缘帽盖层70L和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成线形开口。线形开口沿第一水平方向hd1横向延伸，并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的均匀宽度。可通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻转移光刻材料堆叠中的图案使其穿过连续的绝缘帽盖层70L或后向阶梯式介电材料部分65并穿过竖直交替的序列(32L,42L)。蚀刻竖直交替的序列(32L,42L)的在图案化光刻材料堆叠中的线形开口下面的部分以形成线沟槽49。如本文所用，“线沟槽”是指沿水平方向横向笔直地延伸的沟槽。

线沟槽49沿第一水平方向hd1横向延伸穿过竖直交替的序列(32L,42L)。在一个实施方案中，线沟槽49具有在沿第一水平方向hd1平移期间不变的相应均匀宽度。在一个实施方案中，线沟槽49可自始至终具有相同的宽度，并且相邻对的线沟槽49之间的间距可相同。在这种情况下，线沟槽49可构成线沟槽49的一维周期性阵列，该一维周期性阵列具有沿垂直于第一水平方向hd1的第二水平方向hd2的间距。线沟槽49沿第二水平方向hd2的宽度可以在30nm至500nm诸如60nm至250nm的范围内，但是也可以使用更小和更大的宽度。

线沟槽49延伸穿过竖直交替的序列(32L,42L)的每个层和后向阶梯式介电材料部分65。用于蚀刻穿过竖直交替的序列(32L,42L)的材料的各向异性蚀刻工艺的化学属性可交替以优化对竖直交替的序列(32L,42L)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。线沟槽49的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

线沟槽49横向延伸穿过整个存储器阵列区100，并且横向延伸到接触区300中。线沟槽49可沿第一水平方向hd1横向延伸穿过整个接触区300，或者可仅横向延伸穿过接触区300的宽度的部分而不是沿该接触区的第一水平方向hd1的整个宽度。在一个实施方案中，在半导体材料层10的顶表面在每个线沟槽49的底部处物理地暴露之后，可以可选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，则线沟槽49的底表面可以与半导体材料层10的最顶部表面共面(或者在不使用半导体材料层10的实施方案中，与衬底半导体层9共面)。

线沟槽49中的每个线沟槽可包括基本上垂直于衬底的最顶部表面延伸的一个侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成衬底(9,10)，该衬底可为半导体衬底。另选地，可省略半导体材料层10，并且线沟槽49可延伸到衬底半导体层9的顶表面。

竖直交替的序列(32L,42L)和连续的绝缘帽盖层70L被线沟槽49分成离散部分。在一对线沟槽49之间的竖直交替序列(32L,42L)的每个剩余部分构成绝缘层32L的剩余部分和牺牲材料层42L的剩余部分的交替堆叠。绝缘层32L的每个剩余部分可具有矩形条带形状，该矩形条带形状沿第一水平方向hd1横向延伸并沿第二水平方向hd2具有均匀宽度，并且在本文中被称为绝缘条带32。牺牲材料层42L的每个剩余部分可具有矩形条带形状，该矩形条带形状沿第一水平方向hd1横向延伸并沿第二水平方向hd2具有均匀宽度，并且在本文中被称为牺牲材料条带42。绝缘条带32和牺牲材料条带42的交替堆叠形成在衬底(9,10)上方的每个相邻对的线沟槽49之间。交替堆叠(32,42)通过线沟槽49彼此横向间隔开，该线沟槽沿第一水平方向hd1横向延伸。连续的绝缘帽盖层70L的每个剩余部分在本文中被称为绝缘帽盖层70，该绝缘帽盖层覆盖在交替堆叠(32,42)中的相应一个上面。

参见图30A至图30C，掩模材料可以沉积在线沟槽49的剩余体积中。可从包括绝缘帽盖层70的顶表面的水平平面上方移除掩模材料的多余部分。线沟槽49中的掩模材料的剩余部分构成第一掩模材料轨222R。在一个实施方案中，第一掩模材料轨222R可以在垂直于线沟槽49的纵向方向的平面内具有均匀的竖直剖面形状。在一个实施方案中，第一掩模材料轨222R的竖直剖面形状可以是矩形或顶部宽度大于底部宽度的梯形。在一个实施方案中，第一掩模材料轨222R可包括碳基材料。在一个实施方案中，第一掩模材料轨222R可包括可通过旋涂施加并随后干燥的旋涂碳。

参见图31A至图31C，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可随后被图案化以形成开口阵列。在一个实施方案中，光致抗蚀剂层中的开口阵列可以是离散开口的二维周期性阵列。在一个实施方案中，离散开口的二维周期性阵列可包括覆盖在线沟槽49中的相应一个上面的多行开口。离散开口的二维周期性阵列内的行到行间距可与线沟槽49之间的中心到中心间距相同。每行开口可具有开口的周期性一维阵列，该周期性一维阵列具有规则间距P，该规则间距P是光致抗蚀剂层中相邻对的开口之间的中心到中心距离。在一个实施方案中，可从一端到另一端用整数顺序地对这些行进行编号。在俯视图中，偶数编号的行可相对于奇数编号的行横向偏移规则间距P的一半。

可执行各向异性蚀刻工艺(其对于交替堆叠(32,42)的材料选择性地蚀刻第一掩模材料轨222R的材料)，以转移光致抗蚀剂层中的开口的图案使其穿过第一掩模材料轨222R。第一掩模材料轨222R的每个剩余部分可具有矩形柱形状，并且在本文中被称为第一掩模材料柱222。线沟槽49中相邻对的第一掩模材料柱222通过第一柱形腔体223横向间隔开。每个第一柱形腔体223可具有矩形水平剖面形状。第一掩模材料柱222的二维阵列形成在线沟槽49内。

参见图32A至图32C，执行各向同性蚀刻工艺以使牺牲材料条带42的物理暴露表面对于绝缘条带32、绝缘帽盖层70和半导体材料层10的材料选择性地横向凹陷。当线沟槽49中的第一掩模材料柱222的二维阵列存在于线沟槽49内时，牺牲材料条带42对于绝缘条带32被选择性地横向凹陷，从而阻挡各向同性蚀刻剂触及牺牲材料条带42的掩模部分。例如，如果牺牲材料条带42包括氮化硅，则使用热磷酸的湿法蚀刻工艺可用于使牺牲材料条带42的侧壁各向同性地凹陷以形成横向凹陷部，即其中牺牲材料条带42的侧壁对于上覆或下面的绝缘条带32的侧壁横向凹陷的区域。横向凹陷部的二维阵列可形成在线沟槽49的每个侧壁上。牺牲材料条带42的凹陷侧壁与上覆或下面的绝缘条带32之间的横向凹陷距离可在3nm至60nm诸如6nm至30nm的范围内，但是也可使用更小和更大的凹陷距离。

参见图33A至图33C，可对于交替堆叠(32,42)和绝缘帽盖层70选择性地移除第一掩模材料柱222。例如，可通过执行灰化工艺来移除第一掩模材料柱222。修改线沟槽49以在线沟槽49的每个侧壁上提供横向凹陷部的二维阵列。横向凹陷部的每个二维阵列可以由牺牲材料条带42的横向凹陷表面的相应二维阵列横向界定。线沟槽49的每个纵向侧壁可包括横向凹陷部的二维阵列。

参见图34A至图34C，阻挡介电层52、电荷存储材料层54L和隧穿介电层56的连续层堆叠可形成在线沟槽49的侧壁上。通过保形沉积工艺将阻挡介电层52直接形成在线沟槽49的侧壁和底表面上。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种其他非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。阻挡介电层52的厚度可以在3nm至20nm的范围内，但是也可以使用更小和更大的厚度。

随后，可形成电荷存储材料层54L。在形成横向凹陷部的二维阵列之后，可在交替条带42的剩余部分上方沉积电荷存储材料层54L。在一个实施方案中，电荷存储材料层54L可为介电电荷捕获材料，该介电电荷捕获材料可为例如氮化硅。电荷存储材料层54L可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储材料层54L的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

在另选的实施方案中，浮栅结构可通过各向异性地蚀刻电荷存储材料层54L来形成。在这种情况下，电荷存储材料层54L的位于横向凹陷部内的部分不通过各向异性蚀刻工艺来移除，并且电荷存储材料层54L的位于横向凹陷部外的部分可通过各向异性蚀刻工艺来移除。离散浮栅结构的二维阵列可形成在位于线沟槽49的每个纵向侧壁上的横向凹陷部的每个二维阵列内。离散浮栅结构的所有二维阵列的集合构成离散浮栅结构的三维阵列。

隧穿介电层56形成在电荷存储材料层54L或离散浮栅结构的三维阵列上。隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可通过福勒-诺德海姆隧穿来执行电荷隧穿。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝或氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

参见图35A至图35C，可执行各向异性蚀刻工艺以移除阻挡介电层52、电荷存储材料层54L和隧穿介电层56的连续层堆叠的水平部分。在各向异性蚀刻工艺期间，可以从每个线沟槽49的底部以及从绝缘帽盖层70上方移除连续层堆叠的水平部分。半导体材料层10的顶表面可在每个线沟槽49的底部处物理地暴露。阻挡介电层52、电荷存储材料层54L和隧穿介电层56的连续层堆叠中的每个层被分成多个离散部分。位于线沟槽49的纵向侧壁上的阻挡介电层52、电荷存储材料层54L和隧穿介电层56的层堆叠在本文中被称为存储器膜50。

参见图36A至图36C，半导体沟道材料层60L可以可选地形成在存储器膜50上。半导体沟道材料层60L可以直接接触半导体材料层10的物理暴露的顶表面。半导体沟道材料层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，半导体沟道材料层60L可以具有第一导电类型的掺杂，该第一导电类型与半导体材料层10的掺杂的导电类型相同。在一个实施方案中，半导体沟道材料层60L可包括半导体材料，该半导体材料包括原子浓度在1.0×10

参见图37A至图37C，可将掩模材料沉积在线沟槽49的剩余体积中以形成掩模材料层226L。在一个实施方案中，掩模材料可包括碳基材料。在一个实施方案中，掩模材料可包括可通过旋涂施加并随后干燥的旋涂碳。

参见图38A至图38C，可从绝缘帽盖层70的顶表面上方移除掩模材料的多余部分。线沟槽49中的掩模材料的剩余部分构成第二掩模材料轨226R。第二掩模材料轨226R在水平剖面图中可具有横向调制的水平剖面轮廓，并且在垂直于第二掩模材料轨226R的纵向方向的竖直剖面图中可具有横向调制的竖直剖面轮廓。覆盖在绝缘帽盖层70上面的半导体沟道材料层60L的水平部分随后可以例如通过凹陷蚀刻移除。

参见图39A至图39C，光致抗蚀剂层(未示出)可被施加在第一示例性结构上方，并且可随后被图案化以形成开口阵列。在一个实施方案中，光致抗蚀剂层中的开口阵列可以是离散开口的二维周期性阵列。在一个实施方案中，离散开口的二维周期性阵列可包括覆盖在线沟槽49中的相应一个上面的多行开口。离散开口的二维周期性阵列内的行到行间距可与线沟槽49之间的中心到中心间距相同。每行开口可具有开口的周期性一维阵列，该周期性一维阵列具有规则间距P，该规则间距P是交替堆叠(32,42)中的牺牲材料条带42内的横向凹陷部的二维阵列的中心点之间的横向距离。在一个实施方案中，光致抗蚀剂层中的开口的位置可与在图31A至图31C的处理步骤处使用的光致抗蚀剂层中的开口的位置横向偏移规则间距p的一半。

可执行各向异性蚀刻工艺(其对于交替堆叠(32,42)、存储器膜50和半导体沟道材料层60L的材料选择性地蚀刻第二掩模材料轨222R的材料)，以转移光致抗蚀剂层中的开口的图案使其穿过第二掩模材料轨226R。第二掩模材料轨226R的每个剩余部分可具有矩形柱形状，并且在本文中被称为第二掩模材料柱226。可形成第二掩模材料柱226的二维阵列。线沟槽49中相邻对的第二掩模材料柱226被第二柱形腔体227横向间隔开。每个第二柱形腔体227可具有矩形水平剖面形状。一行第二掩模材料柱226形成在每个线沟槽49内。每行第二掩模材料柱226与相应线沟槽49内的一行第二柱形腔体227交错。第二掩模材料柱226可形成在面向同一线沟槽49的两个第二牺牲材料轨42的一对凹形侧壁横向间隔开最大横向间距的区域中。第二柱形腔体227可形成在牺牲材料条带42的相邻对的未凹陷侧壁之间的间隙区域中。

参见图40A至图40C，执行各向同性蚀刻工艺以蚀刻半导体沟道材料层60L的围绕每个第二柱形腔体227的物理暴露部分。例如，可执行使用氢氧化四甲基铵(TMAH)的湿法蚀刻工艺以蚀刻半导体沟道材料层60L的半导体材料。由第二掩模材料柱226覆盖的半导体沟道材料层60L的每个剩余部分构成竖直半导体沟道60。在每个隧穿介电层56上方形成一行竖直半导体沟道60。横向突起区510的二维阵列设置在线沟槽49的每个纵向侧壁上。

执行至少一种各向同性蚀刻工艺以蚀刻存储器膜50的未掩模部分。例如，可使用一系列湿法蚀刻工艺顺序地蚀刻每个第二柱形腔体227周围的隧穿介电层56、电荷存储材料层54L和阻挡介电层52的未掩模部分。存储器膜50的未被第二掩模材料柱226掩模的部分被各向同性地蚀刻。隧穿介电层56、电荷存储材料层54L和阻挡介电层52的剩余部分具有相应的条带形状，并且被定位成与竖直半导体沟道60中的相应一个相邻。

存储器膜50和竖直半导体沟道60的剩余部分构成材料堆叠条带，该材料堆叠条带在横向凹陷部的竖直堆叠上方延伸到牺牲材料条带42中。材料堆叠条带中的每个材料堆叠条带包括阻挡介电层52、电荷存储材料层54L、隧穿介电层56和竖直半导体沟道60，该阻挡介电层接触交替堆叠(32,42)中的相应一个内的绝缘条带32，该电荷存储材料层接触阻挡介电层52并包括电荷存储元件的竖直堆叠，该隧穿介电层接触电荷存储材料层54L，该竖直半导体沟道接触隧穿介电层56。每个材料堆叠条带在本文中被称为存储器堆叠结构55，该存储器堆叠结构包括(如被图案化为条带形状的)存储器膜50和竖直半导体沟道60。

线沟槽49内的每个存储器膜50被分成横向间隔开的一行存储器膜50。竖直半导体沟道60和存储器膜50的每个组合构成存储器堆叠结构55。每个存储器堆叠结构55包括存储器元件的竖直堆叠，该竖直堆叠体现为电荷存储材料层54L的位于牺牲材料条带42的层级处的部分。每个竖直半导体沟道60横向覆盖在电荷存储材料层54L的相应竖直堆叠上面。每个线沟槽49可包括两行材料堆叠条带(包括存储器堆叠结构55)，该两行材料堆叠条带竖直地且横向地覆盖在交替堆叠(32,42)中的相应一个的侧壁上面延伸。每行材料堆叠条带包括沿第一水平方向hd1横向间隔开的相应多个材料堆叠条带。材料堆叠条带中的每个材料堆叠条带包括相应的电荷存储材料层54L，该电荷存储材料层包括在从横向凹陷部的二维阵列中选择的横向凹陷部的每个相应竖直堆叠内的电荷存储元件。

每个电荷存储元件体现为位于牺牲材料条带42的层级处的电荷存储材料层54L的一部分，并且具有由笔直内侧壁段连接的一对凹形内侧壁段，如图40C所示。每个电荷存储元件的一对凹形内侧壁段接触竖直半导体沟道60的一对凸形外侧壁段。每个电荷存储元件的笔直内侧壁段接触竖直半导体沟道60的笔直外侧壁段，如图40C所示。每个电荷存储元件具有一对凸形外侧壁段，这对凸形外侧壁段在水平剖面图中具有相应的水平凸形轮廓。该对凸形外侧壁段可通过笔直外侧壁段彼此连接。每个电荷存储元件的一对凸形外侧壁段接触阻挡介电层52的一对凹形内侧壁段。每个电荷存储元件的笔直外侧壁段接触阻挡介电层52的笔直内侧壁段，如图40C所示。

参见图41A至图41C，可对于竖直半导体沟道60和存储器膜50选择性地移除第二掩模材料柱226。例如，第二掩模材料柱226可通过灰化移除。

参见图42A至图42C，介电材料诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃可沉积在线沟槽49的剩余体积中。可通过平面化工艺(诸如，凹陷蚀刻或化学机械平面化)来移除介电材料的位于包括绝缘帽盖层70的水平平面上方的多余部分。介电材料的每个剩余部分构成介电芯62。在一个实施方案中，每个介电芯62接触两行竖直半导体沟道60和两个隧穿介电层56。

在一个实施方案中，介电芯62可以在形成材料堆叠条带之后形成在线沟槽49的未填充体积中。介电芯62可形成在绝缘条带32和牺牲材料条带42的物理暴露的侧壁表面上，这些物理暴露的侧壁表面位于横向凹陷部的二维阵列外。介电芯62接触阻挡介电层52、电荷存储材料层54L、隧穿介电层56和竖直半导体沟道60的次表面。如本文所用，元件的次表面是指包括小于元件的整个表面积的25％的表面。相比之下，元件的主表面是指包括超过元件的整个表面积的25％的表面。介电芯62接触每个竖直半导体沟道60的主表面，并且不接触阻挡介电层52、电荷存储材料层54L和隧穿介电层56的主表面。每个阻挡介电层52的主表面接触绝缘条带32和牺牲材料条带42的交替堆叠(32,42)中的相应一个。

参见图43A至图43D、图44A和图44B，每个介电芯62的上端可被竖直地凹陷，例如通过在第一示例性结构上方施加光致抗蚀剂层并对其进行图案化以形成覆盖在介电芯62上面的开口以及通过执行蚀刻工艺来竖直地凹陷，该蚀刻工艺可为各向异性蚀刻工艺或各向同性蚀刻工艺。可移除光致抗蚀剂层，并且可在凹陷部中沉积具有第二导电类型的掺杂的掺杂半导体材料以形成漏极区63。第二导电类型可与第一导电类型相反，并且漏极区63中的第二导电类型的掺杂剂的原子浓度可在5.0×10

参见图45A和45B，背侧通孔腔体79可穿过介电芯62的隔离区形成，使得每个线沟槽49内的剩余材料部分包括至少一个存储器堆叠组件509。每个存储器堆叠组件509包括连接到一行漏极区63的两行竖直半导体沟道60。可以选择背侧通孔腔体79的位置，使得每个牺牲材料条带42接触背侧通孔腔体79中的至少一个背侧通孔腔体。另外，可以选择背侧通孔腔体79的位置，使得牺牲材料条带42内的每个点与背侧通孔腔体79中的最近侧背侧通孔腔体横向间隔开一横向距离，该横向距离不超过后续各向同性蚀刻工艺期间的横向蚀刻距离。

存储器堆叠组件509形成在每个体积中，该每个体积包括初始形成的线沟槽49的体积和形成在牺牲材料条带42的侧壁上方的横向凹陷部的两个邻接的二维阵列的体积的组合。存储器堆叠组件509中的每个存储器堆叠组件包括横向突起区510的两个二维阵列，并且横向突起区510中的每个横向突起区包括相应的电荷存储元件，即离散的电荷存储元件54。存储器堆叠组件509中的每个存储器堆叠组件包括两行竖直半导体沟道60。

参见图46，可以例如使用各向同性蚀刻工艺将蚀刻剂引入背侧通孔腔体79中，该蚀刻剂相对于绝缘条带32、阻挡介电层52和介电芯62的材料选择性地蚀刻牺牲材料条带42的材料。背侧凹陷部43形成在从中移除牺牲材料条带42的体积中。在一个实施方案中，牺牲材料条带42可包括氮化硅，并且绝缘条带32的材料可包括氧化硅。在这种情况下，各向同性蚀刻工艺可包括使用热磷酸的湿法蚀刻工艺。

可以选择各向同性蚀刻工艺的持续时间，使得从绝缘条带32和牺牲材料条带42的每个交替堆叠(32,42)完全移除牺牲材料条带42。每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。

在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下面的绝缘条带32的顶表面和上覆的绝缘条带32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可自始至终具有均匀的高度。存储器堆叠组件509在形成背侧凹陷部43期间为第一示例性结构提供结构支撑。

参见图47和图48A至图48C，背侧阻挡介电层(未示出)可以可选地通过保形沉积工艺形成在背侧凹陷部43中。例如，背侧阻挡介电层可包括介电金属氧化物(诸如氧化铝)。保形沉积工艺可包括例如原子层沉积(ALD)工艺。背侧阻挡介电层的厚度可以在1nm至6nm的范围内，但是也可以使用更小和更大的厚度。

至少一种导电材料可以沉积在背侧凹陷部43的剩余体积中。例如，在不使用背侧阻挡介电层的情况下，金属阻挡层可以在背侧凹陷部43中直接沉积在背侧阻挡介电层的物理暴露表面上，或者沉积在阻挡介电52和绝缘条带32的物理暴露表面上。金属阻挡层包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可包括导电金属氮化物材料诸如TaN、WN或其堆叠，或者可包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm诸如3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在至少一个背侧通孔腔体79的侧壁上的背侧凹陷部43的剩余体积中，并且沉积在绝缘帽盖层70上方。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料可以基本上由至少一种元素金属组成。金属填充材料的至少一种元素金属可以选自例如钨、钴、钌、钼、钛和钽。在一个实施方案中，金属填充材料可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料可以使用含氟前体气体诸如WF

多个导电条带46(即，具有条带形状的导电条带)可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在每个背侧通孔腔体79的侧壁上以及绝缘帽盖层70上方。每个导电条带46包括位于竖直相邻对的绝缘条带32之间的金属阻挡层的一部分和金属填充材料。

例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合将连续导电材料层的沉积的金属材料从每个背侧通孔腔体79的侧壁和从绝缘帽盖层70上方回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电条带46。每个导电条带46可为导电线结构。因此，牺牲材料条带42用导电条带46替换。

每个导电条带46可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电条带46内的该多个控制栅极电极是用于线沟槽49中的NAND串的控制栅极电极。换句话讲，每个导电条带46可以是用作用于该多个竖直存储器器件的公共控制栅极电极的字线。每个竖直半导体沟道60具有横向起伏的竖直剖面轮廓，并且包括横向凸块部分的竖直堆叠，该横向凸块部分的竖直堆叠位于横向凹陷部内的导电条带46的层级处，进入导电条带46的凹形表面中。

参见图49A和图49B，介电材料诸如氧化硅各向异性地沉积在背侧通孔腔体79内。介电材料的各向异性沉积可通过等离子体增强的化学气相沉积(PECVD)来执行，其中介电材料是定向沉积的。可以从包括后向阶梯式介电材料部分65的顶表面的水平平面上方移除沉积的介电材料的多余部分。背侧通孔腔体79中沉积的介电材料的每个部分形成介电柱176。可选地，介电柱176可以是其中包括相应空隙的气隙柱。前述特写图中示出的元件的曲率未在图49B中示出，因为图49B为展开的俯视图，在该俯视图中，曲率在图的比例下不可见。

参见与第二实施方案相关的所有附图，提供了一种三维存储器器件，该三维存储器器件包括：导电条带46和绝缘条带32的交替堆叠，这些交替堆叠位于衬底(9,10)上方并且通过存储器堆叠组件509彼此横向间隔开，其中存储器堆叠组件509沿第一水平方向hd1横向延伸并且沿第二水平方向hd2彼此间隔开，其中：存储器堆叠组件509中的每个存储器堆叠组件包括横向突起区510的两个二维阵列；横向突起区510的两个二维阵列中的每个二维阵列包括横向突起区510的相应二维阵列，该横向突起区从包括存储器堆叠组件509与绝缘条带32的子集之间的界面的相应竖直平面横向向外突起；并且横向突起区510中的每个横向突起区包括相应的电荷存储元件，该相应的电荷存储元件具有一对凹形内侧壁段和一对凸形外侧壁段，该对凹形内侧壁段在水平剖面图中具有相应的水平凹形轮廓，该对凸形外侧壁段在水平剖面图中具有相应的水平凸形轮廓。

在一个实施方案中，该对凹形内侧壁段通过笔直内侧壁段彼此连接，并且该对凸形外侧壁段通过笔直外侧壁段彼此连接。

在一个实施方案中，存储器堆叠组件509中的每个存储器堆叠组件包括两行电荷存储材料层，该两行电荷存储材料层在交替堆叠(32,42)中的相应一个的侧壁上方延伸；并且电荷存储材料层54L中的每个电荷存储材料层包括电荷存储元件的相应竖直堆叠，该相应竖直堆叠是相应电荷存储材料层54L的位于横向突起区510的二维阵列中的相应一个内的部分。

在一个实施方案中，存储器堆叠组件509中的每个存储器堆叠组件包括两行竖直半导体沟道60；并且两行竖直半导体沟道60内的每个竖直半导体沟道横向覆盖在电荷存储元件的相应竖直堆叠上面。在一个实施方案中，存储器堆叠组件509中的每个存储器堆叠组件包括两个隧穿介电层56；并且两个隧穿介电层56中的每个隧穿介电层接触相应行的竖直半导体沟道60。

在一个实施方案中，存储器堆叠组件509中的每个存储器堆叠组件包括介电芯62，该介电芯沿第一水平方向hd1横向延伸并且接触相应存储器堆叠组件509的两行竖直半导体沟道60内的每个竖直半导体沟道60的内侧壁。

在一个实施方案中，每行竖直半导体沟道60内的竖直半导体沟道60通过竖直延伸的区域沿第一水平方向hd1横向间隔开，在该竖直延伸的区域中，介电芯62接触交替堆叠中的一个交替堆叠的绝缘条带32。

在一个实施方案中，两行电荷存储材料层54L内的每个电荷存储材料层54L具有：接触相应的竖直半导体沟道60的第一主表面；接触相应的阻挡介电层52的第二主表面；以及接触介电芯62的一对次表面。在一个实施方案中，介电芯62接触相应的存储器堆叠组件509的两行竖直半导体沟道60。

在一个实施方案中，存储器堆叠组件509中的每个存储器堆叠组件包括两行材料堆叠条带，该两行材料堆叠条带竖直地且横向地覆盖在交替堆叠(32,46)中的相应一个的侧壁上面延伸；并且两行材料堆叠条带中的每个材料堆叠条带包括：接触交替堆叠(32,46)中的相应一个内的绝缘条带32的阻挡介电层52；接触阻挡介电层52的电荷存储材料层54L或浮栅；接触电荷存储材料层54L或浮栅的隧穿介电层56；以及接触隧穿介电层56的竖直半导体沟道60。

在一个实施方案中，阻挡介电层52、电荷存储材料层54L、隧穿介电层56和竖直半导体沟道60中的每一者接触介电芯62。在一个实施方案中，阻挡介电层52、电荷存储材料层54L、隧穿介电层56和竖直半导体沟道60中的每一者具有横向起伏的竖直剖面轮廓，使得阻挡介电层52、电荷存储材料层54L、隧穿介电层56和竖直半导体沟道60的侧壁包括交替堆叠(32,46)的绝缘条带32的层级处的竖直笔直段以及交替堆叠(32,46)的导电条带46的层级处的弯曲横向突起段。

具有曲率的横向凹陷区提供局部电场强度增加的几何形状。存储器膜50中的曲率增强在编程和擦除期间的电场集中，从而降低三维存储器器件的操作电压。各种实施方案的三维存储器器件可通过电场线密度的局部增强并因此通过增强的局部电场强度来提供较低的编程电压和较低的擦除电压。可通过使用低电压编程来降低三维存储器器件的功率消耗。本发明公开了提供在多个平面(如xy平面和zx平面)中具有曲率的横向凹陷区的各种实施方案。通过提供在多个平面中具有曲率的横向凹陷区，所得结构可增强控制栅极性能并提供改善的沟道拐角效应。此外，堆叠层可被最小化以降低生产成本。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。