半导体结构、半导体装置及其形成方法

背景技术

本公开实施例涉及半导体结构、半导体组件及其形成方法。

过去三十年的标准一直是基于硅的半导体装置(例如晶体管和光电二极管)。然而，基于替代性材料的半导体装置愈来愈受到关注。举例来说，基于 III-V族半导体材料的半导体装置已被广泛使用于高功率应用。这是因为III-V 族半导体材料的高电子迁移率和低温度系数使其可以承载大电流且支持高电压。

发明内容

在一些实施例中，本公开提供一种半导体结构，包括衬底；上覆于衬底的有源层；设置在衬底与有源层之间的缓冲层，其中衬底和缓冲层包括在远离有源层的方向上从有源层的底面垂直延伸的多个柱结构；上覆于有源层的上表面的顶部电极；以及位于衬底之下的底部电极，其中底部电极包括导电体和分别沿着柱结构的侧壁从导电体连续地延伸到有源层的下表面的多个导电结构。

在一些实施例中，本公开提供一种半导体装置，包括：包括第一材料的衬底；上覆于衬底且包括与第一材料不同的第一III-V族材料的有源层；上覆于衬底且包括与第一材料和第一III-V族材料不同的第二III-V族材料的缓冲层，其中缓冲层和衬底包括从有源层的底面延伸到低于有源层的底面的点的多个柱结构；直接接触有源层的顶面的顶部电极；以及位于有源层之下的底部电极，其中底部电极侧向包围多个柱结构中的每一柱结构，其中底部电极侧向设置在多个柱结构中的相邻柱结构之间，且其中底部电极直接接触有源层的下表面。

在一些实施例中，本公开提供一种用于形成半导体装置的方法，所述方法包括：在衬底上方形成缓冲层，其中缓冲层包括第一III-V族材料；在缓冲层上方形成有源层，其中有源层包括与第一III-V族材料不同的第二III-V族材料；沿着有源层的第一表面形成顶部电极；图案化缓冲层和衬底以界定多个开口和多个柱结构，使得柱结构通过多个开口中的相应开口彼此侧向偏移，其中图案化工艺暴露有源层的第二表面，其中第二表面与第一表面相对；以及沿着衬底、缓冲层以及有源层形成底部电极，其中底部电极直接接触有源层的第二表面，其中底部电极侧向包围多个柱结构中的每一柱结构。

附图说明

当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。

图1示出具有设置在顶部电极与底部电极之间的有源层的半导体装置的一些实施例的横截面图。

图2A到图2D示出根据图1中的线的图1的半导体装置的一些替代性实施例的各种俯视图。

图3A和图3B示出具有设置在顶部电极与底部电极之间的有源层的半导体装置的一些替代性实施例的横截面图。

图4示出包括内连线结构的半导体装置的一些实施例的横截面图，所述内连线结构上覆于设置在顶部电极与底部电极之间的有源层。

图5到图12示出形成具有上覆于衬底的有源层的III-V族装置的方法的一些实施例的一系列各种视图。

图13示出形成具有上覆于衬底的有源层的III-V族装置的方法的一些实施例的框图。

附图标号说明

100：半导体结构；

102：衬底；

104：缓冲层；

105：第一掺杂区；

106：有源层；

106ls：下表面；

108：第二掺杂区；

108p：突起；

110：未掺杂区；

112：顶部电极；

114：底部电极；

114a：导电体；

114b：导电结构；

115：柱结构；

116：开口；

118：第一节点；

120：第二节点；

200a、200b、200c、200d：俯视图；

300a、300b：半导体装置；

303：接触区；

304：上部缓冲层；

305：异质结；

306：上部电极；

307：耗尽区；

308：漏极节点；

309：路径；

310：栅极电极节点；

312：源极节点；

314：栅极结构；

316：栅极介电层；

400：集成芯片；

402：半导体管芯；

406：III-V族装置；

409：内连线结构；

410：内连线介电结构；

412：隔离结构；

414：导通孔；

416：导电线；

500、600、700、800、900、1100：横截面图；

1000a、1000b、1000c、1000d：俯视图；

1300：方法；

1302、1304、1306、1308、1310、1312、1314：动作；

A-A'、B-B'：线；

D：直径；

d1：距离；

L：长度；

W：宽度。

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简化本公开。当然，这些仅是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上形成可包括第一特征与第二特征直接接触地形成的实施例，且还可包括可在第一特征与第二特征之间形成额外特征从而使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。此重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。

此外，为易于描述，本文中可使用空间相对术语，例如“在…下方”、“下方”、“下部”、“在…上方”、“上部”以及其类似者，来描述如图式中所示出的一个组件或特征与另外一或多个组件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词也可相应地进行解释。

III-V族装置通常形成于硅衬底上。其中，硅衬底是便宜的且可容易地以广泛多种大小获得。形成于硅衬底上的III-V族装置可包括上覆于硅衬底的缓冲层和上覆于缓冲层的有源层。硅衬底可具有(111)结晶取向且接触缓冲层。缓冲层可包括氮化铝镓且充当用于形成上覆层(例如，可包括氮化镓的有源层)的晶种层。有源层上覆于缓冲层且可包括一或多个掺杂区，使得III-V族装置被配置成晶体管、二极管等。顶部电极接触有源层的上表面。移除至少一部分的缓冲层和硅衬底，以暴露有源层的下表面，使得底部电极可沿着有源层的下表面设置。这有助于底部电极具有与有源层的欧姆接触。

III-V族装置可以多个不同方式形成。举例来说，缓冲层可形成在硅衬底上方，且有源层可形成在缓冲层上方。由于有源层形成于缓冲层上方，有源层的晶格常数将与缓冲层的晶格常数一致，使得有源层在形成于缓冲层上之后具有应变晶格常数(例如，有源层将具有较短晶格常数)。应变晶格常数可提高跨过有源层的电荷载流子(例如，电子及/或电洞)的迁移率。此外，管芯可旋转且随后接合到上覆于载体衬底的底部电极，使得有源层的下表面接触底部电极。硅衬底和缓冲层可执行移除工艺以移除，由此暴露有源层的上表面。最终，沿着有源层的上表面形成顶部电极。然而，在此配置中，工艺是复杂的，且移除缓冲层可能会松弛有源层的应变晶格常数，由此引发有源层中的错位。继而增加与形成III-V族装置相关的时间和成本及/或降低III-V 族装置的效能。在另一个实例中，在缓冲层上方形成有源层之后，可沿着有源层的上表面形成顶部电极。随后，刻蚀硅衬底和缓冲层直到暴露有源层的下表面为止，由此在缓冲层和硅衬底中形成相对大且连续的开口。最终，底部电极沿着有源层的下表面形成且沿开口排列。然而，形成开口的刻蚀工艺在与开口对准的区中引起有源层的应变晶格常数的松弛。这继而可能引起在有源层内的底部电极的整个宽度的错位，所述底部电极的宽度可延伸穿过有源层的整个厚度，由此降低III-V族装置的效能(例如，降低III-V族装置的击穿电压)。

因此，本公开涉及一种具有底部电极的III-V族装置，底部电极沿着界定于缓冲层和硅衬底内的多个侧壁延伸以接触有源层的下表面。在一些实施例中，III-V族装置包括上覆于缓冲层的有源层和位于缓冲层之下的硅衬底。有源层以具有应变晶格常数的方式形成于缓冲层上。顶部电极沿着有源层的上表面延伸。缓冲层和硅衬底包括彼此以多个开口侧向偏移的多个柱，所述多个开口延伸穿过缓冲层和硅衬底。底部电极沿着所述柱且跨过有源层的下表面连续地延伸，使得底部电极与有源层形成欧姆接触。缓冲层和硅衬底内的多个柱可防止及/或减轻跨有源层在底部电极的宽度的应变晶格常数的松弛。这继而减轻及/或消除有源层中的错位，由此提高III-V族装置的效能同时降低制造III-V族装置的复杂度。

图1示出具有设置于衬底102上方的有源层106的半导体结构100的一些实施例的横截面图。

在一些实施例中，半导体结构100可被配置为III-V族装置。举例来说，在一些实施例中，III-V族装置可被配置为二极管。衬底102可例如为或包括单晶硅、碳化硅或某一其它半导体材料，及/或可例如具有(111)结晶取向或某一其它结晶取向。缓冲层104上覆于衬底102且包括第一III-V族材料(例如，Al

缓冲层104可例如用于补偿衬底102与有源层106之间的晶格常数、结晶结构、热膨胀系数或前述项的任何组合的差值。在一些实施例中，有源层 106可外延生长，使得有源层106包括其晶格中的应力。应力可例如提高有源层106内的电荷载流子(例如，电子及/或电洞)的迁移率，由此提高III-V 族装置的效能。缓冲层104有助于形成和维持有源层106的晶格中的应力。

在一些实施例中，有源层106包括第一掺杂区105、第二掺杂区108以及垂直地设置在第一掺杂区105与第二掺杂区108之间的未掺杂区110。在一些实施例中，第一掺杂区105可包括第一掺杂类型(例如，p型)，而第二掺杂区108可包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在其它实施例中，第一掺杂类型是p型而第二掺杂类型是n型，或反之亦然。在一些实施例中，未掺杂区110可未掺杂，使得未掺杂区110可例如为或包括固有氮化镓。顶部电极112上覆于有源层106，而底部电极114位于有源层 106之下。在一些实施例中，顶部电极112直接接触第一掺杂区105。在一些实施例中，第一节点118电耦合到顶部电极112(例如，借助于导电线及/或穿孔(未绘示))，且第二节点120电耦合到底部电极114(例如，借助于导电线及/或穿孔(未绘示))。在III-V族装置的操作期间，适当偏压条件施加到第一节点118及第二节点120，使得电荷载流子(例如，电洞或电子)可从顶部电极112跨过有源层106行进到底部电极114。举例来说，如果将大于零伏特的电压施加在第一节点118，电流可从顶部电极112跨过有源层106 流动到底部电极114。在各种实施例中，III-V族装置可被配置为二极管，例如PiN二极管。

在一些实施例中，衬底102和缓冲层104各自包括多个柱结构115。多个柱结构115的侧壁界定多个开口116，使得多个柱结构115可通过多个开口 116中的对应开口彼此分离。举例来说，柱结构115可以距离d1彼此侧向分离。在一些实施例中，距离d1是非零的。底部电极114沿着衬底102和缓冲层104的侧壁连续地延伸到有源层106的下表面106ls。此外，多个柱结构115 侧向分布底部电极114的宽度上，使得底部电极114可与有源层106形成欧姆接触，而缓冲层104可补偿衬底102与有源层106之间的晶格常数的差值。这继而有助于底部电极114与有源层106具有良好的电连接(即，欧姆接触) 同时维持有源层106的晶格中的应力，由此防止有源层106内的错位并提高 III-V族装置的效能(例如，增大III-V族装置的击穿电压)。

在其它实施例中，底部电极114包括导电体114a和多个导电结构114b。导电体114a沿着衬底102的底面连续地延伸，且多个导电结构114b各自从导电体114a沿着衬底102和缓冲层104的侧壁延伸，以接触有源层106的下表面106ls。导电结构114b通过多个柱结构115中的相邻柱结构彼此侧向分离。在一些实施例中，多个导电结构114b各自具有U形。

图2A示出沿着线A-A'截得的图1的半导体结构100的一些实施例的俯视图200a。

如图2A中所示出，在从上方观察时，多个开口116可具有正方形、矩形等等。在其它实施例中，底部电极114的导电结构114b可各自包括与多个开口116相同的形状，使得导电结构114b可具有矩形棱柱形状。此外，衬底102 连续地侧向包覆在导电结构114b周围，使得柱结构115将相邻导电结构114b 彼此侧向分离。在一些实施例中，导电结构114b中的每一个的宽度W小于约0.2微米。在其它实施例中，如果宽度W大于约0.2微米，那么导电结构114b各自可能过大以使得有源层(图1的106)的晶格中的应力可以释放及/ 或松弛，由此降低半导体结构(图1的100)的击穿电压。在其它实施例中，导电结构114b的宽度W可等于导电结构114b的长度L。

图2B示出沿着线A-A'截得的图1的半导体结构100的一些替代性实施例的俯视图200b。

如图2B中所示出，在从上方观察时，多个开口116可具有圆形形状、椭圆形形状等等。在其它实施例中，底部电极114的导电结构114b可能各自包括与多个开口116相同的形状，使得导电结构114b可能各自具有圆柱形形状。在一些实施例中，导电结构114b中的每一个的直径D小于约0.2微米。在其它实施例中，如果直径D大于约0.2微米，那么导电结构114b各自可能过大以使得有源层(图1的106)的晶格中的应力可以释放及/或松弛，由此降低半导体结构(图1的100)的击穿电压。

图2C示出沿着线A-A'截得的图1的半导体结构100的一些替代性实施例的俯视图200c。

如图2C中所示出，在从上方观察时，多个开口116可具有矩形形状或另一合适的形状。在一些实施例中，底部电极114的导电结构114b可能各自包括与多个开口116相同的形状，使得导电结构114b可能各自具有矩形棱柱形状。在一些实施例中，导电结构114b中的每一个的宽度W小于约0.2微米。在其它实施例中，如果宽度W大于约0.2微米，那么导电结构114b各自可能过大以使得有源层(图1的106)的晶格中的应力可以释放及/或松弛，由此降低半导体结构(图1的100)的击穿电压。在其它实施例中，导电结构114b 的宽度W可小于导电结构114b的长度L，例如，所述长度L可为宽度W的约2倍、4倍、6倍或8倍。

图2D示出沿着线A-A'截得的图1的半导体结构100的一些替代性实施例的俯视图200d。

如图2D中所示出，在从上方观察时，多个开口116可具有多边形形状(例如六边形形状)或另一合适的形状。在一些实施例中，底部电极114的导电结构114b可能各自包括与多个开口116相同的形状。在一些实施例中，每一导电结构114b的多边形形状的每一边的长度L小于约0.2微米。在其它实施例中，如果长度L大于约0.2微米，那么导电结构114b各自可能过大以使得有源层(图1的106)的晶格中的应力可以释放及/或松弛，由此降低半导体结构(图1的100)的击穿电压。

图3A示出具有设置于衬底102上方的有源层106的半导体装置300a的一些实施例的横截面图。

半导体装置300a包括设置在衬底102与有源层106之间的缓冲层104。在一些实施例中，底部电极114延伸穿过衬底102和缓冲层104以接触有源层106的下表面106ls，使得底部电极114与有源层106形成欧姆接触。在一些实施例中，有源层106包括未掺杂区110、第一掺杂区105以及第二掺杂区108。在其它实施例中，第二掺杂区108包括穿过第一掺杂区105连续地延伸到未掺杂区110的突起108p。在一些实施例中，第一掺杂区105包括第一掺杂类型(例如p型)，而第二掺杂区108包括与第一掺杂类型相反的第二掺杂类型(例如n型)。在其它实施例中，第一掺杂类型是p型而第二掺杂类型是n型，或反之亦然。在一些实施例中，未掺杂区110可未掺杂，使得未掺杂区110可例如为或包括有源层106所包括的材料(例如氮化镓)的固有区。

半导体装置300a更包括上覆于有源层106的上部缓冲层304。在一些实施例中，上部缓冲层304和缓冲层104可能各自包括第一III-V族材料(例如， Al

在一些实施例中，顶部电极112上覆于上部缓冲层304且可被配置为半导体装置300a的栅极电极，底部电极114可被配置为第一源极/漏极区电极，且上部电极306可被配置为第二源极/漏极区电极。因此，半导体装置300a 可被配置为垂直晶体管。在其它实施例中，半导体装置300a可在增强模式下操作，其中归因于未掺杂区110与上部缓冲层304之间的带隙的差值，二维电子气体(two-dimensional electron gas，2DEG)及/或二维电洞气体(two-dimensional hole gas，2DHG)可沿着上部缓冲层304与未掺杂区110之间的异质结305形成。在一些实施例中，顶部电极112、底部电极114及/或上部电极306可各自例如为或包括钛、钽、氮化钛、铝、铜、另一合适的导电材料，或前述项的任何组合。

在一些实施例中，栅极电极节点310电耦合到顶部电极112，漏极节点 308电耦合到底部电极114，并且另外，源极节点312电耦合到上部电极306。前述节点可借助于导电线及/或穿孔(未绘示)电耦合到相应电极。通过将合适的偏压条件施加到栅极电极节点310、漏极节点308及/或源极节点312，电荷载流子(例如，电子或电洞)可沿着例如路径309从上部电极306行进到底部电极114。在其它实施例中，电荷载流子可沿着异质结305行进。在各种实施例中，通过将适当的偏压条件施加到栅极电极节点310及/或源极节点312，导电沟道可形成于有源层106的耗尽区307内，使得电荷载流子可沿着耗尽区307内的导电沟道行进到第二掺杂区108。由于柱结构115在底部电极114的宽度上侧向隔开，有源层106的晶格中的应力可得以维持，由此增大半导体装置300a的击穿电压。

图3B示出根据图3A的半导体装置300a的一些替代性实施例的半导体装置300b的一些实施例的横截面图。

在一些实施例中，半导体装置300b包括栅极结构314，所述栅极结构314 包括由栅极介电层316包围的顶部电极112。顶部电极112和栅极介电层316 可设置在延伸穿过有源层106的沟槽内。在一些实施例中，栅极介电层316 可例如为或包括二氧化硅、高k介电材料、另一合适的介电材料，或前述项的任何组合。有源层106可包括第一掺杂区105、未掺杂区110、第二掺杂区 108以及接触区303。在一些实施例中，第一掺杂区105可包括第一掺杂类型 (例如，p型)，而第二掺杂区108可包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在一些实施例中，第一掺杂区105及第二掺杂区108可具有大致相同的掺杂浓度。接触区303可包括具有比第一掺杂区105及/或第二掺杂区108更高的掺杂浓度的第二掺杂类型(例如，n型)。在其它实施例中，未掺杂区110未掺杂且可例如包括固有氮化镓。

在一些实施例中，栅极介电层316沿着顶部电极112的侧壁和下表面连续地延伸且被配置成将顶部电极112与有源层106分离。此外，在半导体装置300b的操作期间，通过将适当偏压条件施加在栅极电极节点310及/或源极节点312，由顶部电极112产生的电场可在第一掺杂区105及/或未掺杂区110内形成选择性导电沟道。因此，电荷载流子(例如，电子)可沿着选择性导电沟道从上部电极306行进到第二掺杂区108及/或底部电极114。

图4示出包括上覆于有源层106的内连线结构409的集成芯片400的一些实施例的横截面图。

在一些实施例中，集成芯片400包括位于有源层106之下的衬底102和位于衬底102之下的半导体管芯402。在一些实施例中，半导体管芯402可例如为专用集成电路(application-specific integrated circuit，ASIC)，其中半导体管芯402可包括上覆于ASIC衬底的ASIC内连线结构。在ASIC衬底内 /上方设置一或多个半导体装置(未绘示)。衬底102可例如为或包括单晶硅、碳化硅或某一其它半导体材料，及/或可例如具有(111)结晶取向或某一其它结晶取向。此外，衬底102可例如为块状衬底及/或可例如为半导体芯片。

缓冲层104上覆于衬底102，而有源层106上覆于缓冲层104。在一些实施例中，缓冲层104可例如用于补偿衬底102与有源层106之间的晶格常数、结晶结构、热膨胀系数或前述项的任何组合的差值。在其它实施例中，缓冲层包括具有第一带隙的第一III-V族材料，且有源层106包括具有与第一带隙不同的第二带隙的第二III-V族材料。举例来说，在有源层106为氮化镓(GaN) 的情况下，缓冲层104可为氮化铝镓(AlGaN)，其中AlGaN具有约4电子伏特(eV)的带隙，而GaN具有约3.4电子伏特的带隙。

在一些实施例中，有源层106包括第一掺杂区105、第二掺杂区108以及设置在第一掺杂区105与第二掺杂区108之间的未掺杂区110。在一些实施例中，第一掺杂区105可包括第一掺杂类型(例如，p型)，而第二掺杂区 108可包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在其它实施例中，第一掺杂类型是p型且第二掺杂类型是n型，或反之亦然。在一些实施例中，未掺杂区110可未掺杂，使得未掺杂区110可例如为或包括固有氮化镓(GaN)。顶部电极112上覆于有源层106，而底部电极114位于有源层 106之下。因此，在一些实施例中，III-V族装置406设置在有源层106内/上。 III-V族装置406可包括顶部电极112、底部电极114、第一掺杂区105、第二掺杂区108，及/或未掺杂区110。在其它实施例中，III-V族装置406被配置成二极管，如图1中所描述。在一些实施例中，绝缘结构404设置在底部电极114的侧壁之间。在其它实施例中，绝缘结构404可例如为或包括空气、介电材料(例如二氧化硅、氮化硅)、前述项的组合，或另一合适的材料。

在其它实施例中，隔离结构412设置在有源层106内且可侧向包围第一掺杂区105。隔离结构412可例如为或包括空气、介电材料(例如二氧化硅、氮化硅、碳化硅)、另一合适的介电材料、前述项的组合等等。隔离结构412 可被配置为浅沟槽隔离(shallow trenchisolation，STI)结构，使得隔离结构 412将第一掺杂区105与其它装置及/或设置于有源层106上/内的装置电隔离。内连线结构409上覆于有源层106。内连线结构409可例如包括内连线介电结构410、一或多个导通孔414及/或一或多个导电线416。在一些实施例中，内连线介电结构410可例如为或包括多个层间介电(inter-level dielectric，ILD) 层。在其它实施例中，多个ILD层可例如各自为或包括二氧化硅、低k介电材料、极低k介电材料、前述项的组合，或另一合适的介电材料。在其它实施例中，一或多个导通孔414及/或导电线416可各自为或包括铝、铜、钨、钛、前述项的组合，或另一合适的导电材料。在一些实施例中，内连线结构 409被配置成借助于例如另一集成芯片(未绘示)将III-V族装置406电耦合到其它导电层及/或其它半导体装置。

在一些实施例中，缓冲层104和衬底102包括从有源层106延伸到半导体管芯402的多个柱结构115。底部电极114侧向围封多个柱结构115而延伸，且沿着柱结构115延伸，以接触有源层106的下表面。因此，底部电极114 可被配置成将有源层106电耦合到半导体管芯402。在其它实施例中，底部电极114可直接电耦合到第二掺杂区108，而顶部电极112可直接电耦合到第一掺杂区105。在一些实施例中，底部电极114及/或顶部电极112可例如各自为或包括铝、铜、钛、钨、钽、前述项的组合，或另一合适的导电材料。

图5到图12示出用于形成具有上覆于衬底的有源层的III-V族装置的方法的一些实施例的一系列各种视图500到视图1200。尽管参考方法描述图5 到图12中所绘示的各种视图500到视图1200，但应了解，图5到图12中所绘示的结构不限于所述方法而实际上可单独独立于所述方法。此外，尽管图 5到图12被描述为一系列动作，但是应了解，这些动作不限于所述动作次序，可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，说明和/或描述的一些动作可完全或部分地省略。

如图5的横截面图500中所示，提供衬底102，且将缓冲层104形成于衬底102上方。在一些实施例中，衬底102可例如为或包括单晶硅、碳化硅或某一其它半导体材料，及/或可例如具有(111)结晶取向或某一其它结晶取向。在其它实施例中，缓冲层104可例如为或包括氮化铝镓(Al

如图6的横截面图600中所示，有源层106外延地形成于缓冲层104上方。有源层106可通过例如分子束外延法(molecular beam epitaxy，MBE)、金属有机气相外延法(metalorganic vapor phase epitaxy，MOVPE)、其它气相外延法(vapor phase epitaxy，VPE)、液相外延法(liquid phase epitaxy，LPE)、其它合适的外延工艺，或前述项的任何组合形成。举例来说，在一些实施例中，有源层106可完全由MBE形成。在一些实施例中，有源层106可在将有源层106沉积在缓冲层104上方之前或之后掺杂，使得有源层106包括第一掺杂区105和第二掺杂区108。在一些实施例中，第一掺杂区105包括第一掺杂类型(例如p型)，而第二掺杂区108包括与第一掺杂类型相反的第二掺杂类型(例如n型)。有源层106以可以使得未掺杂区110垂直设置在第一掺杂区105与第二掺杂区108之间的方式掺杂。在一些实施例中，缓冲层104 可例如用于补偿衬底102与有源层106之间的晶格常数、结晶结构、热膨胀系数或前述项的任何组合的差值。

在一些实施例中，在形成有源层106之前，有源层106具有与缓冲层104 的晶格常数不同的初始晶格常数。由于有源层106沉积(例如，通过外延工艺)在缓冲层104上方及/或接合到所述缓冲层104，有源层106的初始晶格常数将与缓冲层104的晶格常数一致，使得有源层106在形成于缓冲层104 上方及/或上之后具有带应变晶格常数的应变晶格。有源层106的此应变晶格常数小于有源层106的初始晶格常数，由此可增大形成于有源层106内及/或上的III-V型装置的击穿电压。

如图7的横截面图700中所示，隔离结构412形成于有源层106中。在一些实施例中，用于形成隔离结构412的工艺可包括：将掩模层(未绘示) 沉积在有源层106上方；根据掩模层图案化有源层106以界定一或多个开口；将介电材料沉积于一或多个开口中，由此界定隔离结构412；以及执行移除工艺以移除掩模层。在一些实施例中，沉积介电材料可被省略，使得隔离结构412被省略及/或包括空气。

如图8的横截面图800中所示，于有源层106上方形成顶部电极112。在一些实施例中，顶部电极112可例如通过CVD、PVD、无电镀、电镀，或另一合适的沉积或生长工艺来沉积。

如图9的横截面图900中所示，将图8的结构旋转，并于衬底102上方形成掩模层902。在一些实施例中，掩模层902包括界定多个开口的多个侧壁。在其它实施例中，衬底102及/或缓冲层104根据掩模层902而图案化，由此界定多个开口116和多个柱结构115。在一些实施例中，图案化工艺包括将衬底102及/或缓冲层104的未掩蔽区暴露于一或多个刻蚀剂直到到达有源层106为止。在其它实施例中，图案化工艺过度刻蚀和移除有源层106的至少一部分。在其它实施例中，以不会到达未掺杂区110的方式执行图案化工艺。在一些实施例中，多个柱结构115以距离d1彼此侧向偏移。距离d1可例如是非零的。在其它实施例中，柱结构115被配置成维持有源层106的应变晶格常数。

在一些实施例中，由于对衬底102及/或缓冲层104执行的图案化工艺界定了柱结构115，因此不会发生有源层106的应变晶格的释放及/或松弛。此外，于有源层106内可能并不形成错位。在其它实施例中，如果省略(未绘示)多个柱结构115及/或多个开口116为单个大开口，那么在有源层106的应变晶格中可能会发生松弛。这可将有源层106的晶格常数提高到大于应变晶格常数的值，及/或使得有源层106的所得晶格常数与缓冲层104的晶格常数不一致。在这类实施例中，这可降低形成于有源层106内及/或上的III-V 族装置的击穿电压。因此，由于柱结构115维持有源层106的应变晶格，因此形成于提高有源层106内及/或上的III-V族装置的效能。

图10A示出沿着线B-B'截得的根据图9的结构的一些替代性实施例的俯视图1000a。如图10A中所示出，多个开口116可能各自具有矩形形状或正方形形状。在其它实施例中，多个开口116彼此侧向偏移非零距离，使得开口116以不连续图案布置且彼此不连接。在一些实施例中，开口116中的每一个的长度L及/或宽度W各自小于约0.2微米。在其它实施例中，如果宽度W及/或长度L分别大于约0.2微米，那么开口116各自可能过大以使得有源层(图9的106)的晶格中的应力可释放及/或松弛，由此增大有源层(图9 的106)的晶格常数。

图10B示出沿着线B-B'截得的根据图9的结构的一些替代性实施例的俯视图1000b。如图10B中所示出，多个开口116可能各自具有圆形形状或椭圆形形状。在一些实施例中，开口116中的每一个的直径D小于约0.2微米。在其它实施例中，如果直径D大于约0.2微米，那么开口116各自可能过大使得有源层(图9的106)的晶格中的应力释放及/或松弛，由此增大有源层 (图9的106)的晶格常数。

图10C示出沿着线B-B'截得的根据图9的结构的一些替代性实施例的俯视图1000c。如图10C中所示出，多个开口116可能各自具有细长矩形形状，使得每一开口116的长度L大于开口116的宽度W。在一些实施例中，开口 116中的每一个的宽度W小于约0.2微米。在其它实施例中，如果宽度W大于约0.2微米，那么开口116各自可能过大使得有源层(图9的106)的晶格中的应力释放及/或松弛，由此增大有源层(图9的106)的晶格常数。

图10D示出沿着线B-B'截得的根据图9的结构的一些替代性实施例的俯视图1000d。如图10D中所示出，多个开口116可能各自具有多边形形状(例如六边形形状)或另一合适的形状。在一些实施例中，每一开口116的多边形形状的每一侧的长度L小于约0.2微米。在其它实施例中，如果长度L大于约0.2微米，那么开口116各自可能过大使得有源层(图9的106)的晶格中的应力释放及/或松弛，由此增大有源层(图9的106)的晶格常数。

如图11的横截面图1100中所示，沿着衬底102、缓冲层104以及有源层 106形成底部电极114，使得底部电极114至少部分地填充开口116。这部分地界定III-V族装置406。在一些实施例中，底部电极114在多个开口116中的每一开口之间连续地延伸且直接接触有源层106。在其它实施例中，底部电极114可例如通过CVD、PVD、无电镀、电镀，或另一合适的沉积或生长工艺来沉积。

如图12的横截面图1200中所示，将衬底102接合到半导体管芯402，并沿着有源层106形成内连线结构409。在一些实施例中，在将衬底102接合到半导体管芯402之前，底部电极114的侧壁之间形成绝缘结构404于。此外，在形成绝缘结构404之后，将衬底102接合到半导体管芯402。在一些实施例中，接合工艺可包括执行共晶接合、熔融接合及/或混合接合。在其它实施例中，将衬底102接合到半导体管芯402，旋转结构并且将内连线结构409形成于有源层106上方。在一些实施例中，内连线结构409包括内连线介电结构410、一或多个导通孔414及/或一或多个导电线416。在一些实施例中，内连线介电结构410可通过一或多个沉积工艺(例如CVD、PVD、 ALD或另一合适的生长或沉积工艺)形成。在其它实施例中，一或多个导通孔414及/或一或多个导电线416可通过单镶嵌工艺或双镶嵌工艺形成。

图13示出根据本公开的用于形成具有上覆于衬底的有源层的III-V族装置的方法1300。尽管方法1300说明及/或描述一系列动作或事件，但应了解，方法1300不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所图示的不同次序进行，和/或可同时进行。另外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所示出的动作或事件，且可包括其它未示出的动作或事件。

在动作1302处，在衬底上方形成缓冲层，其中缓冲层包括第一III-V族材料。图5示出对应于动作1302的一些实施例的横截面图500。

在动作1304处，在缓冲层上方形成有源层。有源层包括与第一III-V族材料不同的第二III-V族材料。图6示出对应于动作1304的一些实施例的横截面图600。

在动作1306处，沿着有源层的第一侧形成顶部电极。图8示出对应于动作1306的一些实施例的横截面图800。

在动作1308处，沿着衬底的表面形成掩模层。图9示出对应于动作1308 的一些实施例的横截面图900。

在动作1310处，根据掩模层执行图案化工艺以界定多个开口和多个柱结构。图案化工艺刻蚀穿过衬底和缓冲层的整体厚度。图9示出对应于动作1310 的一些实施例的横截面图900。

在动作1312处，沿着衬底、缓冲层以及有源层形成底部电极，其中底部电极直接接触有源层的第二侧且侧向包围柱结构。所述第二侧与所述第一侧相对。图11示出对应于动作1312的一些实施例的横截面图1100。

在动作1314处，沿着有源层的第一侧形成内连线结构，使得内连线结构电耦合到顶部电极。图12示出对应于动作1314的一些实施例的横截面图 1200。

相应地，在一些实施例中，本公开涉及一种半导体结构。半导体结构包括上覆于衬底的缓冲层和上覆于缓冲层的有源层。缓冲层和衬底包括从有源层的底面延伸到低于有源层的底面的点的多个柱结构。底部电极沿着有源层的下表面设置且沿着多个柱结构延伸，使得多个柱结构在底部电极的宽度上侧向隔开。

在一些实施例中，本申请案提供一种半导体结构，包括衬底；上覆于衬底的有源层；设置在衬底与有源层之间的缓冲层，其中衬底和缓冲层包括在远离有源层的方向上从有源层的底面垂直延伸的多个柱结构；上覆于有源层的上表面的顶部电极；以及位于衬底之下的底部电极，其中底部电极包括导电体和分别沿着柱结构的侧壁从导电体连续地延伸到有源层的下表面的多个导电结构。

在一些实施例中，所述有源层的所述底面从所述有源层的所述下表面垂直偏移非零距离。

在一些实施例中，所述底部电极直接接触所述有源层且与所述有源层形成欧姆接触。

在一些实施例中，所述有源层包括第一III-V族材料，且所述缓冲层包括与所述第一III-V族材料不同的第二III-V族材料。

在一些实施例中，所述导电结构分别包括多个相对的细长垂直导电段和水平导电段，其中所述水平导电段在所述多个相对的细长垂直导电段之间连续地延伸，其中所述水平导电段沿着所述有源层的所述下表面连续地延伸，且其中所述多个相对的细长垂直导电段分别沿着所述衬底的侧壁连续地延伸到所述缓冲层的侧壁。

在一些实施例中，所述多个柱结构彼此侧向偏移所述多个导电结构中的相邻导电结构。

在一些实施例中，所述多个柱结构在所述底部电极的外侧壁之间侧向隔开。

在一些实施例中，所述有源层包括：第一掺杂区，包括第一掺杂类型；以及第二掺杂区，包括与所述第一掺杂类型相反的第二掺杂类型，其中所述第一掺杂区与所述第二掺杂区垂直偏移未掺杂区。

在一些实施例中，所述顶部电极直接接触所述第一掺杂区，且所述底部电极直接接触所述第二掺杂区。

在一些实施例中，所述的半导体结构，进一步包括：上部缓冲层，设置在所述有源层与所述顶部电极之间，其中所述上部缓冲层包括与所述缓冲层相同的材料；未掺杂区，设置在所述有源层内，其中所述未掺杂区接触所述上部缓冲层；第一掺杂区，设置在所述有源层内且位于所述未掺杂区之下，其中所述第一掺杂区包括第一掺杂类型；以及第二掺杂区，设置在所述有源层内且位于所述未掺杂区之下，其中所述第二掺杂区包括与所述第一掺杂类型相反的第二掺杂类型，其中所述第二掺杂区包括延伸穿过所述第一掺杂区以接触所述未掺杂区的突起。

在一些实施例中，本申请案提供一种半导体装置，包括：包括第一材料的衬底；上覆于衬底且包括与第一材料不同的第一III-V族材料的有源层；上覆于衬底且包括与第一材料和第一III-V族材料不同的第二III-V族材料的缓冲层，其中缓冲层和衬底包括从有源层的底面延伸到低于有源层的底面的点的多个柱结构；直接接触有源层的顶面的顶部电极；以及位于有源层之下的底部电极，其中底部电极侧向包围多个柱结构中的每一柱结构，其中底部电极侧向设置在多个柱结构中的相邻柱结构之间，且其中底部电极直接接触有源层的下表面。

在一些实施例中，所述多个柱结构包括彼此侧向偏移非零距离的第一柱结构和第二柱结构，其中所述底部电极从所述第一柱结构的侧壁连续地延伸到所述第二柱结构的侧壁，其中所述底部电极沿着所述非零距离直接接触所述有源层。

在一些实施例中，所述底部电极直接接触所述第一柱结构的底面且直接接触所述第二柱结构的底面。

在一些实施例中，所述第一材料是硅，所述第一III-V族材料是氮化镓，且所述第二III-V族材料是氮化铝镓。

在一些实施例中，所述底部电极包括界定多个开口的多个侧壁。

在一些实施例中，所述开口在从上方观察时是矩形的。

在一些实施例中，在从上方观察时，所述底部电极连续地包围所述多个开口中的相应开口。

在一些实施例中，本申请案提供一种用于形成半导体装置的方法，所述方法包括：在衬底上方形成缓冲层，其中缓冲层包括第一III-V族材料；在缓冲层上方形成有源层，其中有源层包括与第一III-V族材料不同的第二III-V 族材料；沿着有源层的第一表面形成顶部电极；图案化缓冲层和衬底以界定多个开口和多个柱结构，使得柱结构通过多个开口中的相应开口彼此侧向偏移，其中图案化工艺暴露有源层的第二表面，其中第二表面与第一表面相对；以及沿着衬底、缓冲层以及有源层形成底部电极，其中底部电极直接接触有源层的第二表面，其中底部电极侧向包围多个柱结构中的每一柱结构。

在一些实施例中，形成所述缓冲层包括执行金属有机化学气相沉积工艺，其中形成所述有源层包括执行分子束外延工艺。

在一些实施例中，所述图案化工艺移除至少一部分的所述有源层。

前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，他们可轻易地将本公开用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优点的其它过程和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和更改。