浅沟槽隔离结构的形成方法

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种浅沟槽隔离结构的形成方法。

背景技术

随着半导体工艺进入深亚微米时代，0.13um以下的元件例如CMOS器件中，NMOS晶体管和PMOS晶体管之间的隔离均采用STI(Shallow Trench Isolation，浅沟槽隔离)工艺形成。

传统的STI的形成方法通常包括下列步骤：首先，提供半导体基底，在半导体基底上形成刻蚀阻挡层；接着，在所述刻蚀阻挡层上形成光掩膜图形，使得所述刻蚀阻挡层的部分区域被暴露；对刻蚀阻挡层及刻蚀阻挡层下层的半导体基底进行刻蚀，在所述刻蚀阻挡层和所述半导体基底中形成沟槽；接着，向所述沟槽内填充绝缘介质，形成STI。但这种方法形成的STI在晶圆中心和晶圆边缘的差异较大，一般晶圆边缘的STI厚度较薄，而导致晶圆中心/边缘(wafer center/edge)的差异，则在后续FG poly CMP时会产生多晶硅残留物(Poly residue)导致器件相关BIN16 fail，而影响产品良率。具体的，可参阅图1所示的采用现有工艺形成的STI在晶圆面内的分布示意图，如图1所示，在晶圆面内存在多晶硅残留物，且STI厚度在晶圆中心/边缘(wafer center/edge)存在差异。

发明内容

本发明在于提供一种浅沟槽隔离结构的形成方法，包括：S1：提供一半导体衬底，半导体衬底内形成有浅沟槽，浅沟槽隔离出有源区；S2：在浅沟槽的侧壁生长浅沟槽侧壁氧化层；S3：在所述氧化层上采用高深宽比沉积工艺形成第一层绝缘介质；以及S4：在该第一层绝缘介质之上采用高密度等离子体沉积工艺形成第二层绝缘介质。

更进一步的，还包括：S5：进行退火工艺；以及S6：进行平坦化工艺。

更进一步的，形成浅沟槽为：在半导体衬底上形成刻蚀阻挡层，接着，在所述刻蚀阻挡层上形成光掩膜图形，使得所述刻蚀阻挡层的部分区域被暴露，然后，对刻蚀阻挡层及刻蚀阻挡层下层的半导体衬底进行刻蚀，以在所述刻蚀阻挡层和所述半导体衬底中形成所述浅沟槽。

更进一步的，第一层绝缘介质和第二层绝缘介质的材料相同。

更进一步的，第一层绝缘介质和第二层绝缘介质为氧化硅层。

更进一步的，第一层绝缘介质与第二层绝缘介质的厚度比为1.5:1至3:1之间。

更进一步的，所述平坦化工艺为化学机械研磨工艺。

更进一步的，所述半导体衬底为硅衬底。

更进一步的，第一层绝缘介质的厚度为3500埃米至4100埃米之间。

更进一步的，第二层绝缘介质的厚度为1400埃米至2000埃米之间。

附图说明

图1为采用现有工艺形成的STI在晶圆面内FG poly residue的分布示意图。

图2为本发明一实施例的浅沟槽隔离结构的形成方法流程图。

图3a-图3d为本发明一实施例的浅沟槽隔离结构的形成过程中器件的剖面示意图。

图4为本发明的采用HARP和HDP与现有技术的采用HARP形成的STI的厚度对比数据图。

图5a为现有技术的采用HARP形成的STI在晶圆面内的厚度分布示意图。

图5b为本发明的采用HARP和HDP形成的STI在晶圆面内的厚度分布示意图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本发明一实施例中，在于提供一种浅沟槽隔离结构的形成方法，具体的，请参阅图2所示的本发明一实施例的浅沟槽隔离结构的形成方法流程图。具体的，本发明一实施例的浅沟槽隔离结构的形成方法，包括：S1：提供一半导体衬底，半导体衬底内形成有浅沟槽，浅沟槽隔离出有源区；S2：在浅沟槽的侧壁生长浅沟槽侧壁氧化层；S3：在所述氧化层上采用高深宽比沉积工艺(High Aspect Ratio Deposition,HARP)形成第一层绝缘介质；以及S4：在该第一层绝缘介质之上采用高密度等离子体沉积工艺(HDP)形成第二层绝缘介质。

如此，通过将在浅沟槽内形成绝缘介质分为通过高深宽比沉积工艺在浅沟槽侧壁氧化层之上形成第一层绝缘介质和通过高密度等离子体沉积工艺在第一层绝缘介质之上形成第二层绝缘介质两步沉积工艺完成，使高密度等离子体沉积工艺弥补了通过高深宽比沉积工艺形成的第一层绝缘介质在晶圆中心/边缘(wafer center/edge)的差异，从而使STI在晶圆面内的分布均匀，而改善晶圆面内STI在平坦化工艺之后的轮廓(profile)，为后续FG平坦化工艺提供充足Window，进而改善wafer edge BIN16 fail问题。

具体的，请参阅图3a-图3d所示的本发明一实施例的浅沟槽隔离结构的形成过程中器件的剖面示意图。本申请提供的浅沟槽隔离结构的形成方法，包括：

S1：如图3a所示，提供一半导体衬底1，半导体衬底内形成有浅沟槽2，浅沟槽隔离出有源区3；

在一实施例中，形成浅沟槽2更具体的为：在半导体衬底1上形成刻蚀阻挡层，接着，在所述刻蚀阻挡层上形成光掩膜图形，使得所述刻蚀阻挡层的部分区域被暴露，然后，对刻蚀阻挡层及刻蚀阻挡层下层的半导体衬底1进行刻蚀，以在所述刻蚀阻挡层和所述半导体衬底1中形成浅沟槽2。浅沟槽2两侧的半导体衬底1为有源区3。

所述半导体衬底1可由任何可以作为衬底的材料形成。在一实施例中，所述半导体衬底1为硅衬底。

S2：如图3b所示，在浅沟槽2的侧壁生长浅沟槽侧壁氧化层21；

S3：如图3c所示，在该氧化层21之上采用高深宽比沉积工艺(HARP)形成第一层绝缘介质22；

S4：如图3d所示，在该第一层绝缘介质22之上采用高密度等离子体沉积工艺(HDP)形成第二层绝缘介质23；

在一实施例中，第一层绝缘介质22和第二层绝缘介质23的材料相同，只是形成工艺不同。在一实施例中，第一层绝缘介质22和第二层绝缘介质23为氧化硅层。

在一实施例中，第一层绝缘介质22与第二层绝缘介质23的厚度比为1.5:1至3:1之间。在一实施例中，第一层绝缘介质22的厚度为3500埃米至4100埃米之间。在一实施例中，第二层绝缘介质23的厚度为1400埃米至2000埃米之间。如在一实施例中，第一层绝缘介质22的厚度为4000埃米，第二层绝缘介质23的厚度为1500埃米。也即采用高深宽比沉积工艺(HARP)形成的第一层绝缘介质22填充浅沟槽2的大部分空间，采用高密度等离子体沉积工艺(HDP)形成的第二层绝缘介质23起到弥补通过高深宽比沉积工艺形成的第一层绝缘介质在晶圆中心/边缘的差异的缺陷的作用。

更进一步的，本申请的浅沟槽隔离结构的形成方法还包括：S5：进行退火工艺；以及S6：进行平坦化工艺。

在一实施例中，所述平坦化工艺为化学机械研磨工艺。

如此通过简单增加一个高密度等离子体沉积工艺(HDP)即可使STI在晶圆面内的分布均匀，而改善晶圆面内STI在平坦化工艺之后的轮廓(profile)，为后续FG平坦化工艺提供充足Window，进而改善wafer edge BIN16 fail问题，with in wafer range由342.21改善为104.44，从STI CMP full map data可以看出，with in wafer整体uniformitywafer center/edge差异减小，STI CMP profile得到优化，具体的，可参阅图4所示的本发明的采用HARP和HDP与现有技术的采用HARP形成的STI的厚度对比数据图，其中标号401表示现有技术的采用HARP形成的STI的厚度数据，标号402表示本发明的采用HARP和HDP形成的STI的厚度数据。并请参阅图5a所示的现有技术的采用HARP形成的STI在晶圆面内的厚度分布示意图，可见晶圆中心/边缘的差异较大，图5b为本发明的采用HARP和HDP形成的STI在晶圆面内的厚度分布示意图，可见STI在晶圆面内的分布均匀。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。