集成电路装置的制造方法

技术领域

本发明实施例涉及半导体制造技术，尤其涉及一种阻障层的选择性沉积法。

背景技术

集成电路(integrated circuit；IC)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functional density)(也就是说，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometry size)(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会以增加生产效率与降低相关成本而提供助益。

此微缩化的工艺同样增加了集成电路加工和制造的复杂度，且为了实现这些进步，集成电路的加工与制造也需要有近似的发展程度。例如，随着集成电路部件尺寸不断缩小，多层互连(multilayer interconnect；MLI)部件也变得更紧密，多层互连部件的接触件显示出有增加接触电阻及阻碍电流流动的问题，这为性能、良率和成本带来了挑战。先进集成电路的技术节点中已观察到由接触件导入所造成的高接触电阻及电流路径增加会显著地延迟(且在某些情况下会阻止)信号往返集成电路装置(例如晶体管)的高效率路径，从而抵销了先进技术节点中集成电路装置的任何性能改善。因此，尽管现有的接触件总体上足以满足其预期目标，但在各方面它们都不是完全地令人满意。

发明内容

本发明实施例的目的在于提供一种集成电路装置的制造方法，以解决上述至少一个问题。

本发明实施例提供一种集成电路装置的制造方法，包括：提供工作件，包含半导体基板、第一层间介电层于半导体基板上方以及第一金属部件于第一层间介电层中；沉积第二金属部件于工作件上方使第二金属部件电性耦合至第一金属部件；图案化第二金属部件以形成邻近第一金属部件的第一沟槽；沉积阻挡层于工作件上方，其中阻挡层选择性地附接至第一层间介电层；沉积阻障层于工作件上方，其中相对第一层间介电层而言，阻障层选择性地形成于第二金属部件上方；以及沉积第二层间介电层于工作件上方。

本发明实施例提供一种集成电路装置的制造方法，包括：提供工作件，包含半导体基板、第一层间介电层于半导体基板上方、第一金属部件于第一层间介电层中以及第二金属部件于第一层间介电层上方使第二金属部件电性耦合至第一金属部件；图案化第二金属部件以形成邻近第一金属部件的第一沟槽；利用具有可附接至第一层间介电层的头端基团的阻挡剂处理工作件；沉积阻障层于工作件上方，其中阻挡剂防止了阻障层沉积于第一层间介电层上方；移除阻挡剂以暴露第一层间介电层；以及沉积第二层间介电层于工作件上方。

本发明实施例提供一种集成电路装置，包括：半导体基板；第一层间介电层，于半导体基板上方，第一层间介电层具有顶表面；第一金属部件，于第一层间介电层中；第二层间介电层，于第一层间介电层上方；第二金属部件，于第二层间介电层中使第二金属部件电性耦合至第一金属部件；以及阻障层，于第二层间介电层的侧壁上，阻障层包含金属氮化物，其中第一层间介电层的顶表面不具有阻障层。

附图说明

由以下的详细叙述配合所附附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。

图1是根据本公开的各种面向，示出制造集成电路装置接触件结构的方法流程图。

图2至图13是根据本公开的各种面向，示出诸如图1的方法的各种制造阶段接触件结构局部剖面示意图。

图14是根据本公开的各种面向，示出在接触件结构下方的结构剖面示意图。

附图标记如下：

100:工作件

101:基板

102:第一层间介电层

102b:第一层间介电层顶表面

104:第一金属部件

106:第一盖层

108:胶层

108a:胶层侧壁

110:第二金属部件

110a:第二金属部件侧壁

110b:第二金属部件顶表面

112:第一硬掩模层

112a:第一硬掩模层侧壁

112b:第一硬掩模层顶表面

114:沟槽

114a:沟槽侧壁

114b:沟槽底表面

116:阻障层

116a:阻障层侧壁

116b:阻障层顶表面

118:第二层间介电层

118a:第二层间介电层侧壁

118:第二层间介电层

118b:第二层间介电层顶表面

122:蚀刻停止层

124:第三层间介电层

124a:第三层间介电层侧壁

124b:第三层间介电层顶表面

126:第二硬掩模层

128:沟槽

128a:沟槽侧壁

128b:沟槽下表面

130:第三金属部件

130b:第三金属部件顶表面

132:第二盖层

200:阻挡层

210:阻挡剂

212:头端基团

214:尾端

302:基板

304:栅极结构

306:外延源极/漏极部件

308:接触蚀刻停止层

309:隔离部件

310:栅极间隔物

312:接触蚀刻停止层

400:源极/漏极接触件

404:源极/漏极接触主体层

408:源极/漏极接触衬层

409:金属硅化物部件

410:源极/漏极接触间隔物

502:层间介电层

506:接触蚀刻停止层

602:层间介电层

604:第四金属部件

W1/W2:沟槽宽度

具体实施方式

本公开大体上是有关于集成电路装置，且特别是关于集成电路装置的多层互连部件。

以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。

此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。并且，本发明实施例中，元件形成于、连接至及/或耦合至其他元件，可能包含直接接触的实施例，也可能包含额外的元件插入形成在元件间，使得元件不直接接触的实施例。再者，其中可能用到与空间相对用词，例如“较低的”、“较高的”、“水平地”、“垂直地”、“在……之上”、“上方”、“在……之下”、“下方”、“上部”、“下部”、“顶部”、“底部”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。

制造集成电路的工艺流程典型地被分为三类：前段(front-end-of-line；FEOL)、中段(middle-end-of-line；MEOL)和后段(back-end-of-line；BEOL)。前段大抵上涵盖了制造集成电路装置(如晶体管)相关的工艺。例如，前段工艺可包括形成隔离部件、栅极结构以及源极和漏极部件(普遍统称为源极/漏极部件)。中段大抵上涵盖了制造与集成电路装置的导电部件(或导电区)接触的相关工艺，例如与栅极结构及/或源极/漏极部件的接触。后段大抵上涵盖了制造多层互连部件的相关工艺，其主要负责互相连接由前段和中段制造出的集成电路部件(在此分别称为前段和中段部件或结构)，从而使集成电路装置能够进行运作。

本公开大体上是关于用来制造平面集成电路装置及/或非平面集成电路装置(例如鳍片状的场效晶体管(Fin Field-Effect Transistors；FinFET))的多层互连结构的后段工艺。多层互连结构可包括多个导电层。于此公开的制造多层互连结构的方法形成了多层互连，其包含选择性地沉积在金属表面上的阻障层。于此公开的多层互连结构已被观察到在蚀刻期间能提供高性能的金属间隙填充(gap-fill)并且防止及/或限制对诸如层间电介质(interlayer dielectric；ILD)间隙填充材料的损害。此外，于此公开的多层互连结构可以防止线对线漏电(line-line leakage)及金属部件之间的阻障层桥接(bridging)。不同的实施例可以具有不同的优点，且任何实施例都不需要具备特定的优点。

根据本公开的各种面向，图1是用于制造集成电路装置的多层互连结构的方法10流程图。方框12提供了工作件。工作件包括在第一层间介电层中的第一金属部件和在第一金属部件上方的第一盖层。方框14将胶层沉积于工作件上方。方框16将第二金属部件沉积于工作件上方。方框18形成第一硬掩模层，接着将第一硬掩模层、第二金属部件和胶层图案化以形成邻近第一金属部件的第一沟槽。方框20沉积阻挡层(blocking layer)于第一层间介电层和第一硬掩模层上方。方框22沉积阻障层(barrier layer)于工作件上方。阻挡层防止或至少基本上限制了阻障层沉积于第一层间介电层和第一硬掩模层上方。方框24去除阻挡层，且沉积第二层间介电层于工作件上。方框26对工作件执行化学机械平坦化/抛光(chemical mechanical polishing；CMP)处理。方框28将次层蚀刻停止层(next layeretch stop layer)、第三层间介电层和第二硬掩模层沉积于工作件上方。方框30对次层进行图案化以形成邻近第二金属部件的第二沟槽。方框32将第三金属部件沉积于工作件上方。方框34执行化学机械抛光处理，并沉积第二盖层于第三金属部件上方。方框36执行进一步的工艺以制造多层互连。可以在方法10之前、期间和之后增加额外的步骤，并且对于方法10的其他实施例所述的一些步骤，可以进行替换或删去。

结合图2至图13可以更好地描述图1中方法10的方框。根据本公开的各种面向，图2至图13是在诸如图1方法10中集成电路装置工作件100的各种制造阶段局部剖面示意图。工作件100可以被包括在微处理器、存储器及/或其他集成电路装置中。在一些实施例中，工作件100是一部分的集成电路芯片、系统单芯片(system on chip；SoC)或上述的部分，其包括各种无源及有源微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(p-typefield effect transistors；PFET)、n型场效晶体管(n-type field effect transistors；NFET)、金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistors；MOSFET)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor；CMOS)晶体管、双极性晶体管(bipolar junction transistors；BJT)、横向扩散金属氧化物半导体(laterally diffused MOS；LDMOS)晶体管、高压晶体管、高频晶体管以及其他合适的元件或上述的组合。晶体管可以是平面晶体管或非平面晶体管，例如鳍式场效晶体管或全绕式栅极(gate-all-around；GAA)晶体管。为了清楚起见，图2至图13已被简化以更好地理解本公开的发明概念。在工作件100中也可以添加额外的部件，且以下描述的部件在工作件100的其他实施例中都可以被替换、修改或移除。

参见图1和图2，方法10从方框12开始，方框12提供了工作件100。工作件100包括基板101。在一些实施例中，基板101是诸如硅基板的半导体基板。基板101可包含多个层，包括在其上方形成的导电层或绝缘层。基板101包括各种掺杂配置，取决于不同的设计要求。基板101还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或钻石。作为替代，基板101也可以包括化合物半导体和/或合金半导体。再者，基板101可选地(optionally)包括经过应变(strained)提高性能的外延层(epitaxial layer；epi-layer)、绝缘体上覆硅(silicon-on-insulator；SOI)结构及/或其他合适的增强部件。隔离区可包括氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃(fluoride-doped silicate glass；FSG)、低介电常数介电材料及/或其他合适材料。在许多实施例中，隔离区包括浅沟槽隔离(shallow trenchisolation；STI)部件。工作件100包括在基板101上方的第一层间介电层102。第一层间介电层102包括电介质材料，像是氧化硅、高介电常数介电材料、其他合适的介电材料或上述的组合。高介电常数介电材料大抵上是指具有高介电常数，例如大于氧化硅介电常数(介电常数≈3.9)的介电材料。例示性高介电常数介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分或上述的组合。工作件100包含了在第一层间介电层102中的第一金属部件104和在第一金属部件104上方的第一盖层106。在一些实施例中，第一金属部件104可以包含第一金属，例如铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝及上述的组合。在一些实施例中，第一盖层106可以包含第二金属，例如铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝及上述的组合。第一金属部件104和第一盖层106的形成可以使用物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)或原子层沉积(atomic layer deposition；ALD)。在一个或多个实施例中，第一金属部件104的厚度范围为约50埃至约500埃，且第一盖层106的厚度范围为约2埃至约50埃。在一个实施例中，第一金属部件104基本上由第一金属组成，第一盖层106由第二金属组成，且第一金属与第二金属并不相同。第一盖层106的第二金属不同于第一金属，赋予相对于第一金属部件104的蚀刻选择性。在某些情况下，第一金属部件104的蚀刻速率可以是第一盖层106蚀刻速率的约6至10倍。第一金属部件104可以被称为M1层。

现在参见图1和图3，方法10进行到方框14，在方框14中沉积胶层108于工作件100上。胶层108可包含金属氮化物，包括但不限于氮化钽或氮化钛。胶层108的沉积可以使用化学气相沉积、原子层沉积或旋涂(spin-on coating)。在一个或多个实施例中，胶层108的厚度范围为约2埃至约100埃。胶层108可以改善第二金属部件110与第一层间介电层102之间的粘合。

现在参见图1和图4，方法10进行至方框16，在方框16中沉积第二金属部件110于工作件100上方。在一些实施例中，第二金属部件110由第三金属形成，可以选择铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝及上述的组合。在某些情况下，第三金属可以与第一金属相同但与第二金属不同。第二金属部件110的形成可以使用物理气相沉积、化学气相沉积或原子层沉积。在一个或多个实施例中，第二金属部件110的厚度范围为约50埃至约500埃。如图4的实施例所示出，第二金属部件110沉积于第一盖层106和胶层108上方。另外，在一些实施例中，方法10进行到方框18之前可以执行例如化学机械抛光以平坦化工作件100。第二金属部件110经由第一盖层106电性耦合至第一金属部件104。第二金属部件110可以被称为M2层。

现在参见图1和图5。本公开的方法10进行至方框18，在方框18中对第二金属部件110和胶层108进行图案化以形成邻近第一金属部件104的沟槽114。如图5的实施例所示出，沟槽114中胶层108被完全或至少基本上去除并暴露出第一层间介电层102的顶表面102b与沟槽114的下表面114b。在一些实施例中，可以使用光刻技术来达成图案化。在第二金属部件110上方沉积第一硬掩模层112，接着在第一硬掩模层112上方形成光刻胶层。之后将光刻胶层和第一硬掩模层112图案化以作为蚀刻下方第二金属部件110和胶层108的蚀刻掩模。在一些实施例中，第一硬掩模层112可以包括一个以上的膜层，例如氮化硅层及形成在其上方的氧化硅层。在一些实施例中，第二金属部件110的蚀刻可以使用干式蚀刻或湿式蚀刻工艺。例如当第二金属部件110是由钨形成时，可以在干式蚀刻工艺中使用四氟甲烷(CF

现在参见图1和图6，方法10进行至方框20，在方框20中沉积阻挡层200于第一层间介电层102和第一硬掩模层112上方。在一些实施例中，沉积于第一层间介电层102和第一硬掩模层112上方的阻挡层200是将整个工作件100利用阻挡剂210来进行。在一些实施例中，沉积阻挡层200之前，可以对工作件100进行预处理以去除包括沟槽114中暴露的侧壁114a和下表面114b上的蚀刻后残留物。在一些实施例中，预处理可以在约200℃或以上的温度进行等离子体工艺。在一些实施例中，预处理也可以在等于或低于约100℃的温度下使用湿式蚀刻工艺。在一些实施例中，预处理可包含使用例如NH

现在参见图1和图7，方法10进行至方框22，在方框22中沉积阻障层116于工作件100上方。在一些实施例中，阻障层116顺应地形成于工作件100上方，其中包括沟槽114的侧壁114a。如图7所示出，胶层侧壁108a和第二金属部件侧壁110a被内衬以阻障层116。阻障层116可以包含金属氮化物、包含但不限于氮化钽或氮化钛。沉积阻障层116的形成可使用化学气相沉积、原子层沉积或旋涂。在一个或多个实施例中，阻障层116的厚度范围为约2埃至约100埃。阻障层116可以改善第二金属部件110与第二层间介电层118之间的粘合。阻障层116可以阻挡及/或减少第二金属部件110与第二层间介电层118之间的扩散。在一个或多个实施例中，阻挡层200阻挡了金属氮化物的前驱物扩散至以硅为主的材料上。由图7的实施例所示出，阻挡层200阻挡了金属氮化物的前驱物扩散至第一层间介电层顶表面102b、第一硬掩模层侧壁112a和第一硬掩模层顶表面112b上。因此金属氮化物的前驱物仅可在金属氮化物沉积期间，以及包括在阻障层116的沉积期间生长于金属表面上。如图7的实施例所示出，在阻障层116的沉积期间，金属氮化物的前驱物仅在胶层侧壁108a和第二金属部件侧壁110a上生长。在一些实施例中，阻障层116在以硅为主的材料上的沉积防止或至少减少了其在以金属为主的材料上的沉积。在一些实施例中，阻障层116选择性地(selectively)沉积于没有阻挡层200的表面上，其中相较于没附接至阻挡层200表面的阻障层116的沉积，附接至阻挡层200表面的阻障层116的沉积被防止或至少被减少了。在一些实施例中，相较于第二金属部件110和胶层108，阻挡层200选择性地附接至第一层间介电层102。因此，相较于阻障层116在第一层间介电层102上的沉积，阻障层116在第二金属部件110与胶层108上的沉积被减少了。

现在参见图1和图8，方法10进行至方框24，在方框24中移除阻挡层200，并沉积第二层间介电层118于工作件100上方。在一些实施例中，可以使用具有作为还原剂功能的等离子体进行干式蚀刻来去除阻挡层200。例如在方框24中，阻挡层200的去除可以使用在氩气(Ar)或氦气(He)中稀释的氨气(NH

现在参见图1和图9，方法10进行至方框26，在方框26中使用化学机械抛光将工作件100平坦化，直到到达(暴露)第二金属部件110的顶表面110b。如图9的实施例所示出，第二层间介电层118的顶表面118b(在化学机械抛光之后)、阻障层116的上端116b和第二金属部件110的顶表面110b可以在化学机械抛光处理后分别暴露且彼此共平面。化学机械抛光处理去除了第一硬掩模层112。

现在参见图1和图10，方法10进行至方框28，在方框28中沉积次层于工作件100上。次层可包含蚀刻停止层122、第三层间介电层124和第二硬掩模层126。蚀刻停止层122可以包括以铝为主的材料，选自AlNx、AlON及AlOx，或以硅为主的材料，选自SiCO、SiCN、SiN及SiCON或上述的组合。在一些实施例中，可以选择涉及使用蚀刻停止层122前驱物的工艺，例如物理气相沉积、化学气相沉积或原子层沉积，将蚀刻停止层122沉积于工作件100上方。蚀刻停止层122的厚度范围为约5埃至约50埃。第三层间介电层124可以包括低介电常数材料，例如掺杂碳氢化合物的氧化硅。在一些实施例中，低介电常数材料可包含SiCOH，介电常数范围为约2.0至约3.6，及/或孔隙率范围为约0.1％至约40％。在一个或多个实施例中，为了低介电常数值，第三层间介电层124可以是多孔的。在一些实施例中，第三层间介电层124可以提供第三金属部件130良好的粘合。在一些实施例中，在方框28中第三层间介电层124的沉积可以使用化学气相沉积、原子层沉积或旋涂。在一些实施例中，第二硬掩模层126可以包括一个以上的膜层，例如氮化硅层和在其上方的氧化硅层。

现在参见图1和图11，方法10进行至方框30，在方框30中对蚀刻停止层122、第三层间介电层124和第二硬掩模层126进行图案化以形成邻近第二金属部件110的沟槽128。如图11的实施例所示出，在沟槽128中的蚀刻停止层122被完全或至少基本上去除，并在沟槽128的下表面128b处暴露第二金属部件110的顶表面110b。在一些实施例中，可以使用光刻技术来实现图案化。在蚀刻停止层122和第三层间介电层124上方形成第二硬掩模层126，接着在第二硬掩模层126上方形成光刻胶层。光刻胶层和第二硬掩模层126被图案化以作为蚀刻下方蚀刻停止层122和第三层间介电层124的蚀刻掩模。在一些实施例中，第三层间介电层124的蚀刻可以使用干式蚀刻或湿式蚀刻工艺。在一些情况下，可以使用不同的蚀刻工艺来蚀刻沟槽128中的蚀刻停止层122。在一些实施例中，可以使用湿式蚀刻工艺来蚀刻蚀刻停止层122。例如，蚀刻停止层122的蚀刻可以使用酸性或碱性蚀刻剂，诸如磷酸、氟化氨或烷基胺。在图11所示出的实施例中，蚀刻的轮廓角大约为90度，形成的沟槽128的侧壁128a与下表面128b基本上垂直或大约夹90度，使下表面128b可以对准工作件100的水平面。在一些实施例中，蚀刻轮廓角范围为约70度至90度，并使形成的沟槽的侧壁128a的上端与下表面128b的下端彼此发散。在此实施例中，沟槽128的宽度W2会有上端大于下端的情形。

现在参见图1和图12，方法10进行至方框32，在方框32中沉积第三金属部件130于工作件100上。在一些实施例中，第三金属部件130由第四金属形成，可以选择铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝及上述的组合。在某些情况下，第四金属可以与第一金属和第三金属相同，但与第二金属不同。第三金属部件130的沉积可以使用物理气相沉积、化学气相沉积或原子层沉积。在一个或多个实施例中，第三金属部件130的厚度范围为约50埃至约1000埃。如图12的实施例所示出，第三金属部件130沉积于第二金属部件110、蚀刻停止层122、第三层间介电层124和第二硬掩模层126上方。第三金属部件130可以与第二金属部件110的顶表面110b于沟槽128的下表面128b处直接接触。第三金属部件130还可以与位在沟槽128内的蚀刻停止层侧壁122a和第三层间介电层侧壁124a直接接触。第三金属部件130可以被称为M3层。

现在参见图1和图13，方法10进行至方框34，在方框34中使用化学机械抛光将工作件100平坦化，直到到达(暴露)第三层间介电层124的顶表面124b。此平坦化处理过程中移除了第二硬掩模层126。如图13的实施例所示出，第三层间介电层124的顶表面124b和第三金属部件130的顶表面130b可以在化学机械抛光处理后分别暴露且可以彼此共平面。在化学机械抛光过后，第二盖层132沉积于工作件100上。在一些实施例中，第二盖层132由第五金属形成，可以选择铜、钴、钌、钼、铬、钨、锰、铑、铱、镍、钯、铂、银、金、铝及上述的组合。在某些情况下，第五金属可以与第二金属相同，但与第一、第三和第四金属不同。第二盖层132的沉积可以使用物理气相沉积、化学气相沉积或原子层沉积。在一个或多个实施例中，第二盖层132的厚度范围为约2埃至约50埃。如图13的实施例所示出，第二盖层132沉积于第三金属部件130上方。在一些实施例中，第二盖层132可以沉积于第三层间介电层124上方。

现在参见图1，方法10进行到方框36，在方框36中执行进一步的工艺以制造多层互连。例如，可以在第三金属部件130上方形成其他金属部件，以形成多层互连的附加导电层。

现在参见图14，此图为多层互连结构(如图13所示出)下方工作件100的结构的剖面示意图。工作件100可包括由硅形成的基板302。额外地或替代地，基板302包括其他元素半导体(elementary semiconductor)，例如锗；化合物半导体，例如碳化硅，磷化硅，砷化镓，磷化镓，磷化铟，砷化铟，锑化铟，氧化锌，硒化锌，硫化锌，碲化锌，硒化镉，硫化镉及/或碲化镉；合金半导体，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；其他III-V组材料；其他II-IV组材料；或上述的组合。作为选择，基板302为绝缘体上覆半导体基板，诸如绝缘体上覆硅(silicon-on-insulator；SOI)基板、绝缘体上覆硅锗(silicongermanium-on-insulator；SGOI)基板或绝缘体上覆锗(germanium-on-insulator；GOI)基板。绝缘体上覆半导体基板可以利用氧注入(separation by implantation of oxygen；SIMOX)、晶片键结(wafer bonding)及/或其他合适的方法来制造。基板302可以包括各种掺杂区(未示出)。在一些实施例中，基板302包括掺杂诸如硼(如BF

各种栅极结构被配置于基板302中，诸如栅极结构304。栅极结构304分别插入至源极区与漏极区之间，其中在基板302中源极区与漏极区之间的区域被定义为通道区。栅极结构304接合通道区，使操作时电流能在源极/漏极区之间流动。在一些实施例中，栅极结构304是形成于鳍片结构上方，使栅极结构304各包裹住鳍片结构的一部分。例如，栅极结构304包裹住鳍片结构的通道区，因而插入至鳍片结构的源极区与漏极区之间。栅极结构304包含栅极电介质及闸电极。栅极电介质被配置于基板302上，且闸电极被配置于栅极电介质上。栅极电介质包括介电材料，诸如氧化硅、高介电常数介电材料、其他合适的电介质材料或上述的组合。高介电常数介电材料大抵上指的是具有高介电常数，例如比氧化硅的介电常数(介电常数≈3.9)更高的介电材料。例示性高介电常数介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分或上述的组合。在一些实施例中，栅极电介质包含多层的结构，例如包含了界面层，诸如氧化硅，以及包含了高介电常数介电层，诸如HfO

栅极结构304更各自包含了栅极间隔物310。栅极间隔物310是经由任何合适的工艺来形成并包含了介电材料。介电材料可包括硅、氧、碳、氮、其他合适材料或上述的组合(例如氧化硅、氮化硅、氮氧化硅或碳化硅)。例如在描述的实施例中，介电层包含了硅和氮(如氮化硅层)，其可沉积于基板302上方且随后经由各向异性蚀刻形成栅极间隔物310。在一些实施例中，栅极间隔物包含了多层结构，例如包括氮化硅的第一介电层及包括氧化硅的第二介电层。在一些实施例中，栅极间隔物310包含了一组以上的间隔物，诸如密封(seal)间隔物、偏置(offset)间隔物、牺牲(sacrificial)间隔物、虚置(dummy)间隔物及/或主要间隔物，邻近形成于栅极堆叠旁。在此实施例中，间隔物的各种组合可包含具有不同蚀刻速率的材料。例如，包含硅与氧的第一介电层沉积于基板302上方，随后通过各向异性蚀刻以形成邻近栅极堆叠的第一间隔物组合，以及包含硅与氮的第二介电层沉积于基板302上方，随后通过各向异性蚀刻以形成邻近第一间隔物组合的第二间隔物组合。在形成栅极间隔物310之前及/或之后执行注入、扩散及/或退火(annealing)工艺以形成轻掺杂源极与漏极(lightly doped source and drain；LDD)部件及/或重掺杂源极与漏极(heavilydoped source and drain；HDD)部件于源极/漏极(sorce/drain；S/D)区。

外延源极部件与外延漏极部件(参见外延源极/漏极部件306)被配置于基板302的源极/漏极区中。例如，外延成长半导体材料于基板302上，形成外延源极/漏极部件306于基板302的源极/漏极区上方。在描述的实施例中，栅极结构304各别插入至外延源极/漏极部件306之间，并且在基板302中各别的外延源极/漏极部件306与栅极结构304下方之间的区域被定义为各别的通道区。形成于工作件100上的集成电路装置因此配置了包含栅极结构304以及其相对应的外延源极/漏极部件306的晶体管。在一些实施例中，外延源极/漏极部件306包裹住一个或多个延伸自基板302的鳍片结构的源极/漏极区，使晶体管被配置为鳍式场效晶体管。外延工艺可利用化学气相沉积技术(诸如气相外延(vapor-phase epitaxy；VPE)、超高真空化学气相沉积(ultra-high vacuum Chemical Vapor Deposition；UHV-CVD)、低压化学气相沉积(Low-Pressure Chemical Vapor Deposition；LPCVD)及/或等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition；PECVD))、分子束外延(molecular beam epitaxy)、其他合适的选择性外延生长(selective epitaxialgrowth；SEG)或上述的组合。外延工艺可使用气态及/或液态前驱物，其能与基板302的组成相互作用。外延源极/漏极部件306可掺杂n型掺质及/或p型掺质。在一些实施例中，晶体管被配置为n型装置，外延源极/漏极部件306可以是含硅外延层或含碳外延层，掺杂磷、其他n型掺质或上述的组合(例如形成硅：磷外延层或硅：碳：磷外延层)。在一些实施例中，晶体管被配置为p型装置，外延源极/漏极部件306可以是含硅锗外延层，掺杂硼、其他p型掺质或上述的组合(例如形成硅：锗：硼外延层)。在一些实施例中，外延源极/漏极部件306包含了能实现通道区预期拉应力(tensile stress)及/或压应力(compressive stress)的材料及/或掺质。在一些实施例中，外延源极/漏极部件306的掺杂是在沉积期间通过添加杂质至外延工艺的源头材料来进行。在一些实施例中，外延源极/漏极部件306的掺杂是通过沉积工艺后的离子注入工艺来进行。在一些实施例中，执行退火工艺以活化在外延源极/漏极部件306及/或其他工作件100上集成电路装置的源极/漏极区中的掺质。

隔离部件309形成于基板302上方及/或之中以隔离工作件100上集成电路装置的各种区域，如各种装置区。例如，隔离部件定义并将有源装置区以及/或无源装置区两者电性隔离。在一些实施例中，隔离部件可被配置为将相对应的栅极结构304和外延源极/漏极部件306的晶体管与工作件100上其他集成电路装置的晶体管、装置及/或区域隔离。隔离部件309包含了隔离材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如包含硅、氧、氮、碳及/或其他合适隔离成分)或上述的组合。隔离部件可包含不同的结构，诸如浅沟槽隔离结构、深沟槽隔离结构(deep trench isolation；DTI)及/或区域氧化(localoxidation of silicon；LOCOS)结构。在一些实施例中，隔离部件309的形成可通过蚀刻基板302的沟槽(例如使用干式蚀刻工艺及/或湿式蚀刻工艺)并在沟槽中填充绝缘体材料(例如使用化学气相沉积工艺及/或旋涂玻璃(spin-on glass)工艺)。执行化学机械抛光处理以移除多余的绝缘体材料及/或将隔离部件309的顶表面平坦化。在一些实施例中，隔离部件309的形成可在形成鳍片后沉积绝缘体材料于基板302上方，使绝缘体材料层填充在鳍片间的间隙(沟槽)并回蚀刻(etching back)绝缘体材料层。在一些实施例中，隔离部件包含填充沟槽的多层结构，例如主体(bulk)介电层配置于衬(liner)介电层上方，其中主体介电层和衬介电层包括了根据设计需求所要求的材料(例如主体介电层(包括氮化硅)配置于衬介电层(包括热氧化物)上方)。在一些实施例中，隔离部件309包含了介电层配置于掺杂衬层(包括例如硼硅酸盐玻璃(boron silicate glass；BSG)或磷硅酸盐玻璃(phosphosilicate glass；PSG))上方。

图14所示出的结构还包括一个或多个接触蚀刻停止层(contact etch stoplayers；CESL)配置于基板302上方，例如接触蚀刻停止层308被配置于隔离部件309与装置级别的部件之间(此处为栅极结构304与外延源极/漏极部件306)，接触蚀刻停止层312被配置于隔离部件309与层间介电层502之间，接触蚀刻停止层506于层间介电层502与层间介电层602之间，以及接触蚀刻停止层606于层间介电层602与层间介电层102之间。接触蚀刻停止层308、312、506、606包括了不同于隔离部件309、层间介电层502、层间介电层602及层间介电层102的材料以达到工艺期间的蚀刻选择性，例如这些接触蚀刻停止层相对于层间介电层而言如同选择性地被蚀刻(换句话说，层间介电层完全没有或仅受到很少的蚀刻)，反之亦然。举例来说，接触蚀刻停止层包含了不同于层间介电层的介电材料。介电材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳氧化硅、其他合适的介电材料(例如包含了硅、氧、氮、碳及/或其他合适的隔离成分)或上述的组合。在描述的实施例中，隔离部件309、层间介电层502、602及102包括含氧的材料，接触蚀刻停止层308、312、506及606包括含氮的材料。例如，接触蚀刻停止层308、312、506及606包含硅与氮，例如氮化硅或氮氧化硅，使接触蚀刻停止层308、312、506及606可被称为氮化物膜层。在一些实施例中，接触蚀刻停止层308、312、506及606可包含具有多种介电材料的多层结构。接触蚀刻停止层308、312、506及606可通过诸如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积(High-Density Plasma Chemical Vapor Deposition；HDPCVD)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition；MOCVD)、远距等离子体化学气相沉积(RemotePlasma Chemical Vapor Deposition；RPCVD)、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积(Atomic Layer Chemical Vapor Deposition；ALCVD)、常压化学气相沉积(Atmospheric Pressure Chemical Vapor Deposition；APCVD)、其他合适的方法或上述的组合的工艺沉积。

图14所示出的结构包含了源极/漏极接触件400电性耦合至外延源极/漏极部件306。在图14的一些实施例中，源极/漏极接触件400包括源极/漏极接触间隔物410、源极/漏极接触衬层408以及源极/漏极接触主体(bulk)层404。在一些实施例中，源极/漏极接触件400延伸通过层间介电层502、接触蚀刻停止层312、隔离部件309以及接触蚀刻停止层308以抵达内凹的外延源极/漏极部件306。在一些实施例中，源极/漏极接触间隔物410包含不同于层间介电层的材料以达到不同的蚀刻选择性。源极/漏极接触间隔物的材料可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳氧化硅、其他合适的介电材料(例如包含硅、氧、氮、碳及/或其他合适的隔离成分)或上述的组合。在一些实施例中，源极/漏极接触衬层408是由钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、其他合适的成分或上述的组合形成。在一些实施例中，源极/漏极接触主体层404可由钴、钨或钌形成。在一些实施例中，源极/漏极接触衬层408与源极/漏极接触主体层404的形成是利用物理气相沉积、化学气相沉积、原子层沉积、电镀、无电式电镀、其他适合的沉积方法或上述的组合。在一些实施例中，会执行退火处理使源极/漏极接触衬层408及内凹的外延源极/漏极部件306受热反应以形成金属硅化物部件409。在一些情况中，金属硅化物部件409包括了钛硅化物、钽硅化物、钴硅化物、钌硅化物或钼硅化物。

在一些实施例中，图14的结构包括了第四金属部件604，其电性耦合至第一金属部件104。相较于在第四金属部件604上方的M1、M2与M3，第四金属部件604可被称为M0。第四金属部件604与第一金属部件104具有类似的组成且可使用类似于第一金属部件104的形成工艺来形成。

本发明实施例提供了一些优点。本公开提供了诸如方法10的方法以形成多层互连结构，其包含了阻障层选择性地沉积于金属表面。本公开同样提供了如图14所示出的多层互连结构，其形成使用了本公开的方法，其提供高性能的金属填充、防止及/或限制了对间隙填充材料的损害，例如层间介电层在蚀刻期间的损害以及防止了线对线漏电与金属部件间的阻障层桥接。

本公开提供了许多不同的实施例。在一个实施例中，提供了一种方法。此方法包括提供工作件，其包含半导体基板、第一层间介电层于半导体基板上方及第一金属部件于第一层间介电层中；沉积第二金属部件于工作件上方使第二金属部件电性耦合至第一金属部件；图案化第二金属部件以形成邻近第一金属部件的第一沟槽；沉积阻挡层于工作件上方，其中阻挡层选择性地附接至第一层间介电层；沉积阻障层于工作件上方，其中相对第一层间介电层而言，阻障层选择性地形成于第二金属部件上方；以及沉积第二层间介电层于工作件上方。

在一些实施例中，此方法包括在沉积第二层间介电层前移除阻挡层，在一些实施例中，此方法包括沉积胶层于第一层间介电层上方；图案化胶层，其中相对胶层而言，阻挡层选择性地附接至第一层间介电层。在一些实施例中，相对第二金属部件而言，阻挡层选择性地附接至第一层间介电层。在一些实施例中，阻挡层的沉积是使用化学气相沉积、原子层沉积、旋涂、浸渍工艺或经由等离子体处理的自由基反应。在一些实施例中，阻挡层附接至第一层间介电层，使第一层间介电层的表面呈疏水性。在一些实施例中，阻挡层包含了阻挡剂且阻挡剂包括头端基团及尾端。在一些实施例中，头端基团包括含硅基团或含碳基团。在一些实施例中，尾端包括直链烃或环状烃。在一些实施例中，第一层间介电层包含氧化硅。在一些实施例中，阻挡层包含阻挡剂，其具有硅键结头端基团。在一些实施例中，硅键结头端基团附接至第一层间介电层。在一些实施例中，阻挡层沉积所使用的汽化温度范围为约100℃至约200℃。在一些实施例中，阻挡层的厚度范围为约2埃至约50埃。

在其他实施例中，提供了一种方法。此方法包括提供工作件，其包含半导体基板、于半导体基板上方的第一层间介电层、第一层间介电层中的第一金属部件以及第二金属部件于第一层间介电层上方使第二金属部件电性耦合至第一金属部件；图案化第二金属部件以形成邻近第一金属部件的第一沟槽；利用具有可附接至第一层间介电层的头端基团的阻挡剂处理工作件；沉积阻障层于工作件上方，其中阻挡剂防止了阻障层沉积于第一层间介电层上方；移除阻挡剂以暴露第一层间介电层；以及沉积第二层间介电层于工作件上方。

又在其他实施例中，提供了一种集成电路装置。集成电路装置包含半导体基板；第一层间介电层，于半导体基板上方，第一层间介电层具有顶表面；第一金属部件，于第一层间介电层中；第二层间介电层，于第一层间介电层上方；第二金属部件，于第二层间介电层中使第二金属部件电性耦合至第一金属部件；以及阻障层，于第二层间介电层的侧壁上，阻障层包含金属氮化物，其中第一层间介电层的顶表面不具有阻障层。在一些实施例中，装置包括了于第一层间介电层上方的胶层，其中阻障层在胶层的侧壁上。在一些实施例中，阻障层包括氮化钛或氮化钽。在一些实施例中，阻障层的厚度范围为约2埃至约100埃。

以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。