存储器装置及其操作方法

技术领域

本公开的各种实施方式总体上涉及存储器装置和操作该存储器装置的方法，更具体地，涉及一种能够提高页缓冲器的感测可靠性的存储器装置和操作该存储器装置的方法。

背景技术

存储器装置可以存储数据或输出所存储的数据。例如，存储器装置可以实现为当电源中断时所存储的数据丢失的易失性存储器装置，或者实现为即使当电源中断时也保留所存储的数据的非易失性存储器装置。这种存储器装置可以包括在其中存储数据的存储器单元阵列、执行诸如编程操作、读取操作和擦除操作之类的各种操作的外围电路、以及控制外围电路的逻辑电路。

随着存储器装置的集成度变高，存储器单元的尺寸以及存储器单元之间的间隔逐渐减小，因此串之间的间隔也变窄。当串之间的间隔变窄时，联接到各个串的位线之间的间隔也变窄。由于位线在读取操作或验证操作期间将存储器单元的阈值电压传输到页缓冲器，因此当位线之间的干扰增加时，存储器装置的可靠性可能会劣化。

发明内容

本公开的各种实施方式涉及存储器装置和操作该存储器装置的方法，该装置和该方法在读取操作或验证操作期间补偿位线之间的干扰，从而提高存储器装置的可靠性。

本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括：串，其包括存储数据的多个存储器单元；以及页缓冲器，其通过位线联接到串，并且被配置为对位线预充电，或者感测位线的电压或电流。页缓冲器可以包括：第一开关，其被配置为响应于页缓冲器感测信号而将位线的电压传输到公共感测节点；第二开关，其被配置为响应于公共感测信号而将电源电压传输到公共感测节点；以及第三开关，其被配置为响应于感测信号而将公共感测节点联接到锁存器，并且根据感测信号的电压电平来调节公共感测节点的电压。

本公开的一个实施方式可以提供一种操作存储器装置的方法。该方法可以包括以下步骤：将联接到存储器单元的位线预充电到正电压；根据存储器单元的阈值电压来保持或改变位线的电压；以及通过公共感测节点、第一开关和感测节点来感测位线的电压，同时调节第一开关的导通电平，以防止公共感测节点的电压急剧降低。

本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器块，其包括存储数据的多个存储器单元；页缓冲器，其通过位线联接到存储器块，被配置为响应于页缓冲器控制信号而将位线预充电到正电压，并且感测随着存储器单元的阈值电压而变化的位线的电压，并且分别包括被配置为将感测的电压存储为数据的锁存器；以及逻辑电路，其被配置为响应于命令而输出用于控制页缓冲器的页缓冲器控制信号。在对存储器单元执行的读取操作或验证操作期间，逻辑电路可以调节页缓冲器控制信号，使得页缓冲器中所包括的开关当中的被配置为将位线联接到锁存器的第一开关的导通电平被调节，以防止联接到擦除单元的位线与联接到编程单元的位线之间的干扰。

本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器单元；页缓冲器，其通过位线联接到存储器单元，所述位线的电压取决于存储器单元的阈值电压，并且该页缓冲器包括被配置为响应于第一信号而将位线的电压传输到公共感测节点的第一开关、被配置为响应于第二信号而将电源电压传输到公共感测节点的第二开关、以及被配置为响应于第三信号而将公共感测节点联接到锁存器的第三开关；以及逻辑电路，其被配置为生成第一信号至第三信号，并且在感测位线的电压时，将第三信号的电压电平改变预定量，以调节第三开关的导通电平。

附图说明

图1是示出根据本公开的一个实施方式的存储器装置的图。

图2是示出图1的存储器单元阵列的图。

图3是描述存储器块和页缓冲器组之间的联接关系的图。

图4和图5是描述位线电压根据存储器单元的阈值电压的变化的图。

图6是示出根据本公开的实施方式的页缓冲器的电路图。

图7是示出根据本公开的第一实施方式的操作页缓冲器的方法的图。

图8是示出根据本公开的第二实施方式的操作页缓冲器的方法的图。

图9是示出根据本公开的第三实施方式的操作页缓冲器的方法的图。

图10是示出包括根据本公开的存储器装置的存储器系统的图。

图11是示出包括根据本公开的存储器装置的存储器系统的图。

具体实施方式

图1是示出根据本公开的一个实施方式的存储器装置的图。

参照图1，存储器装置1100可以包括存储数据的存储器单元阵列110、执行编程操作、读取操作或擦除操作的外围电路120至160、以及控制外围电路120至160的逻辑电路170。

存储器单元阵列110可以包括存储数据的多个存储器块。每个存储器块可以包括多个存储器单元，所述存储器块可以实现为其中存储器单元水平地布置在基板上的二维(2D)结构，或者其中存储器单元垂直地层叠在基板上的三维(3D)结构。

外围电路120至160可以包括电压发生器120、行解码器130、页缓冲器组140、列解码器150和输入/输出电路160。

电压发生器120可以响应于操作信号OPS而生成并输出各种操作所需的操作电压Vop。例如，电压发生器120可以生成并输出编程电压、验证电压、读取电压、通过电压、擦除电压等。

行解码器130可以响应于行地址RADD而从存储器单元阵列110中所包括的存储器块中选择一个存储器块，传送操作电压Vop，并且可以将操作电压Vop传输到被选存储器块。

页缓冲器组140可以通过位线联接到存储器单元阵列110。例如，页缓冲器组140可以包括联接到各条位线的多个页缓冲器。页缓冲器可以响应于页缓冲器控制信号PBSIG而同时操作，并且可以在编程操作或读取操作期间临时存储数据。在编程操作期间执行的验证操作和在擦除操作期间执行的验证操作可以以与读取操作相同的方式进行。页缓冲器可以在读取操作或验证操作期间感测随着存储器单元的阈值电压而变化的位线电压。也就是说，由页缓冲器执行的感测操作的结果可以确定存储器单元的阈值电压是低于读取电压或验证电压还是高于读取电压或验证电压。

列解码器150可以响应于列地址CADD而在输入/输出电路160和页缓冲器组140之间传输数据DATA。

输入/输出电路160可以通过输入/输出线IO联接到控制器(未示出)。输入/输出电路160可以通过输入/输出线IO接收/输出命令CMD、地址ADD和数据DATA。例如，输入/输出电路160可以将通过输入/输出线IO接收的命令CMD和地址ADD发送到逻辑电路170，并且可以将通过输入/输出线IO接收的数据DATA发送到列解码器150。输入/输出电路160可以通过输入/输出线IO将从列解码器150接收的数据DATA输出到外部装置。

逻辑电路170可以响应于命令CMD和地址ADD而输出操作信号OPS、行地址RADD、页缓冲器控制信号PBSIG和列地址CADD。例如，逻辑电路170可以包括响应于命令CMD而执行算法的软件以及根据地址ADD和算法输出各种信号的硬件。例如，逻辑电路170可以在读取操作或验证操作期间调节页缓冲器控制信号PBSIG中所包括的各种信号的电平。

图2是示出图1的存储器单元阵列的图。

参照图2，存储器单元阵列110可以包括第一存储器块BLK1至第i存储器块BLKi，其中i为正整数。第一存储器块BLK1至第i存储器块BLKi中的每一个可以包括可以被同等地配置的多个存储器单元。第一存储器块BLK1至第i存储器块BLKi中的每一个可以实现为2D结构或3D结构。2D结构是其中存储器单元水平地布置在基板上的结构，并且3D结构是其中存储器单元垂直地层叠在基板上的结构。

图3是描述存储器块和页缓冲器组之间的联接关系的图。

参照图3，第一存储器块BLK1至第i存储器块BLKi被配置为相同的结构，因此将通过示例的方式描述第i存储器块BLKi。

第i存储器块BLKi可以包括联接在第一位线BL1至第n位线BLn(其中，n为正整数)与源极线SL之间的多个串ST。每个串ST可以包括串联联接在源极线SL与第一位线BL1至第n位线BLn中的对应位线之间的源极选择晶体管SST、第一存储器单元F1至第八存储器单元F8以及漏极选择晶体管DST。也就是说，一个串ST可以联接在一条位线(例如，BL1)与源极线SL之间，并且可以包括彼此串联联接的源极选择晶体管SST、第一存储器单元F1至第八存储器单元F8以及漏极选择晶体管DST。当执行读取操作时，源极线SL可以联接到接地端子。

由于图3所示的第i存储器块BLKi是仅用作描述存储器块的配置的示例的组件，因此源极选择晶体管SST、第一存储器单元F1至第八存储器单元F8以及漏极选择晶体管DST的数量不限于图3所示的数量，而是可以根据设计而变化。

联接到不同串ST的源极选择晶体管SST的栅极可以联接到源极选择线SSL，第一存储器单元F1至第八存储器单元F8的栅极可以分别联接到第一字线WL1至第八字线WL8，并且漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。

联接到相同字线并且被包括在不同串ST中的存储器单元可以配置一个物理页(PPG)。存储器单元可以基于物理页(PPG)进行编程或读取。

第一位线BL1至第n位线BLn可以分别联接到页缓冲器组140中所包括的第一页缓冲器PB1至第n页缓冲器PBn。

第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而同时操作。在读取操作或验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而对第一位线BL1至第n位线BLn预充电或者感测第一位线BL1至第n位线BLn的电压或电流。

在作为示例描述的读取操作中，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而将第一位线BL1至第n位线BLn预充电到正电压。然后，当将读取电压施加到被选字线并且将通过电压施加到未选字线时，可以根据联接到被选字线的存储器单元的阈值电压来保持或降低位线的电压。第一页缓冲器PB1至第n页缓冲器PBn可以感测第一位线BL1至第n位线BLn的电压或电流，然后可以存储存储器单元的数据。

随着存储器装置的集成度增加，第一位线BL1至第n位线BLn之间的间隔变窄。因此，当相邻位线的电压之间存在差异时可能发生耦合(CP)，并且在感测操作期间，位线的电压可能由于这种耦合(CP)而改变。

图4和图5是描述位线电压根据存储器单元的阈值电压的变化的图。由于位线电压的变化在读取操作和验证操作中相似，因此作为示例，下面将基于读取操作进行描述。

参照图4，示出了形成特定分布的存储器单元的阈值电压Vth。存储器单元的阈值电压Vth可以相对于存储器单元的数量N最大时的电压(V)具有水平对称分布。该图示出了其中将阈值电压Vth的分布示出为相对于中心而水平对称的理想情况。实际上，阈值电压Vth可以相对于存储器单元的数量N最大时的电压V不对称地分布。

在读取操作期间，当读取电压Vread被施加到被选字线时，联接到被选字线的存储器单元可以被分类为阈值电压低于读取电压Vread的存储器单元41和阈值电压高于读取电压Vread的存储器单元42。

确定阈值电压是低于读取电压Vread还是高于读取电压Vread的操作可以被称为感测操作。根据感测操作的结果，存储在对应页缓冲器的锁存器中的数据可能改变。感测操作可以是在读取操作期间执行的各种操作中的一种。下面将详细描述读取操作。

参照图5，在读取操作期间，可以依次执行预充电操作51和感测操作52。预充电操作51可以表示将位线的电压增加到正预充电电压Vpr的操作，并且感测操作52可以表示感测随着存储器单元的阈值电压而变化的位线的电压并且将数据存储在页缓冲器中的操作。

当感测操作52开始时，与阈值电压高于读取电压Vread的存储器单元联接的位线的电压可以保持在预充电电压Vpr(52a)，并且与阈值电压低于读取电压Vread的存储器单元联接的位线的电压从预充电电压Vpr降低(52b)。例如，当对应位线的电压高于参考电压Vref时，页缓冲器可以确定对应存储器单元是编程单元，并且可以将数据0存储在锁存器中，而当对应位线的电压低于参考电压Vref时，页缓冲器可以确定对应存储器单元是擦除单元，并且可以将数据1存储在锁存器中。存储在锁存器中的数据可根据设置而变化。

然而，当编程单元和擦除单元在相同页中彼此相邻时，应保持在预充电电压Vpr的位线的电压可能由于与联接到擦除单元(52c)的位线的耦合(CP)而降低。此时，当位线的电压变得低于参考电压Vref时，页缓冲器可能会错误地确定编程单元是擦除单元，然后可能将数据1存储在锁存器中。

由于当联接到擦除单元的位线的电压急剧降低时会出现这种情况，所以本实施方式可以调节操作页缓冲器的方法，从而防止在感测操作期间发生的联接到编程单元的位线的电压降低。

图6是示出根据本公开的实施方式的页缓冲器的电路图。由于可以以类似的方式配置页缓冲器PB1至PBn，因此作为示例，将在下面描述页缓冲器当中的第n页缓冲器PBn。

参照图6，第n页缓冲器PBn可以包括多个开关。在图6中，示出了第n页缓冲器PBn的一部分，以帮助更好地理解本实施方式。

第n页缓冲器PBn可以包括第一开关S1至第十开关S10以及锁存器LAT。尽管第n页缓冲器PBn可以包括多个锁存器LAT，但是为了便于描述，在图6中示出了一个锁存器LAT。施加到图6所示的各个开关的信号可以被包括在图1的页缓冲器控制信号PBSIG中。

锁存器LAT可以包括存储主数据的主节点QS和存储主数据的反相数据的反相节点QS_N。对于该操作，锁存器LAT可以包括多个反相器。

第一开关S1可以实现为NMOS晶体管，其响应于位线选择信号BL_SEL而导通或截止。例如，当第一开关S1导通时，第一节点N1的电压可以被传输到第n位线BLn，或者另选地，第n位线BLn的电压或电流可以被传输到第一节点N1。第二开关S2可以实现为NMOS晶体管，其响应于位线放电信号BL_DIS而将第一节点N1联接到接地端子或将第一节点N1从接地端子断开。例如，当第二开关S2导通时，第一节点N1可以放电。

第三开关S3可以实现为NMOS晶体管，其响应于页缓冲器感测信号PBSENSE而将第一节点N1联接到公共感测节点CSO或将第一节点N1从公共感测节点CSO断开。第四开关S4可以实现为NMOS晶体管，其响应于公共感测信号SA_CSOC而将公共感测节点CSO联接到第二节点N2或将公共感测节点CSO从第二节点N2断开。

第五开关S5可以实现为PMOS晶体管，其根据存储在锁存器LAT的主节点QS中的数据向第二节点N2提供电源电压VCC或者阻断电源电压VCC的供应。第六开关S6可以实现为PMOS晶体管，其响应于感测节点预充电信号SA_PRECH_N而将第二节点N2联接到感测节点SO或将第二节点N2从感测节点SO断开。第七开关S7可以实现为NMOS晶体管，其响应于感测信号SA_SENSE而将感测节点SO联接到公共感测节点CSO或将感测节点SO从公共感测节点CSO断开。

当第五开关S5和第四开关S4导通时，电源电压VCC被提供给公共感测节点CSO，因此公共感测节点CSO的电平可以增加。当第五开关S5、第四开关S4和第七开关S7全部导通时，形成穿过第五开关S5、第四开关S4和第七开关S7的电流路径61，因此施加到公共感测节点CSO的电压电平可能受到第五开关S5、第四开关S4和第七开关S7的导通电平的影响。例如，当第七开关S7的导通电平在第七开关S7的导通电平低于第五开关S5和第四开关S4的导通电平的状态下增加时，在流过第五开关S5、第四开关S4和第七开关S7的电流量增加的同时公共感测节点CSO的电压可以增加。另选地，当第七开关S7的导通电平降低时，在流过第五开关S5、第四开关S4和第七开关S7的电流量降低的同时公共感测节点CSO的电压可以降低。在本实施方式中，通过如上所述改变第七开关S7的导通电平，可以在感测操作期间调节公共感测节点CSO的电压电平。

第八开关S8和第九开关S9可以根据感测节点放电信号SA_DIS和存储在锁存器LAT的主节点QS中的数据而使公共感测节点CSO放电。第八开关S8可以联接在公共感测节点CSO和第九开关S9之间，并且第九开关S9可以联接在第八开关S8和接地端子之间。第八开关S8可以实现为NMOS晶体管，其响应于感测节点放电信号SA_DIS而导通或截止，并且第九开关S9可以实现为NMOS晶体管，其根据锁存器LAT的主节点QS中存储的数据而导通或截止。因此，当第八开关S8和第九开关S9都导通时，公共感测节点CSO可以放电。

第十开关S10可以实现为PMOS晶体管，其响应于预充电信号PRECH_N而向感测节点SO提供电源电压VCC或阻断电源电压VCC。

感测节点SO也可以联接到锁存器LAT的反相节点QS_N。因此，在感测操作期间，感测节点SO的电压可以被传输到锁存器LAT的反相节点QS_N。

上述第一开关S1以及第三开关S3至第九开关S9可以用于预充电操作和感测操作中，并且当在第n页缓冲器PBn中的锁存器之间传输数据时，第十开关S10可以用于对感测节点SO预充电。

除了上述开关之外，第n页缓冲器PBn还可以包括多个锁存器和在多个锁存器之间传输数据的多个开关。

在读取操作期间执行的预充电操作中，第一开关S1以及第三开关S3至第七开关S7可以导通，使得电源电压VCC被传输到第n位线BLn。在读取操作期间执行的感测操作中，第一开关S1、第三开关S3和第七开关S7可以导通，使得第n位线BLn的电压被传输到锁存器LAT(参照图6中的路径62)。也就是说，在感测操作中影响存储在锁存器LAT中的电压的开关可以是第一开关S1、第三开关S3和第七开关S7。在开关S1、S3和S7中，对公共感测节点CSO的电压到锁存器LAT的传输具有最大影响的开关可以是第七开关S7。因此，在本实施方式中，可以将分别施加到第一开关S1和第三开关S3的位线选择信号BL_SEL和页缓冲器感测信号PBSENSE保持在存储器装置中所设置的电平，并且可以调节施加到第七开关S7的感测信号SA_SENSE的电平。

在读取操作期间，操作页缓冲器的方法将描述如下。

图7是示出根据本公开的第一实施方式的操作页缓冲器的方法的图。

参照图7和图6，时段A1-A2可以是执行预充电操作的时段，并且时段A2-A3可以是执行感测操作的时段。

当在A1开始读取操作时，可以执行将位线预充电到正电压的预充电操作。例如，可以将锁存器LAT复位，从而将数据0存储在主节点QS中。这里，数据0可以是低(L)信号。因此，第五开关S5可以响应于锁存器LAT中存储的复位数据0而导通。此时，可以将截止电压施加到与被选存储器块联接的源极选择线SSL，并且可以将导通电压施加到漏极选择线DSL。因此，漏极选择晶体管DST可以导通，并且源极选择晶体管SST可以截止。

为了使第一开关S1、第三开关S3、第四开关S4、第六开关S6和第七开关S7导通，位线选择信号BL_SEL、页缓冲器感测信号PBSENSE、公共感测信号SA_CSOC和感测信号SA_SENSE中的每一个可以从低(L)转变到高(H)，并且感测节点预充电信号SA_PRECH_N可以从高(H)转变到低(L)。这里，将已经转变到高(H)的感测信号SA_SENSE的电平定义为第一感测电平Lsen1。

在执行预充电操作的时段A1-A2期间，第九开关S9响应于锁存器LAT的主节点QS中存储的复位数据而截止，因此对于随后要执行的感测操作，感测节点放电信号SA_DIS可以继续保持为高(H)。由于在预充电操作和感测操作中没有使用第十开关S10，因此尽管在图中没有示出，但预充电信号PRECH_N可以保持为高(H)。

由于第四开关S4至第七开关S7在时段A1-A2期间全部导通，因此电源电压VCC可以被传输到公共感测节点CSO，并由此可以将公共感测节点CSO预充电到第一公共感测电压Vcso1。无论对应的单元是擦除单元还是编程单元，都对第n位线执行预充电操作，由此可以将所有页缓冲器的公共感测节点CSO预充电到第一公共感测电压Vcso1。

由于第一开关S1和第三开关S3都导通，因此公共感测节点CSO的电压可以被传输到第n位线BLn，由此可以对第n位线BLn预充电。可以将预充电的第n位线BLn的电压定义为预充电电压Vpr。

当在预充电操作已经完成之后在A2开始感测操作时，可以将正的导通电压施加到与存储器块联接的源极选择线SSL，由此可以使源极选择晶体管SST导通。因此，串ST的沟道电联接到源极线SL，使得与被选页中所包括的存储器单元当中的阈值电压低于读取电压的存储器单元联接的位线的电压可以降低，并且与阈值电压高于读取电压的存储器单元联接的位线的电压可以保持。这里，可以将阈值电压低于读取电压的存储器单元定义为擦除单元，并且可以将阈值电压高于读取电压的存储器单元定义为编程单元。

在感测操作期间，为了防止将编程单元错误地感测为擦除单元，逻辑电路170可以将感测信号SA_SENSE的电平从第一感测电平Lsen1增加到第二感测电平Lsen2。

具体而言，逻辑电路170可以通过使感测节点预充电信号SA_PRECH_N从低(L)转变到高(H)来使第六开关S6截止，并且可以将感测信号SA_SENSE的电平增加到第二感测电平Lsen2。当感测信号SA_SENSE的电平从第一感测电平Lsen1增加到第二感测电平Lsen2时，第七开关S7的导通电平增加，由此公共感测节点CSO的电压电平可以瞬时增加，如以上参照图6所述。

下面描述感测操作中公共感测节点CSO的电压变化。

在位线联接到擦除单元的情况下，位线的电压被传输到公共感测节点CSO，因此联接到擦除单元的公共感测节点CSO(ERS)的电压可以降低(参照图7的虚线71)。然而，由于感测信号SA_SENSE的电平增加到第二感测电平Lsen2，所以电源电压VCC被提供给公共感测节点CSO，使得公共感测节点CSO的电压电平可以瞬时增加，并且此后可以再次降低(参照图7的实线72)。在这种情况下，联接到编程单元的公共感测节点CSO(PGM)可以在该时间之前保持在第一公共感测电压Vcso1，然后在感测信号SA_SENSE的电平增加到第二感测电平Lsen2时，可以增加到第二公共感测电压Vcso2。例如，当联接到擦除单元的公共感测节点CSO(ERS)的电压从第一公共感测电压Vcso1增加了第一电压差DIF1时，联接到编程单元的公共感测节点CSO(PGM)可以具有从第一公共感测电压Vcso1增加了第一电压差DIF1的第二公共感测电压Vcso2。即使联接到编程单元的公共感测节点CSO(PGM)的电压已增加到第二公共感测电压Vcso2，第二公共感测电压Vcso2也不会影响感测操作，这是因为它高于用于确定编程单元和擦除单元的参考电压。由于联接到擦除单元的公共感测节点CSO(ERS)联接到其电压已经降低的位线，因此在感测操作期间，公共感测节点CSO(ERS)的电平可以降低到比参考电压低的电平。

因此，可以防止将编程单元错误地感测为擦除单元。

图8是示出根据本公开的第二实施方式的操作页缓冲器的方法的图。

参照图8和图6，时段B1-B2可以是执行预充电操作的时段，并且时段B2-B3可以是执行感测操作的时段。

当在B1开始读取操作时，可以执行将位线预充电到正电压的预充电操作。例如，可以将锁存器LAT复位，使得数据0被存储在主节点QS中。这里，数据0可以是低(L)信号。因此，第五开关S5可以响应于锁存器LAT中存储的复位数据0而导通。此时，可以将截止电压施加到与被选存储器块联接的源极选择线SSL，并且可以将导通电压施加到漏极选择线DSL。因此，漏极选择晶体管DST可以导通，并且源极选择晶体管SST可以截止。

为了使第一开关S1、第三开关S3、第四开关S4、第六开关S6和第七开关S7导通，位线选择信号BL_SEL、页缓冲器感测信号PBSENSE、公共感测信号SA_CSOC和感测信号SA_SENSE中的每一个可以从低(L)转变到高(H)，并且感测节点预充电信号SA_PRECH_N可以从高(H)转变到低(L)。这里，将已经转变到高(H)的感测信号SA_SENSE的电平定义为第一感测电平Lsen1。

在执行预充电操作的时段B1-B2期间，第九开关S9响应于锁存器LAT的主节点QS中存储的复位数据而截止，由此对于随后要执行的感测操作，感测节点放电信号SA_DIS可以继续保持为高(H)。由于在预充电操作和感测操作中没有使用第十开关S10，所以尽管在图中没有示出，但预充电信号PRECH_N可以保持为高(H)。

由于第四开关S4至第七开关S7在时段B1-B2期间全部导通，所以电源电压VCC可以被传输到公共感测节点CSO，因此可以将公共感测节点CSO预充电到第一公共感测电压Vcso1。无论对应的单元是擦除单元还是编程单元，都对第n位线执行预充电操作，由此可以将所有页缓冲器的公共感测节点CSO预充电到第一公共感测电压Vcso1。

因为第一开关S1和第三开关S3都导通，所以公共感测节点CSO的电压可以被传输到第n位线BLn，因此可以对第n位线BLn预充电。可以将预充电的第n位线BLn的电压定义为预充电电压Vpr。

当在预充电操作已经完成之后在B2开始感测操作时，可以将正的导通电压施加到与存储器块联接的源极选择线SSL，由此可以使源极选择晶体管SST导通。因此，串ST的沟道电联接到源极线SL，使得与被选页中所包括的存储器单元当中的阈值电压低于读取电压的存储器单元联接的位线的电压可以降低，并且与阈值电压高于读取电压的存储器单元联接的位线的电压可以保持。这里，可以将阈值电压低于读取电压的存储器单元定义为擦除单元，并且可以将阈值电压高于读取电压的存储器单元定义为编程单元。

在感测操作期间，为了防止将编程单元错误地感测为擦除单元，逻辑电路170可以将感测信号SA_SENSE的电平从第一感测电平Lsen1降低到第三感测电平Lsen3。这里，可以将第三感测电平Lsen3设置为高于0V且低于第一感测电平Lsen1的电平，并且第七开关S7可以在该电平保持导通。

具体而言，逻辑电路170可以通过使感测节点预充电信号SA_PRECH_N从低(L)转变到高(H)来使第六开关S6截止，并且可以将感测信号SA_SENSE的电平降低到第三感测电平Lsen3。当感测信号SA_SENSE的电平从第一感测电平Lsen1降低到第三感测电平Lsen3时，第七开关S7的导通电平降低，由此公共感测节点CSO的电压电平可以分阶段降低，如以上参照图6所述。

下面描述感测操作中公共感测节点CSO的电压变化。

在位线联接到擦除单元的情况下，位线的电压被传输到公共感测节点CSO，由此联接到擦除单元的公共感测节点CSO(ERS)的电压可能急剧下降(参见图8的虚线81)。

在这种情况下，当联接到擦除单元的公共感测节点CSO(ERS)的电压降低的斜率θ81越大时，联接到擦除单元的位线与联接到编程单元的位线之间的电压差会增加，从而降低联接到编程单元的位线的电压。

然而，在第二实施方式中，由于感测信号SA_SENSE的电平没有从第一感测电平Lsen1急剧降低到低电平(L)，而是分阶段降低到第三感测电平Lsen3，由此可以减小联接到擦除单元的公共感测节点CSO(ERS)的电压降低的斜率θ82(参照图8的实线82)。因此，由于联接到编程单元的位线可以较少地受到联接到擦除单元的位线的影响，所以联接到编程单元的公共感测节点CSO(PGM)的电压可保持在其先前状态。

图9是示出根据本公开的第三实施方式的操作页缓冲器的方法的图。

参照图9和图6，第三实施方式可以以与第二实施方式相同的方式执行，因此将省略与第二实施方式的描述相同的重复描述。在时段B1-B2中已经执行了预充电操作之后，当在B2开始感测操作时，感测信号SA_SENSE的电平可以以阶梯状逐渐降低(参照图9的阶梯实线91)。当感测信号SA_SENSE的电平以这种方式逐渐降低时，联接到擦除单元的公共感测节点CSO(ERS)的电平也可逐渐降低(参照图9的实线93)，而不会急剧降低(参照图9的虚线92)。由于公共感测节点CSO的电压也影响位线的电压，因此当联接到擦除单元的位线的电压逐渐降低时，可以减小可能施加到与编程单元联接的位线的电压的耦合。因此，可以防止联接到编程单元的公共感测节点CSO(PGM)的电压降低。

图10是示出包括根据本公开的存储器装置的存储器系统的图。

参照图10，存储器系统1000可以包括存储数据的存储器装置1100以及在存储器装置1100和主机2000之间执行通信的控制器1200。

存储器系统1000可以包括多个存储器装置1100，每个存储器装置可以通过至少一个通道联接到控制器1200。例如，多个存储器装置1100可以联接到一个通道。即使多个通道联接到控制器1200，多个存储器装置1100也可以联接到各个通道。

控制器1200可以执行主机2000和存储器装置1100之间的通信。控制器1200可以响应于来自主机2000的请求而控制存储器装置1100，或者可以执行后台操作来提高存储器系统1000的性能，而与来自主机2000的请求无关。主机2000可以生成各种操作的请求，并且可以将生成的请求输出到存储器系统1000。例如，请求可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求、用于控制擦除操作的擦除请求等。

主机2000可以通过诸如以下各种接口与存储器系统1000通信：高速外围组件互连(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行连接SCSI(SAS)、高速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子装置(IDE)。

图11是示出包括根据本公开的存储器装置的存储器系统的图。

参照图11，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。

控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一个实施方式中，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。

卡接口7100可以根据主机60000的协议对主机60000和控制器1200之间的数据交换进行接口连接。在一个实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者由硬件执行的信号传输方法。

当存储器系统70000联接到主机60000(诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。

本公开可以提高在读取操作或验证操作期间对存储器单元执行的感测操作的可靠性。

相关申请的交叉引用

本申请要求于2020年2月19日在韩国知识产权局提交的韩国专利申请No.10-2020-0020571的优先权，该韩国专利申请通过引用整体并入本文中。