半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

半导体存储器是各种电子设备系统不可缺少的组成部分，而非易失存储器具有能在断电情况下仍然保存数据的特性，因而被广泛运用于各种移动、便携设备上，例如手机、笔记本、掌上电脑等。

阻变式非易失存储器(resistance random access memory，RRAM)具有制备工艺简单、读写速度快、存储密度高、非易失以及与传统硅集成电路工艺兼容性好等优势，因此在半导体存储器领域具有巨大的应用潜力。

典型的RRAM包括底部电极、顶部电极以及位于两者之间的变阻材料层，其中，根据施加在所述变阻材料层上的电压的不同，变阻材料层在高阻态和低阻态之间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；在所述存储器区的基底上形成多个阻变存储单元结构、以及覆盖所述阻变存储单元结构侧壁的第一介电层，所述阻变存储单元结构底部与所述下层金属互连结构相连；在所述存储器区中，在相邻所述阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖所述阻变存储单元结构、刻蚀阻挡层和第一介电层的第二介电层；刻蚀所述存储器区的第二介电层，形成底部露出所述多个阻变存储单元结构以及所述刻蚀阻挡层的互连槽；在所述互连槽中形成与所述阻变存储单元结构相连的上层金属互连结构。

相应的，本发明实施例提供一种半导体结构，包括：基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；多个阻变存储单元结构，位于所述存储器区的所述基底上，所述阻变存储单元结构底部与所述下层金属互连结构相连；第一介电层，位于所述基底上且覆盖所述阻变存储单元结构的侧壁；刻蚀阻挡层，位于所述存储器区中相邻阻变存储单元结构之间的第一介电层上；上层金属互连结构，位于所述阻变存储单元结构顶部以及相邻所述阻变存储单元结构之间的刻蚀阻挡层顶部；第二介电层，位于所述上层金属互连结构露出的第一介电层上。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在存储器区中的相邻阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层，因此，后续刻蚀存储器区的第二介电层，以形成底部露出多个阻变存储单元结构以及刻蚀阻挡层的互连槽的过程中，所述刻蚀阻挡层能够对位于其下方的第一介电层起到保护作用，相应能够降低相邻阻变存储单元结构之间的第一介电层被误刻蚀、甚至互连槽底部露出相邻阻变存储单元结构的侧壁或者下层金属互连结构的概率，从而能够降低上层金属互连结构与下层金属互连结构发生短路、或者上层金属互连结构与相邻阻变存储单元结构的侧壁相接触的概率，进而提高半导体结构的性能。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前，半导体结构的性能不佳。现结合一种半导体结构的形成方法，分析半导体结构的性能不佳的原因。

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底(未标示)，包括存储器区10b和非存储器区10a，所述基底中形成有下层金属互连结构11，基底表面露出下层金属互连结构11。

具体地，基底包括下层介电层10，所述下层金属互连结构11位于存储器区10b和非存储器区10a的下层介电层10中。

继续参考图1，在存储器区10b的基底上形成多个阻变存储单元结构30、以及覆盖阻变存储单元结构30侧壁的上层介电层20，阻变存储单元结构30底部与下层金属互连结构11相连。

上层介电层20包括第一子介电层21以及位于第一子介电层21上的第二子介电层22。

阻变存储单元结构30包括由下而上依次堆叠的底部电极层31、变阻材料层32和顶部电极层33，且在半导体结构的形成过程中，先在第一子介电层21中形成沟槽，并填充沟槽以形成底部电极层31，接着在底部电极层31上形成堆叠的变阻材料层32和顶部电极层33，随后形成覆盖顶部电极层33、变阻材料层32和第一子介电层21的第二子介电层22。

参考图2，刻蚀存储器区10b的上层介电层20，形成底部露出多个阻变存储单元结构30以及位于相邻阻变存储单元结构30之间的剩余上层介电层20的互连槽42；刻蚀非存储器区10a的上层介电层20，形成底部露出下层金属互连结构11的互连开口41。

参考图3，形成填充于互连槽42和互连开口41中的上层金属互连结构50。

其中，为了保证互连槽42能够露出相对应的阻变存储单元结构30的顶面，刻蚀上层介电层20的过程中，在完成主刻蚀之后，通常还会进行过刻蚀(over etch)，在进行过刻蚀的过程中，容易对位于相邻阻变存储单元结构30之间的剩余上层介电层20造成误刻蚀，从而容易导致相邻阻变存储单元结构30之间的剩余上层介电层20发生凹陷(如图2中虚线圈所示)。

当误刻蚀问题严重时，容易导致所述互连槽42暴露相邻阻变存储单元结构30的侧壁，甚至露出下层金属互连结构11，相应的，填充于互连槽42中的上层金属互连结构50也会发生凹陷，从而导致阻变存储单元结构30之间发生短路，或者，上层金属互连结构50和下层金属互连结构11之间发生短路，进而导致半导体结构的性能下降。

尤其是，第二子介电层22在形成顶部电极层33和变阻材料层32之后形成，顶部电极层33和变阻材料层32具有一定的厚度，当相邻阻变存储单元结构30的间距较小时，容易导致第二子介电层22的材料在相邻阻变存储单元结构30之间的间隙填充能力下降，从而容易导致相邻阻变存储单元结构30之间的第二子介电层22中出现孔洞(void)缺陷，孔洞缺陷的存在会导致互连槽42暴露相邻阻变存储单元结构30侧壁或下层金属互连结构11的概率变高。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括存储器区，所述基底中形成有下层金属互连结构，所述基底表面露出所述下层金属互连结构；在所述存储器区的基底上形成多个阻变存储单元结构、以及覆盖所述阻变存储单元结构侧壁的第一介电层，所述阻变存储单元结构底部与所述下层金属互连结构相连；在所述存储器区中，在相邻所述阻变存储单元结构之间的第一介电层上形成刻蚀阻挡层；形成覆盖所述阻变存储单元结构、刻蚀阻挡层和第一介电层的第二介电层；刻蚀所述存储器区的第二介电层，形成底部露出所述多个阻变存储单元结构以及所述刻蚀阻挡层的互连槽；在所述互连槽中形成与所述阻变存储单元结构相连的上层金属互连结构。

本发明实施例在刻蚀存储器区的第二介电层，以形成底部露出多个阻变存储单元结构以及刻蚀阻挡层的互连槽的过程中，刻蚀阻挡层能够对位于其下方的第一介电层起到保护作用，相应能够降低相邻阻变存储单元结构之间的第一介电层被误刻蚀、甚至互连槽底部露出相邻阻变存储单元结构的侧壁或者下层金属互连结构的概率，从而能够降低上层金属互连结构与下层金属互连结构发生短路、或者上层金属互连结构与相邻阻变存储单元结构的侧壁相接触的概率，进而提高半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图4，提供基底(未标示)，包括存储器区100b，所述基底中形成有下层金属互连结构110，基底表面露出下层金属互连结构110。

所述基底为后续工艺提供工艺操作基础。

根据实际工艺情况，所述基底包括衬底以及形成于所述衬底上的功能结构，例如：功能结构可以包括MOS场效应晶体管等半导体器件、电阻结构等。

本实施例中，所述基底包括下层介电层100，所述下层金属互连结构110位于所述下层介电层100中。作为一种示例，所述下层介电层100的顶面和下层金属互连结构110的顶面相齐平。

本实施例中，所述下层介电层100为金属层间介质(inter metal dielectric，IMD)层，所述下层介电层100用于实现下层金属互连结构110之间的电隔离。

所述下层介电层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，所述下层介电层100的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。

本实施例中，所述下层金属互连结构110为后段制程中的金属互连线。具体地，所述下层金属互连结构110为第二金属互连线(即M2layer)。

本实施例中，所述下层金属互连结构110的材料为Cu。Cu的电阻率较低，有利于减小器件的RC延迟(电阻-电容延迟)，且Cu具有优良的抗电迁移能力。在其他实施例中，所述下层金属互连结构的材料还可以为Al或W。

本实施例中，所述基底包括存储器区100b，存储器区100b用于形成RRAM器件。后续在所述存储器区100b的下层金属互连结构110上形成阻变存储单元结构，从而使RRAM器件的形成工艺与后段制程相兼容。

因此，本实施例中，所述基底还包括非存储器区100a，非存储器区100a用于形成除RRAM器件之外的其他半导体器件，所述半导体器件包括MOS器件。例如，非存储器区100a为逻辑器件区。RRAM器件的形成工艺与传统半导体器件的形成工艺相兼容。

继续参考图4，在所述存储器区100b的基底(未标示)上形成多个阻变存储单元结构300、以及覆盖所述阻变存储单元结构300侧壁的第一介电层220，所述阻变存储单元结构300底部与下层金属互连结构110相连。

所述阻变存储单元结构300用于形成RRAM单元器件。

因此，本实施例中，所述阻变存储单元结构300包括由下而上依次堆叠的底部电极层310、变阻材料层320和顶部电极层330。

所述底部电极层310作为RRAM单元器件中的底部电极。所述底部电极层310的材料包括TiN、TaN、Pt、AlCu、Au、Ti、Ta、W、WN和Cu中的一种或多种。作为一种示例，所述底部电极层310的材料为TiN。在另一些实施例中，所述底部电极层的材料为TaN。

所述顶部电极层330作为RRAM单元器件中的顶部电极。作为一种示例，所述顶部电极层330的材料为TiN。对所述顶部电极层330的材料的具体描述，可参考前述对底部电极层310的相应描述，在此不再赘述。

根据施加在变阻材料层320上的电压的不同，变阻材料层320在高阻态和低阻态之间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息。本实施例中，所述变阻材料层320为金属氧化层。具体地，所述变阻材料层320的材料包括氧化铪、氧化钽和氧化钛中的一种或多种。

本实施例中，根据器件设计需求，所述底部电极层310在基底上的投影位于所述变阻材料层320在基底上的投影内，所述变阻材料层320在基底上的投影与所述顶部电极层330在基底上的投影相重合。

作为一种示例，所述多个阻变存储单元结构300呈矩阵排列，从而形成存储阵列。

所述第一介电层220用于实现阻变存储单元结构300之间的电隔离。对所述第一介电层220的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

本实施例中，所述阻变存储单元结构300为叠层结构，为了降低形成所述阻变存储单元结构300的工艺难度，在形成所述阻变存储单元结构300之后，形成所述第一介电层220。

具体地，形成所述阻变存储单元结构300的步骤包括：在基底上形成第三介电层210；在第三介电层210中形成露出所述下层金属互连结构110顶部的沟槽(图未示)；在所述沟槽中形成所述底部电极层310；在所述底部电极层310上形成堆叠的变阻材料层320和顶部电极层330，堆叠的所述顶部电极层330、变阻材料层320和底部电极层310构成所述阻变存储单元结构300。

由于所述底部电极层310在基底上的投影位于所述变阻材料层320在基底上的投影内，因此，通过先在第三介电层210中形成底部电极层310，有利于降低形成所述阻变存储单元结构300的工艺复杂度。

所述第三介电层210用于为所述底部电极层310的形成提供工艺基础，还用于实现所述底部电极层310之间的电隔离。对所述第三介电层210的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

因此，本实施例中，在形成所述阻变存储单元结构300后，在所述变阻材料层320和顶部电极层330露出的第三介电层210上形成第一介电层220。

作为一种示例，第一介电层220通过相继进行的沉积工艺和平坦化工艺(例如，化学机械研磨工艺)形成，且在平坦化工艺过程中，以顶部电极层330的顶面作为停止位置，因此，顶部电极层330和第一介电层220的顶面相齐平。

本实施例中，所述第三介电层210和第一介电层220构成介电叠层200。

在其他实施例中，当底部电极层在基底上的投影和变阻材料层在基底上的投影相重合，或者，变阻材料层在基底上的投影位于底部电极层在基底上的投影内时，也可以在形成叠层结构的阻变存储单元结构后，在阻变存储单元结构露出的基底上形成所述第一介电层。相应的，无需再形成第三介电层。

本实施例中，所述介电叠层200还覆盖非存储器区100a的基底。所述非存储器区100a的介电叠层200用于为后续形成与下层金属互连结构110电连接的上层金属互连结构提供工艺基础，并用于实现所述非存储器区100a的上层金属互连结构之间的电隔离。

结合参考图5和图6，在所述存储器区100b中，在相邻所述阻变存储单元结构300之间的第一介电层220上形成刻蚀阻挡层350(如图6所示)。

后续会形成覆盖所述阻变存储单元结构300、刻蚀阻挡层350和第一介电层220的第二介电层，并刻蚀存储器区100b的第二介电层，以形成底部露出多个阻变存储单元结构300以及刻蚀阻挡层350的互连槽，所述互连槽用于为上层金属互连结构的形成提供空间位置。本实施例中，在形成所述互连槽的过程中，所述刻蚀阻挡层350能够对位于其下方的第一介电层220起到保护作用，相应能够降低相邻阻变存储单元结构300之间的第一介电层220被误刻蚀、甚至互连槽底部露出相邻阻变存储单元结构300的侧壁或者下层金属互连结构110的概率，从而能够降低上层金属互连结构与下层金属互连结构110发生短路的概率，或者，降低上层金属互连结构与相邻阻变存储单元结构300的侧壁相接触的概率，从而降低相邻阻变存储单元结构300发生短路的概率，进而提高半导体结构的性能。

具体地，形成所述刻蚀阻挡层350的步骤包括：如图5所示，形成覆盖所述第一介电层220和阻变存储单元结构300的刻蚀阻挡材料层340；如图6所示，刻蚀所述刻蚀阻挡材料层340，露出所述阻变存储单元结构300的顶部，所述存储器区100b中的剩余刻蚀阻挡材料层340作为刻蚀阻挡层350。

根据所述刻蚀阻挡层350的材料，可以利用化学气相沉积工艺或原子层沉积工艺形成所述刻蚀阻挡材料层340。其中，化学气相沉积工艺的工艺成本较低，原子层沉积工艺的成膜质量较佳。

本实施例中，刻蚀所述刻蚀阻挡材料层340的过程中，还去除所述非存储器区100a的刻蚀阻挡材料层340，以露出所述非存储器区100a的第一介电层220。

本实施例中，采用各向异性的干法刻蚀工艺刻蚀所述刻蚀阻挡材料层340。

各向异性的干法刻蚀工艺的具有各向异性的刻蚀特性，有利于精确控制所述刻蚀阻挡层350的形成位置，相应降低了相邻阻变存储单元结构300之间的第一介电层220被暴露的可能性，且有利于保证所述刻蚀阻挡层350能够露出阻变存储单元结构300的顶部。

而且，干法刻蚀工艺的工艺可控性较高，有利于降低所述阻变存储单元结构300以及非存储器区100a的第一介电层220受损的概率。

因此，所述刻蚀阻挡层350和阻变存储单元结构300之间的刻蚀选择比较大，所述刻蚀阻挡层350和第一介电层220之间的刻蚀选择比较大，从而在刻蚀所述刻蚀阻挡材料层340以形成刻蚀阻挡层350的过程中，降低阻变存储单元结构300和第一介电层220受损的概率。

本实施例中，所述刻蚀阻挡层350和阻变存储单元结构300之间的刻蚀选择比大于2，所述刻蚀阻挡层和第一介电层220之间的刻蚀选择比大于5。

本实施例中，所述顶部电极层330的材料包含金属，因此，刻蚀所述刻蚀阻挡材料层340的工艺对所述顶部电极层330的损伤较小。

本实施例中，在刻蚀所述刻蚀阻挡材料层340的过程中，所述刻蚀阻挡层和第一介电层220之间的刻蚀选择比较大，从而能够显著降低第一介电层220受损的概率。

同理，在后续刻蚀存储器区100b的第二介电层的过程中，为了使得所述刻蚀阻挡层350能够对位于其下方的第一介电层220起到保护作用，所述第二介电层和刻蚀阻挡层350之间的刻蚀选择比也较大。本实施例中，所述第二介电层和刻蚀阻挡层350之间的刻蚀选择比大于5。

为此，本实施例中，所述刻蚀阻挡层350的材料包括正硅酸乙酯(TEOS)、碳化硅、氮化硅、氮氧化硅、碳氧化硅和氧化硅中的一种或多种。

作为一种示例，所述刻蚀阻挡层350的材料为TEOS。TEOS是后段制程中常用的材料，工艺兼容性较高。相应的，采用化学气相沉积工艺形成刻蚀阻挡材料层340。

需要说明的是，所述刻蚀阻挡层350的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层350的厚度过小，在后续形成互连槽的过程中，容易出现因所述刻蚀阻挡层350被误刻蚀而露出第一介电层220的情况，从而导致所述刻蚀阻挡层350对位于其下方的第一介电层220的保护作用不佳，所述第一介电层220仍有可能受到误刻蚀，进而导致降低上层金属互连结构与下层金属互连结构110发生短路或者相邻阻变存储单元结构300发生短路的概率的效果不佳；如果所述刻蚀阻挡层350的厚度过大，不仅导致工艺成本的增大，还会增加刻蚀所述阻挡材料层340的工艺难度，而且，后续形成第二介电层时，容易导致第二介电层的材料在相邻刻蚀阻挡层350之间的间隙填充能力下降，从而容易在第二介电层中形成孔洞缺陷，此外，后续在互连槽中形成上层金属互连结构，在第二介电层的厚度一定的情况下，还会导致位于所述刻蚀阻挡层350上方的上层金属互连结构的厚度过小，从而容易对上层金属互连结构的性能造成不良影响。为此，本实施例中，所述刻蚀阻挡层350的厚度为

参考图7，形成覆盖所述阻变存储单元结构300、刻蚀阻挡层350和第一介电层220的第二介电层230。

所述第二介电层230用于为后续形成上层金属互连结构提供工艺基础，还用于实现上层金属互连结构之间的电隔离。

对所述第二介电层230的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

本实施例中，所述介电叠层200和第二介电层230构成上层介电层240，即所述上层介电层240包括由下而上依次堆叠的第三介电层210、第一介电层220和第二介电层230。

参考图8，刻蚀所述存储器区100b的第二介电层230，形成底部露出所述多个阻变存储单元结构300以及所述刻蚀阻挡层350的互连槽430。

所述互连槽430用于为后续形成电连接所述阻变存储单元结构300的上层金属互连结构提供空间位置。

本实施例中，所述多个阻变存储单元结构300呈矩阵排列，以形成存储阵列，所述互连槽430沿所述矩阵的行方向或列方向延伸，因此，所述互连槽430横跨多个所述阻变存储单元结构300，所述互连槽430相应露出相邻阻变存储单元结构300之间的刻蚀阻挡层350。

而且，由于在刻蚀所述第二介电层230的过程中，所述第二介电层230与刻蚀阻挡层350之间的刻蚀选择比较高，刻蚀所述第二介电层230的工艺对所述刻蚀阻挡层350的刻蚀速率较低，因此，所述刻蚀阻挡层350能够对位于其下方的第一介电层220起到保护作用，相应的，所述存储器区100b的第一介电层220受损的概率较低。

本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述存储器区100b的第二介电层230。通过选用各向异性的干法刻蚀工艺，有利于提高互连槽430的形貌质量和尺寸精度。

本实施例中，所述形成方法还包括：刻蚀所述非存储器区100a的第二介电层230、第一介电层220和第三介电层210，形成底部露出所述下层金属互连结构110的互连开口400。

所述互连开口400用于为后续在所述非存储器区100a形成上层金属互连结构提供空间位置。

本实施例中，以形成于所述存储器区100b的互连槽430作为第一互连槽430，所述互连开口400包括互连通孔420、以及与所述互连通孔420的顶部相连的第二互连槽410。

作为一种示例，采用先形成通孔(via first)的方式形成所述互连开口400，即先形成互连通孔420，再形成第二互连槽410。

通过先形成互连通孔420，从而能够在同一步骤中，形成所述第一互连槽430和第二互连槽410，从而使得RRAM器件的形成工艺与传统半导体工艺的后段制程相兼容。

具体地，先刻蚀所述非存储器区100a的上层介电层240，形成底部露出所述下层金属互连结构110的互连通孔420；形成所述互连通孔420后，在所述互连通孔420中填充保护层，用于保护所述互连通孔420底部的下层金属互连结构110；形成所述保护层后，刻蚀所述互连通孔420周围的部分厚度的上层介电层240、以及所述存储器区100b的第二介电层230，在所述非存储器区100a形成第二互连槽410，在所述存储器区100b形成第一互连槽430；去除所述保护层。

参考图9，在所述互连槽430(如图8所示)中形成与所述阻变存储单元结构300相连的上层金属互连结构500。

所述上层金属互连结构500用于实现所述阻变存储单元结构300与其他电路的电连接。

本实施例中，所述上层金属互连结构500为后段制程中的金属互连线。具体地，所述上层金属互连结构500为第三金属互连线(即M3layer)。

作为一种示例，所述存储器区100b的上层金属互连结构500用于作为存储阵列的字线(BL)。

具体地，在所述互连槽430中填充导电材料后，对所述导电材料进行平坦化处理，以形成顶面与所述第二介电层230相齐平的上层金属互连结构500。

本实施例中，所述上层金属互连结构500的材料为Cu。对所述上层金属互连结构500的具体描述，可结合参考前述对所述下层金属互连结构110的相应描述，在此不再赘述。

本实施例中，在所述互连槽430中形成上层金属互连结构500的步骤中，所述上层金属互连结构500还形成于所述互连开口400中。

相应的，本发明还提供一种半导体结构。继续参考图9，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底(未标示)，包括存储器区100b，所述基底中形成有下层金属互连结构110，所述基底表面露出所述下层金属互连结构110；多个阻变存储单元结构300，位于所述存储器区100b的所述基底上，所述阻变存储单元结构300底部与所述下层金属互连结构110相连；第一介电层220，位于所述基底上且覆盖所述阻变存储单元结构300的侧壁；刻蚀阻挡层350，位于所述存储器区100b中相邻阻变存储单元结构300之间的第一介电层220上；上层金属互连结构500，位于所述阻变存储单元结构300顶部以及相邻所述阻变存储单元结构300之间的刻蚀阻挡层350顶部；第二介电层230，位于所述上层金属互连结构500露出的第一介电层220上。

在半导体结构的形成过程中，先刻蚀存储器区100b的第二介电层230，以形成底部露出多个阻变存储单元结构300和刻蚀阻挡层350的互连槽，上层金属互连结构500形成于互联槽中。本实施例中，在所述存储器区100b形成所述互连槽的过程中，所述刻蚀阻挡层350能够对位于其下方的第一介电层220起到保护作用，相应能够降低相邻阻变存储单元结构300之间的第一介电层220被误刻蚀、甚至互连槽底部露出相邻阻变存储单元结构300的侧壁或者下层金属互连结构110的概率，从而能够降低上层金属互连结构500与下层金属互连结构110发生短路的概率，或者，降低上层金属互连结构500与相邻阻变存储单元结构300的侧壁相接触的概率，从而降低相邻阻变存储单元结构300发生短路的概率，进而提高半导体结构的性能。

根据实际工艺情况，所述基底包括衬底以及形成于所述衬底上的功能结构，例如：功能结构可以包括MOS场效应晶体管等半导体器件、电阻结构等。

本实施例中，所述基底包括下层介电层100，所述下层金属互连结构110位于所述下层介电层100中。作为一种示例，所述下层介电层100的顶面和下层金属互连结构110的顶面相齐平。

本实施例中，所述下层介电层100为金属层间介质(inter metal dielectric，IMD)层，所述下层介电层100用于实现下层金属互连结构110之间的电隔离。

所述下层介电层100的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。本实施例中，所述下层介电层100的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。

本实施例中，所述下层金属互连结构110为后段制程中的金属互连线。具体地，所述下层金属互连结构110为第二金属互连线(即M2layer)。

本实施例中，所述下层金属互连结构110的材料为Cu。Cu的电阻率较低，有利于减小器件的RC延迟，且Cu具有优良的抗电迁移能力。在其他实施例中，所述下层金属互连结构的材料还可以为Al或W。

本实施例中，所述基底包括存储器区100b，所述存储器区100b用于形成RRAM器件，从而使RRAM器件的形成工艺与后段制程相兼容。

因此，本实施例中，所述基底还包括非存储器区100a，非存储器区100a用于形成除RRAM器件之外的其他半导体器件，所述半导体器件包括MOS器件。例如，非存储器区100a为逻辑器件区。RRAM器件的形成工艺与传统半导体器件的形成工艺相兼。

所述阻变存储单元结构300用于形成RRAM单元器件。

因此，本实施例中，所述阻变存储单元结构300包括由下而上依次堆叠的底部电极层310、变阻材料层320和顶部电极层330。

所述底部电极层310作为RRAM单元器件中的底部电极。所述底部电极层310的材料包括TiN、TaN、Pt、AlCu、Au、Ti、Ta、W、WN和Cu中的一种或多种。作为一种示例，所述底部电极层310的材料为TiN。在另一些实施例中，所述底部电极层的材料为TaN。

所述顶部电极层330作为RRAM单元器件中的顶部电极。作为一种示例，所述顶部电极层330的材料为TiN。对所述顶部电极层330的材料的具体描述，可参考前述对底部电极层310的相应描述，在此不再赘述。

根据施加在变阻材料层320上的电压的不同，变阻材料层320在高阻态和低阻态之间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息。本实施例中，所述变阻材料层320为金属氧化层。具体地，所述变阻材料层320的材料包括氧化铪、氧化钽和氧化钛中的一种或多种。

本实施例中，根据器件设计需求，所述底部电极层310在基底上的投影位于所述变阻材料层320在基底上的投影内，所述变阻材料层320在基底上的投影与所述顶部电极层330在基底上的投影相重合。

作为一种示例，所述多个阻变存储单元结构300呈矩阵排列，从而形成存储阵列。

所述第一介电层220用于实现阻变存储单元结构300之间的电隔离。对所述第一介电层220的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

作为一种示例，顶部电极层330和第一介电层220的顶面相齐平。

本实施例中，所述阻变存储单元结构300为叠层结构，为了降低形成所述阻变存储单元结构300的工艺难度，在所述半导体结构的形成过程中，在形成所述阻变存储单元结构300之后，形成所述第一介电层220。

因此，所述半导体结构还包括：第三介电层210，位于所述底部电极层310侧部的基底上。在所述半导体结构的形成过程中，底部电极层310形成于第三介电层210中。

由于所述底部电极层310在基底上的投影位于所述变阻材料层320在基底上的投影内，因此，通过先在第三介电层210中形成底部电极层310，有利于降低形成所述阻变存储单元结构300的工艺复杂度。

所述第三介电层210用于为所述底部电极层310的形成提供工艺基础，还用于实现所述底部电极层310之间的电隔离。对所述第三介电层210的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

因此，本实施例中，所述第一介电层220位于所述变阻材料层320和顶部电极层330露出的第三介电层210上。

本实施例中，所述第三介电层210和第一介电层220构成介电叠层200。

在其他实施例中，当底部电极层在基底上的投影和变阻材料层在基底上的投影相重合，或者，变阻材料层在基底上的投影位于底部电极层在基底上的投影内时，也可以在形成叠层结构的阻变存储单元结构后，在阻变存储单元结构露出的基底上形成第一介电层。相应的，所述半导体结构未设有第三介电层。

本实施例中，所述介电叠层200还覆盖非存储器区100a的基底。所述非存储器区100a的介电叠层200用于实现所述非存储器区100a的上层金属互连结构500之间的电隔离。

本实施例中，所述刻蚀阻挡层350通过刻蚀阻挡材料层的沉积和刻蚀工艺形成，因此，所述刻蚀阻挡层350位于所述阻变存储单元结构300露出的第一介电层220上。

所述刻蚀阻挡层350和阻变存储单元结构300之间的刻蚀选择比较大，所述刻蚀阻挡层350和第一介电层220之间的刻蚀选择比较大，从而在刻蚀所述刻蚀阻挡材料层以形成刻蚀阻挡层350的过程中，降低阻变存储单元结构300和第一介电层220受损的概率。

本实施例中，所述刻蚀阻挡层350和阻变存储单元结构300之间的刻蚀选择比大于2，所述刻蚀阻挡层和第一介电层220之间的刻蚀选择比大于5。

同理，在刻蚀存储器区100b的第二介电层230的过程中，为了使得所述刻蚀阻挡层350能够对位于其下方的第一介电层220起到保护作用，所述第二介电层230和刻蚀阻挡层350之间的刻蚀选择比也较大。本实施例中，所述第二介电层230和刻蚀阻挡层350之间的刻蚀选择比大于5。

为此，本实施例中，所述刻蚀阻挡层350的材料包括正硅酸乙酯(TEOS)、碳化硅、氮化硅、氮氧化硅、碳氧化硅和氧化硅中的一种或多种。作为一种示例，所述刻蚀阻挡层350的材料为TEOS。TEOS是后段制程中常用的材料，工艺兼容性较高。

需要说明的是，所述刻蚀阻挡层350的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层350的厚度过小，在刻蚀存储器区100b的第二介电层230以形成互连槽的过程中，容易出现因所述刻蚀阻挡层350被误刻蚀而露出第一介电层220的情况，从而导致所述刻蚀阻挡层350对位于其下方的第一介电层220的保护作用不佳，所述第一介电层220仍有可能受到误刻蚀，进而导致降低上层金属互连结构500与下层金属互连结构110发生短路或者相邻阻变存储单元结构300发生短路的概率的效果不佳；如果所述刻蚀阻挡层350的厚度过大，不仅导致工艺成本的增大，还会增加刻蚀阻挡材料层的工艺难度，而且，形成第二介电层230时，容易导致第二介电层230的材料在相邻刻蚀阻挡层350之间的间隙填充能力下降，从而容易在第二介电层230中形成孔洞缺陷，此外，在第二介电层230的厚度一定的情况下，还会导致位于所述刻蚀阻挡层350上方的上层金属互连结构500的厚度过小，从而容易对上层金属互连结构500的性能造成不良影响。为此，本实施例中，所述刻蚀阻挡层350的厚度为

所述上层金属互连结构500用于实现所述阻变存储单元结构300与其他电路的电连接。

本实施例中，所述上层金属互连结构500为后段制程中的金属互连线。具体地，所述上层金属互连结构500为第三金属互连线(即M3layer)。

作为一种示例，所述存储器区100b的上层金属互连结构500用于作为存储阵列的字线(BL)。

本实施例中，所述上层金属互连结构500的材料为Cu。对所述上层金属互连结构500的具体描述，可结合参考前述对所述下层金属互连结构110的相应描述，在此不再赘述。

本实施例中，所述多个阻变存储单元结构300呈矩阵排列，以形成存储阵列，所述存储器区100b的上层金属互连结构500沿所述矩阵的行方向或列方向延伸，因此，所述存储器区100b的上层金属互连结构500横跨多个所述阻变存储单元结构300，所述上层金属互连结构500还位于相邻所述阻变存储单元结构300之间的刻蚀阻挡层250顶部。

本实施例中，上层金属互连结构500还贯穿所述非存储器区100a的第一介电层220和第三介电层210，且底部与所述非存储器区100a的下层金属互连结构110相连。

具体地，非存储器区100a和存储器区100b的上层金属互连结构500的顶面相齐平。

所述第二介电层230用于实现上层金属互连结构500之间的电隔离。

对所述第二介电层230的描述，可结合参考前述对所述下层介电层100的相应描述，在此不再赘述。

本实施例中，所述介电叠层200和第二介电层230构成上层介电层240，即所述上层介电层240包括由下而上依次堆叠的第三介电层210、第一介电层220和第二介电层230。

本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。