基于栅源漏一体化沉积的氮化镓器件及其制作方法

技术领域

本发明属于半导体技术领域，具体涉及一种基于栅源漏一体化沉积的氮化镓器件及其制作方法。

背景技术

GaN基器件具有高电子饱和漂移速度、高击穿场强、热导率大等优异的性能，因此，相比于Si和GaAs，GaN基器件更能满足现代化社会的发展对于高频和高功率的要求。其中，AlGaN/GaN HEMT器件由于异质结处存在高电子浓度的二维电子气沟道，在微波大功率方面极具优势。

目前，相关技术中普遍采用含金工艺制作GaN基器件。AlGaN/GaNHEMT器件将Ti/Al/Ni/Au欧姆金属叠层在退火炉中快速热退火形成欧姆接触后，再沉积Ni/Au金属形成栅电极。但是，较高的退火温度会使熔融态的Al与Au反应生成AlAu

此外，含Au欧姆电极和栅电极的制备成本较高，并且含Au高温欧姆退火无法应用于自对准栅器件的制备，无法与Si基CMOS控制元件异质集成。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于栅源漏一体化沉积的氮化镓器件及其制作方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供一种基于栅源漏一体化沉积的氮化镓器件，包括：衬底；

位于所述衬底一侧的AlN成核层；

位于所述AlN成核层远离所述衬底一侧的GaN缓冲层；

位于所述GaN缓冲层远离所述衬底一侧的AlGaN势垒层；

位于所述AlGaN势垒层远离所述衬底一侧的SiN钝化层、源电极、漏电极和栅电极；其中，

所述AlGaN势垒层包括远离所述GaN缓冲层一侧的第一表面，所述第一表面包括两个图形区，每个所述图形区包括多个阵列排布的第一开孔，所述源电极与所述漏电极相对设置于所述第一表面的两侧，且沿垂直于衬底所在平面的方向，所述漏电极的正投影与所述源电极的正投影分别覆盖所述两个图形区；

所述SiN钝化层位于所述源电极和所述漏电极之间，所述SiN钝化层包括第二开孔，所述第二开孔在垂直于衬底所在平面的方向上贯穿所述SiN钝化层，所述栅电极位于所述SiN钝化层远离衬底的一侧，至少部分所述栅电极位于所述第二开孔内。

在本发明的一个实施例中，沿源电极指向漏电极的方向，所述图形区的长度为5～20μm。

在本发明的一个实施例中，沿垂直于衬底所在平面的方向，所述第一开孔的正投影为圆形或多边形。

在本发明的一个实施例中，沿垂直于衬底所在平面的方向，所述第一开孔的深度为5～20μm。

第二方面，本发明提供一种基于栅源漏一体化沉积的氮化镓器件的制作方法，包括：

提供一外延基片，所述外延基片包括衬底以及预先在所述衬底上依次生长得到的AlN成核层、GaN缓冲层和AlGaN势垒层；

对所述外延基片进行清洗，并刻蚀外延基片至缓冲层；

利用等离子增强化学气相沉积工艺PECVD在所述AlGaN势垒层上淀积SiN薄膜，形成SiN钝化层；

在所述SiN钝化层上涂覆光刻胶，光刻形成开孔区域、源电极区域和漏电极区域，并刻蚀掉开孔区域下的SiN钝化层、源电极区域下的SiN钝化层和漏电极区域下的SiN钝化层；

在所述SiN钝化层上涂覆光刻胶，分别在源电极区域和漏电极区域内预设的图形区光刻后，利用ICP设备进行刻蚀，形成多个阵列排布的第一开孔；

在所述SiN钝化层上涂覆光刻胶，光刻形成栅电极区域、源电极区域和漏电极区域，并在所述栅电极区域、源电极区域和漏电极区域淀积栅源漏金属层；

在快速热退火炉中进行低温快速热退火处理，形成欧姆接触后，制作得到所述氮化镓器件。

在本发明的一个实施例中，采用Sputter磁控溅射或电子束蒸发工艺淀积所述栅源漏金属层。

在本发明的一个实施例中，所述栅源漏金属层包括接触层/催化层/阻挡层/帽层。

在本发明的一个实施例中，所述接触层包括Ti/Ta/Ti

在本发明的一个实施例中，在快速热退火炉中进行低温快速热退火时的退火温度为300℃～600℃。

在本发明的一个实施例中，所述对所述外延基片进行清洗的步骤，包括：

将所述外延基片置入丙酮中，超声波清洗2min后，放置在60℃水浴加热的正胶剥离液中煮10min；

将所述外延基片置入丙酮中超声波清洗3min，并置入乙醇中超声波清洗3min；

利用去离子水清洗掉所述外延基片表面残留的丙酮和乙醇，并用HF清洗30s；

利用去离子水将所述外延基片清洗干净后，用超纯氮气将其吹干。

与现有技术相比，本发明的有益效果在于：

本发明提供一种基于栅源漏一体化沉积的氮化镓器件及其制作方法，由于在制作源电极、栅电极和漏电极时是直接在光刻得到的栅电极区域、源电极区域和漏电极区域淀积栅源漏金属层，此种一体化沉积的设计方式能够避免栅电极与源、漏电极的套刻误差，从而实现亚微米级源漏欧姆接触；并且，上述制作方法在快速热退火炉中进行低温快速热退火处理以形成欧姆接触，有利于降低GaN器件中源电极和漏电极位置处退火后的横向扩散，进而实现超高频器件的制备。

另外，本发明提供的GaN器件的制作方法采用无金工艺，与Si基CMOS产线兼容，不仅可以极大的提高产能，制作得到的GaN器件后续也可与Si基CMOS控制元件异质集成。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的一种结构意图；

图2是本发明实施例提供的图形区的一种俯视图；

图3是本发明实施例提供的图形区的另一种俯视图；

图4是本发明实施例提供的图形区的另一种俯视图；

图5是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的一种流程示意图；

图6是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的一种过程示意图；

图7是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的另一种过程示意图；

图8是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的另一种过程示意图；

图9是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的另一种过程示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

图1是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的一种结构意图，图2是本发明实施例提供的图形区的一种俯视图。请结合图1-2，本发明实施例提供一种基于栅源漏一体化沉积的氮化镓器件，包括：衬底1；

位于衬底1一侧的AlN成核层2；

位于AlN成核层2远离衬底1一侧的GaN缓冲层3；

位于GaN缓冲层3远离衬底1一侧的AlGaN势垒层4；

位于AlGaN势垒层4远离衬底1一侧的SiN钝化层5、源电极6、漏电极7和栅电极8；其中，

AlGaN势垒层4包括远离GaN缓冲层3一侧的第一表面S1，第一表面S1包括两个图形区A，每个图形区A包括多个阵列排布的第一开孔B1，源电极6与漏电极7相对设置于第一表面S1的两侧，且沿垂直于衬底1所在平面的方向，漏电极7的正投影与源电极6的正投影分别覆盖两个图形区A；

SiN钝化层5位于源电极6和漏电极7之间，SiN钝化层5包括第二开孔B2，第二开孔B2在垂直于衬底1所在平面的方向上贯穿SiN钝化层5，栅电极8位于SiN钝化层5远离衬底1的一侧，至少部分栅电极8位于第二开孔B2内。

具体而言，上述氮化镓器件包括衬底1、以及依次生长于衬底1一侧的AlN成核层2、GaN缓冲层3和AlGaN势垒层4，其中，AlGaN势垒层4包括远离GaN缓冲层3一侧的第一表面S1。可选地，氮化镓器件还包括SiN钝化层5、源电极6和漏电极7，源电极6和漏电极7相对设置于第一表面S1的两侧，SiN钝化层5位于AlGaN势垒层4远离GaN缓冲层3的一侧，也就是说，SiN钝化层5与第一表面S1相触，并且沿垂直于衬底1所在平面的方向，SiN钝化层5的正投影位于源电极6和漏电极7之间。

本实施例中，AlGaN势垒层4的第一表面S1还包括两个图形区A，在图1所示视角下，两个图形区A分别位于源电极6和漏电极7的下方；其中，如图2所示，每个图形区A包括多个阵列排布的第一开孔B1，在垂直于衬底1所在平面的方向上，该第一开孔B1朝向靠近GaN缓冲层3的一侧凹陷。上述氮化镓器件中，源电极6与第一表面S1、以及漏电极7与第一表面S1均为欧姆接触，应当理解，由于欧姆电极存在集边效应，电流主要集中在源电极6和漏电极7的边缘，因此本实施例将图形区A设置在源电极6下方靠近漏电极7的一侧(即源电极6边缘处)、以及漏电极7下方靠近源电极6的一侧(即漏电极7边缘处)，通过在源电极6和漏电极7欧姆边缘区域的AlGaN势垒层4刻蚀出第一开孔B1阵列，不但有效增加了源电极6、漏电极7与AlGaN势垒层4的接触面积，还可提高刻蚀第一开孔B1处AlGaN势垒层4电子的隧穿几率，从而降低欧姆接触电阻和欧姆退火温度；此外，第一开孔B1的引入还能够在较大程度上减少对2EDG的损伤，即可以形成大电流低阻的无金欧姆接触。

需要说明的是，图2仅以源电极6下方的图形区A为例进行了示意，而漏电极7下方的图形区A的结构是与其结构完全相同的。

进一步地，SiN钝化层5包括第二开孔B2、且第二开孔B2在垂直于衬底1所在平面的方向上贯穿SiN钝化层5，栅电极8位于SiN钝化层5远离衬底1的一侧，至少部分栅电极8位于第二开孔B2内。

图3-4是本发明实施例提供的图形区的另一种俯视图。可选地，在垂直于衬底1所在平面的方向上，第一开孔B1的深度为5～20μm，其正投影可以为圆形、正方形或菱形。应当理解，在垂直于衬底1所在平面的方向上，由于AlGaN势垒层厚度较大，如若第一开孔B1的深度过小，那么欧姆金属与2DEG沟道之间的电子隧穿概率极低，因此会导致接触电阻增大；反之，若第一开孔B1刻蚀的深度过大，那么金半接触势垒虽然降低，但同时也会降低邻近区域的2DEG沟道密度，电子只能通过金属与半导体的接触侧壁进行隧穿，电子隧穿面积减小，导致接触电阻上升。

需要说明的是，本实施例中每个图形区A内第一开孔B1的形状、数量均可根据实际需求进行设置，本申请对此不作限定。

请继续参见图2-4，沿源电极6指向漏电极7的方向，图形区A的长度a为5～20μm。

具体地，由于电流存在集边效应，源、漏电极的边缘区域是电流传输的主要路径，因此图形区A的长度a不易过大，而且图形区A过大会导致AlGaN势垒层被刻蚀的区域增大，使得由极化产生的二维电子气密度降低，另一方面，长度过小则会导致电流传输横截面积减小，进而增大接触电阻；故本申请将图形区A的长度a设置为5～20μm，从而在不降低二维电子气密度的同时减小器件的接触电阻。

图5是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的一种流程示意图，图6-9是本发明实施例提供的基于栅源漏一体化沉积的氮化镓器件的制作方法的一种过程示意图。请结合图1、5-9，本发明实施例还提供了一种基于栅源漏一体化沉积的氮化镓器件的制作方法，包括：

S1、提供一外延基片，外延基片包括衬底1以及预先在衬底1上依次生长得到的AlN成核层2、GaN缓冲层3和AlGaN势垒层4；

S2、对外延基片进行清洗，并刻蚀外延基片至缓冲层3；

S3、利用等离子增强化学气相沉积工艺PECVD在AlGaN势垒层4上淀积SiN薄膜，形成SiN钝化层5；

S4、在SiN钝化层5上涂覆光刻胶，光刻形成开孔区域、源电极区域和漏电极区域，并刻蚀掉开孔区域下的SiN钝化层5、源电极6区域下的SiN钝化层5和漏电极7区域下的SiN钝化层5；

S5、在SiN钝化层5上涂覆光刻胶，分别在源电极区域和漏电极区域内进行预设的图形区光刻后，利用ICP设备进行刻蚀，形成多个阵列排布的第一开孔B1；

S6、在SiN钝化层上涂覆光刻胶，光刻形成栅电极区域、源电极区域和漏电极区域，并在栅电极区域、源电极区域和漏电极区域淀积栅源漏金属层；

S7、在快速热退火炉中进行低温快速热退火处理，形成欧姆接触后，制作得到氮化镓器件。

可选地，对外延基片进行清洗的步骤，包括：

将外延基片置入丙酮中，超声波清洗2min后，放置在60℃水浴加热的正胶剥离液中煮10min；

将外延基片置入丙酮中超声波清洗3min，并置入乙醇中超声波清洗3min；

利用去离子水清洗掉外延基片表面残留的丙酮和乙醇，并用HF清洗30s；

利用去离子水将外延基片清洗干净后，用超纯氮气将其吹干。

可选地，在上述步骤S2中，对外延基片进行清洗后，刻蚀外延基片至缓冲层3的步骤，包括：

S201、在AlGaN势垒层4上光刻电隔离区域。

首先，将生长有AlGaN势垒层4的外延基片放在200℃的热板上烘烤5min；然后，利用甩胶机对外延基片甩光刻胶，甩胶机转速为3500rpm；完成甩胶后，将外延基片置于90℃的热板上烘烤1min，并将外延基片放入光刻机中对预设电隔离区域内的光刻胶进行曝光；最后，将完成曝光的外延基片放入显影液中以移除预设电隔离区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干。

S202、在AlGaN势垒层4上刻蚀电隔离区域。

对完成光刻的外延基片，采用ICP工艺干法刻蚀AlGaN势垒层4形成台阶区，实现有源区的台面隔离。其中，刻蚀采用的气体为Cl

S203、去除刻蚀后的掩膜。

将完成有源区隔离的外延基片依次放入丙酮溶液、剥离液、丙酮溶液和乙醇溶液中进行清洗，以去除电隔离区域外的光刻胶，然后用去离子水清洗并用氮气吹干。

可选地，上述步骤S3中，利用等离子增强化学气相沉积工艺PECVD在AlGaN势垒层4上淀积SiN薄膜，形成SiN钝化层5的步骤，包括：

S301、对外延基片进行表面清洗。

首先，将外延基片放入丙酮溶液中超声清洗3mim，超声强度可以为3.0；然后，将外延基片放入温度为60℃的剥离液中水浴加热5min；接着，将外延基片依次放入丙酮溶液和乙醇溶液中超声清洗3min，其超声强度为3.0；最后，用超纯水冲洗外延基片并用氮气吹干。

S302、在AlGaN势垒层4上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为60nm的SiN钝化层5，其生长的工艺条件为：采用NH3和SiH4作为Si源和N源，优化的流量比为SiH4：NH3＝2：1，沉积温度为250℃，反应腔室压力为600mTorr，RF功率为22W，反应时间为7.5min。

进一步地，在上述步骤S4中，在SiN钝化层上涂覆光刻胶，光刻形成开孔区域、源电极区域和漏电极区域，并刻蚀掉开孔区域下的SiN钝化层、源电极区域下的SiN钝化层和漏电极区域下的SiN钝化层的步骤，包括：

S401、在钝化层5上光刻开孔区域、源电极区域和漏电极区域。

首先，将完成刻蚀的外延基片放在200℃的热板上烘烤5min；然后，在外延基片上甩剥离胶，其甩胶厚度为0.35μm，并将外延基片在温度为200℃的热板上烘5min；接着，在该外延基片上甩光刻胶，其甩胶厚度为0.77μm，并将外延基片在90℃热板上烘1min；将外延基片放入光刻机中对图形区A的光刻胶进行曝光，并将完成曝光的外延基片放入显影液，以移除开孔区域、源电极区域和漏电极区域的光刻胶及剥离胶，之后对其进行超纯水冲洗和氮气吹干。

S402、ICP干法刻蚀去除开孔区域、源电极区域和漏电极区域下方的SiN钝化层5。

具体地，利用ICP设备在反应气体为CF

进一步地，在上述步骤S5中，在SiN钝化层上涂覆光刻胶，分别在源电极区域和漏电极区域内进行预设的图形区光刻后，利用ICP设备进行刻蚀，形成多个阵列排布的第一开孔B1的步骤，包括：

S501、在钝化层5上光刻预设的图形区A。

首先，将外延基片放在200℃的热板上烘烤5min；然后，在外延基片上甩剥离胶，其甩胶厚度为0.35μm，并将外延基片在温度为200℃的热板上烘5min；接着，在该外延基片上甩光刻胶，其甩胶厚度为0.77μm，并将外延基片在90℃热板上烘1min；之后，将外延基片放入光刻机中对图形区A的光刻胶进行曝光；最后，将完成曝光的外延基片放入显影液中移除图形区A的光刻胶和剥离胶，并进行超纯水冲洗和氮气吹干。

S502、在AlGaN势垒层4刻蚀出第一开孔B1

对完成光刻的外延基片，采用ICP工艺干法刻蚀AlGaN势垒层4，实现图形区A阵列开孔的刻蚀，刻蚀采用的气体为Cl

在上述步骤S6中，在SiN钝化层5上涂覆光刻胶，光刻形成栅电极区域、源电极区域和漏电极区域，并在栅电极区域、源电极区域和漏电极区域淀积栅源漏金属层的步骤，包括：

S601、在钝化层5上光刻出栅电极区域、源电极区域和漏电极区域。

首先，将外延基片放在200℃的热板上烘烤5min；然后，在外延基片上甩剥离胶，其甩胶厚度为0.35μm，并将外延基片在温度为200℃的热板上烘5min；接着，在该外延基片上甩光刻胶，其甩胶厚度为0.77μm，并将外延基片在90℃热板上烘1min；之后，将外延基片放入光刻机中对栅电极区域、源电极区域和漏电极区域的光刻胶进行曝光；最后，将完成曝光的外延基片放入显影液中，移除栅电极区域、源电极区域和漏电极区域的光刻胶、剥离胶，并对其进行超纯水冲洗和氮气吹干。

S602、采用Sputter磁控溅射或电子束蒸发工艺，淀积栅源漏金属层。

首先，将完成栅、源、漏电极区域光刻的外延基片采用等离子去胶机去除未显影干净的光刻胶薄层，处理时间为5min，能够有效提高剥离的成品率；然后，将外延基片放入Sputter磁控溅射台中，待磁控溅射台的反应腔室真空度达到2×10

可选地，接触层包括Ti/Ta/Ti

S603、剥离金属。

首先，将完成溅射的外延基片在丙酮中浸泡40分钟以上并进行超声处理；然后，将外延基片放入温度为60℃的剥离液中水浴加热5min；之后，将外延基片依次放入丙酮溶液和乙醇溶液中超声清洗3min；接着，用超纯水冲洗外延基片并用氮气吹干。

应当理解，常规的制备工艺通常是先制作好源电极6、漏电极7，然后在800℃以上的退火温度下退火形成欧姆接触，再进行后续栅极的制备，而退火温度过高的话会导致栅极失效。因此，在上述步骤S7中，本实施例将低温快速热退火时的退火温度设置为300℃～600℃。示例性地，将外延基片放入快速退火炉中，向退火炉中通入10min氮气，再在氮气气氛中将退火炉温度设为500℃，进行60s的退火，以使源电极6、漏电极7和第一开孔B1欧姆金属下沉至GaN缓冲层3，从而形成欧姆金属与异质结沟道之间的欧姆接触。

通过上述各实施例可知，本发明的有益效果在于：

本发明提供一种基于栅源漏一体化沉积的氮化镓器件及其制作方法，由于在制作源电极、栅电极和漏电极时是直接在光刻得到的栅电极区域、源电极区域和漏电极区域淀积栅源漏金属层，此种一体化沉积的设计方式能够避免栅电极与源、漏电极的套刻误差，从而实现亚微米级源漏欧姆接触；并且，上述制作方法在快速热退火炉中进行低温快速热退火处理以形成欧姆接触，有利于降低GaN器件中源电极和漏电极位置处退火后的横向扩散，进而实现超高频器件的制备。

另外，本发明提供的GaN器件的制作方法采用无金工艺，与Si基CMOS产线兼容，不仅可以极大的提高产能，制作得到的GaN器件后续也可与Si基CMOS控制元件异质集成。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。