针对基于外围组件互连快速（PCIE）的设备的系统功率管理

优先权申请

本申请要求享有于2019年5月24日提交的、并且标题为“SYSTEM POWERMANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)-BASED DEVICES”的、序列编号为62/852,757的美国临时专利申请的优先权，上述申请以引用方式全部并入本文中。

本申请要求享有于2019年5月31日提交的、并且标题为“SYSTEM POWERMANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)-BASED DEVICES”的、序列编号为62/855,197的美国临时专利申请的优先权，上述申请以引用方式全部并入本文中。

本申请要求享有于2020年5月13日提交的、并且标题为“SYSTEM POWERMANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)-BASEDDEVICES”、序列编号为15/931,307的美国专利申请的优先权，上述申请以引用方式全部并入本文中。

技术领域

本公开内容的技术通常涉及外围组件互连快速(PCIE)链路，以及更具体地，涉及针对与PCIE链路相关联的终端来控制功率状态。

背景技术

计算设备在现代社会中已经变得普遍。计算设备的普及部分是通过增加的计算设备的功能和能力来推动的。多样化的功能和增加的功率是通过处理单元与不同外围设备进行通信的能力来提供的。比如无线调制解调器或图形卡之类的这些外围设备可能在计算设备的内部，或者比如显示器、传感器等之类的外围设备可能在计算设备的外部。为了实现这种无数的功能，允许集成电路(IC)相互通信的各种通信协议和标准已经逐渐形成。一种流行的通信标准是外围组件互连(PCI)标准，PCI标准具有多种排列。PCI标准的最流行的排列之一是PCI快速(express)(PCIE)标准。同时，仍然存在着降低在计算设备中的功耗的压力。

发明内容

在具体实施方式中公开的各方面包括用于针对基于外围组件互连快速(PCIE)的设备的功率管理的系统和方法。特别是，本公开内容的示例性方面允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号(比如时钟请求(CLKREQ或CLKREQ#)信号)可以允许PCIE终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。

就这一点而言，在一个方面中，公开用于降低PCIE终端的功耗的方法。方法包括：在进入低功率状态之后，启动定时器。方法还包括：当定时器到期而在相关联的PCIE链路上没有活动时，在PCIE终端处至少进入部分系统功率崩溃。

在另一方面中，公开包括根联合体的设备。根联合体包括被配置为耦合到PCIE链路的PCIE接口。根联合体还包括定时器。根联合体还包括控制电路。控制电路被配置为：在进入低功率状态之后，启动定时器。控制电路还被配置为：当定时器到期而在PCIE链路上没有活动时，至少进入部分系统功率崩溃。

在另一方面中，公开包括端点的设备。端点包括被配置为耦合到PCIE链路的PCIE接口。端点还包括定时器。端点还包括控制电路。控制电路被配置为：在进入低功率状态之后，启动定时器。控制电路被配置为：当定时器到期而在PCIE链路上没有活动时，至少进入部分系统功率崩溃。

附图说明

图1A是示例性计算设备的方块图，计算设备可以包括具有不对称功率状态的外围组件互连快速(PCIE)链路；

图1B是具有通过PCIE链路耦合的设备的示例性计算系统的方块图；

图2示出示例性PCIE端点设备，以及特别是在PCIE端点设备内的配置寄存器的方块图；

图3示出根据本公开内容的示例性方面的主机的方块图，主机具有处理器和具有寄存器的PCIE硬件；

图4是根据本公开内容的示例性方面的、与将PCIE终端(以及特别是PCIE端点)置于高级低功率状态相关联的步骤的序列图；

图5是根据本公开内容的示例性方面的、与将PCIE终端(以及特别是PCIE主机)置于高级低功率状态相关联的步骤的序列图。

具体实施方式

现在参照附图来描述本公开内容的一些示例性方面。本文使用“示例性”一词来意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面未必要被解释为是优选的或比它方面具有优势。

在具体实施方式中公开的各方面包括用于针对基于外围组件互连快速(PCIE)的设备的功率管理的系统和方法。特别是，本公开内容的示例性方面允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号(比如时钟请求(CLKREQ或CLKREQ#)信号)可以允许PCIE终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。

在解决如何将PCIE终端置于高级低功率状态的细节之前，参考图1A-3提供PCIE架构的简要概述。下面参考图4开始对通过其将PCIE终端置于高级低功率状态的序列的讨论。

就这一点而言，图1A示出根据本公开内容的示例性方面的、可以采用能够在不对称功率状态或模式下进行操作的PCIE终端的计算设备(即，基于处理器的系统100)的示例。在该示例中，基于处理器的系统100包括一个或多个中央处理单元(CPU)102，每个CPU包括一个或多个处理器104。CPU 102可以具有耦合到处理器104的高速缓冲存储器106，以用于快速访问临时存储的数据。CPU 102耦合到系统总线108，并且可以与被包括在基于处理器的系统100中的主设备和从设备互相耦合。众所周知，CPU 102通过在系统总线108上交换地址、控制以及数据信息，与这些其它设备进行通信。例如，CPU 102可以将总线事务请求传送到一个或多个存储器控制器110。虽然没有在图1中示出，但是可以提供多个系统总线108。

其它设备可以连接到系统总线108。如在图1A中所示出的，这些设备可以包括(但不一定限于)存储器控制器110、一个或多个PCIE控制器112、一个或多个网络接口控制器114和一个或多个显示器控制器116，举例而言。存储器控制器110可以耦合到一个或多个存储器单元118。PCIE控制器112可以通过一个或多个PCIE链路122，耦合到一个或多个PCIE设备120。网络接口控制器网络114可以耦合到一个或多个网络设备124。网络设备124可以是被配置为允许对去往网络126和来自网络126的数据进行交换的任何设备。网络126可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙网络和互联网。网络接口设备124可以被配置为支持期望的任何类型的通信协议。在示例性方面中，网络接口设备124可以是移动数据调制解调器(MDM)或其它网络设备，其允许基于处理器的系统100以分布式或点对点方式通过定义的网络协议来通过一个或多个设备进行通信。还要注意，CPU 102可以通过这样的分布式网络与外围设备进行通信。

CPU 102还可以被配置为通过系统总线108访问显示器控制器116，以控制发送到一个或多个显示器128的信息。显示器控制器116向显示器128发送要经由一个或多个视频处理器(没有示出)来显示的信息，所述视频处理器将要显示的信息处理成适合于显示器128的格式。显示器128可以包括任何类型的显示器，包括但不限于液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

除了系统总线108之外，还可以存在功率控制块130，功率控制块130通过功率链路132(1)-132(N)将功率耦合到基于处理器的系统100的各种元件。功率控制块130基于来自在设备中的其它子系统或元件的投票，来确定总体系统功率。虽然没有示出，但是可以存在向基于处理器的系统100的各个元件提供时钟信号的一个或多个时钟。一些时钟可以在特定元件的内部，而其它时钟可以是由外部参考时钟提供的。

图1B示出基于处理器的系统100的具有主机134的PCIE链路122，主机134可以是应用处理器、片上系统(SoC)等。主机134包括PCIE控制器112。PCIE控制器112直接耦合到多个设备120(1)-120(N)，并且通过交换机140耦合到第二多个设备136(1)-136(M)。PCIE控制器112可以是被配置为耦合到多个PCIE链路122(1)-122(N+1)的PCIE根联合体(RC)。交换机140通过PCIE链路138(1)-138(M)与设备136(1)-136(M)进行通信。设备120(1)-120(N)和136(1)-136(M)可以是或者可以包括PCIE端点。

在示例性方面中，图1B的PCIE链路122(1)-122(N+1)和138(1)-138(M)可以在单个计算设备中，比如计算机，其中主机134是中央处理单元(CPU)，并且设备120(1)-120(N)和136(1)-136(M)是内部组件，比如硬盘驱动器、磁盘驱动器等。在第二示例性方面中，图1B的PCIE链路122(1)-122(N+1)和138(1)-138(M)可以在计算设备中，其中主机134是板上的集成电路(IC)，并且设备120(1)-120(N)和136(1)-136(M)是在计算设备内的其它IC。在第三示例性方面中，图1B的PCIE链路122(1)-122(N+1)和138(1)-138(M)可以在具有内部主机134的计算设备中，内部主机134耦合到外部设备120(1)-120(N)和136(1)-136(M)，比如耦合到一个或多个外部存储驱动器的服务器。应当，这些方面不一定是相互排斥的，因为这些设备中的不同设备可能是IC，相对于单个主机134而言是内部的或外部的。

图2提供可以是设备120(1)-120(N)或设备136(1)-136(M)中的一者的设备200的方块图。特别是，设备200充当在PCIE系统中的端点，并且可以是例如包括存储器元件202和控制电路204或MDM的存储设备，MDM包括被配置为耦合到用于无线通信的天线(没有示出)的收发器(Tx/Rx)电路。控制电路204可以包括“始终开启”(在图2中表示为AO)电路205。或者，始终开启电路205可以与控制电路204进行通信。此外，设备200包括PCIE硬件(在图2中也表示为HW)元件206，PCIE硬件元件206包括被配置为耦合到PCIE链路的链路或总线接口(有时称为PCIE链路接口或仅PCIE接口)。PCIE硬件元件206可以包括物理层(PHY)208，物理层(PHY)208是链路或总线接口，或者与链路或总线接口一起工作以通过PCIE链路进行通信。控制电路204通过系统总线210与PCIE硬件元件206进行通信。PCIE硬件元件206还可以包括多个寄存器212。可以在概念上将寄存器212划分为配置寄存器214和能力寄存器216。配置寄存器214和能力寄存器216是通过原始PCI标准来定义的，并且包括寄存器214和216的更新的设备与传统设备向后兼容。PCIE标准进一步定义了在PCIE扩展配置寄存器空间218中发现的额外的寄存器。这些寄存器在原始PCI标准中不存在，以及因此，PCI传统设备通常不寻址这些额外的寄存器。虽然没有明确地示出，但是在用于本公开内容的示例性方面的控制电路204内或者PCIE硬件元件206中，可以存在定时器。

类似地，图3示出主机300。主机300可以包括与存储器元件304通信的应用处理器302(其可以是图1A的CPU 102)或者其它处理器核心或控制电路，存储器元件304具有与其一起操作的操作系统306。应用处理器302可以包括始终开启电路307(在图3中表示为AO)。或者，始终开启电路307可以与应用处理器302进行通信。系统总线308将应用处理器302与存储器元件304和PCIE RC(有时被称为PCIE硬件(HW))310互连。PCIE RC 310可以包括PHY312，PHY 312是被配置为耦合到PCIE链路的链路或总线接口(有时称为PCIE链路接口或仅PCIE接口)，或者与链路或总线接口一起工作。PCIE RC 310还包括多个寄存器。特别地，PCIE RC 310可以包括状态寄存器314(CAM_STATUS)、控制寄存器316(CAM_CONTROL)、配置地址寄存器318(CONFIG_ADDR)和数据寄存器320(CONFIG_DATA)。可选地，多个寄存器还可以包括锁定寄存器322。这些寄存器是通过PCIE标准定义的，并且不是本公开内容的重点而是为了完整性而被包括进来的。再次，虽然没有明确示出，但是定时器可以存在于应用处理器302、PCIE RC 310中，或者在设备200与PCIE RC 310之间，其用于本公开内容的示例性方面。

虽然本公开内容的概念可以应用于其它类型的通信链路，但是本公开内容的示例性方面很好地适合与图1A的PCIE链路122一起使用。特别是，本公开内容的各方面允许PCIE终端(例如，根联合体或端点)进入高级低功率状态。也就是说，虽然PCIE标准将链路活动状态(L0)定义为活动状态，将L1定义为低功率状态，其中L1.1和L1.2(一般链路低功率状态)为低功率子状态，即使在这些低功率子状态中，在PCIE终端内的功率域(例如，功率轨)和时钟仍是活动的，并且可能产生漏电流或者以其它方式消耗功率。由于这种功耗加速了对电池再次充电的需求或者可能增加电费，因此存在降低功耗的压力。虽然PCIE标准确实考虑了L2或L3低功率状态，但进入L2或L3状态需要大量的空闲时间，并且还要求毫秒量级的唤醒时间，这可能会对性能产生负面影响。进入L2或L3状态还需要与链路伙伴的协调。也就是说，进入L2或L3状态是需要来自两个链路伙伴的合作的同步的协调努力，所以如果一端不能进入L2或L3状态，则任何一端都不能进入L2或L3状态。此外，并非所有设备都启用L2或L3状态，以及因此，设备可能不会进入功率域和时钟关闭的状态。因此，较有可能的是，设备可能在具有空闲链路的链路低功率状态中花费时间。在这样的场景中，系统(在没有本公开内容的情况下)不能进入最低可能的功率状态，因为链路低功率状态保持活动的时钟和功率域以防止设备进入功率崩溃。相应地，本公开内容的示例性方面允许PCIE终端进入高级低功率状态，其中可以降低功耗，比如通过降低时钟频率或者允许功率轨(例如，功率控制块130)和时钟被缩小或关闭。注意，这些更改可能是逐步式(incremental)的。最初，可以降低时钟频率，然后缩放功率轨输出，然后根据链路保持空闲多长时间来关闭功率轨。逐步式功率降低的精确顺序可以根据需要或期望而变化。PCIE终端还允许在接收唤醒信号时的快速醒来(例如，以微秒的量级)，唤醒信号比如在IC内的始终开启块处的时钟请求(不同地被称为CLKREQ或CLKREQ#，其中#表示活动信号)信号。

图4提供解释进入和退出高级系统低功率状态的序列图400，其中至少端点200进入范围从不同时钟频率直到全功率崩溃的这样的高级低功率状态。就这一点而言，图4开始于在PCIE端点200与PCIE主机300(例如，PCIE链路的终端)之间的PCIE链路122启动并且处于链路活动(L0)状态(方块402)。各种能力寄存器先前已经向PCIE主机300指示低功率状态(比如L1ss)可用，并且终端通过启用链路不活动定时器来启用链路不活动超时中断(方块404)。当存在PCIE链路活动时(线406)，PCIE链路122保持活动并且处于链路活动状态(方块408)。注意，当处于活动状态时，PCIE链路122可以受PCIE标准(以及特别是，活动状态功率管理(ASPM)规则)管理，PCIE标准允许PCIE链路122基于在PCIE链路122上的活动来进入和退出低功率状态。也就是说，遵循ASPM规则。

注意，PCIE规范要求：互相连接的根联合体和链路的端点端口都应当支持CLKREQ#信号作为双向开漏信号，以用于支持链路低功率状态。根据PCIE规范，当CLKREQ#信号被断言(assert)时，将发起从链路低功率状态的退出。本公开内容的示例性方面使用如本文所解释的该功能，但是可以使用其它信号。

在某一时刻，PCIE链路122变为空闲(线410)，并且CLKREQ#信号被端点200解断言(de-assert)，以允许进入链路低功率状态(例如，L1或L1ss)(方块412)。如上文所指出的，进入和退出链路低功率状态是通过PCIE标准(例如，ASPM)来定义的。启用在端点200处的链路不活动定时器，链路不活动定时器具有等于链路不活动间隔的阈值(垂直线414)。注意，在链路不活动定时器到期之前在PCIE链路122上恢复活动是可能的，并且PCIE链路122返回活动(通常由虚线415表示)。然而，在链路低功率状态期间，在端点200内的其它子系统可能空闲并且功率可能部分崩溃(例如，CPU)(线416)，尽管通常时钟和功率域保持活动。如果PCIE链路122在定时器的时段(即，由线414表示的时间)内留在链路低功率状态(没有退出)，则发生链路不活动超时(线418)。中断控制器420(其可以在端点200中)(或其它中断控制器子系统)向端点200发布链路不活动超时中断(线422)，并且端点200向始终开启块424(其可以是始终开启电路205)注册用于充当具有唤醒能力的中断或触发的唤醒信号(例如，CLKREQ#信号(或充当链路活动通知机制的其它信号(或事件))(线426)。

已经将端点200(CLKREQ#)注册为是能够唤醒的，在端点200内的PCIE子系统在功率控制块130中移除针对PCIE资源的投票(方块428)。该投票可以包括移除针对功率域和时钟的投票，并且可以可选择地将CLKREQ#选通(gate)到PCIE控制器。该投票移除允许针对至少端点200的全系统功率崩溃，其中功率域和时钟被关闭(线430)、缩小或以其它方式降低(例如，可以维持用于存储器保持的足够功率)。以其可能发生缩小的一种方式是通过改变时钟频率。

在随后的某个时间，在主机300内检测到CLKREQ#切换通知，并且该切换通知被视为来自链路伙伴中的一者的、退出链路低功率状态的请求(线432)。端点200醒来并且退出功率崩溃，使得端点200脱离功率崩溃(线434)。在退出功率崩溃之后，始终开启块424向PCIE主机300发送CLKREQ#(或其它唤醒信号)切换通知(线436)。然后，主机300针对PCIE资源(例如，电压轨和时钟)进行投票，并且取消注册CLKREQ#中断(或其它唤醒信号)(方块438)。此外，主机300针对PCIE资源进行投票，并且将CLKREQ#取消选通(un-gate)到PCIE控制器(如果这在方块428启用的话)。PCIE终端退出链路低功率状态，并且PCIE链路122转到具有允许的ASPM的链路活动状态(例如，L0)(方块440)，其中PCIE链路活动继续(线442)，允许正常进入和退出活动和低功率状态。注意，进入和退出高级低功率状态可以自动地发生，无需与其它终端协调。注意，可以基于在PCIE链路122上的预期活动或用例来设置用于定时器的阈值。

图5提供解释说明进入和退出高级系统低功率状态的序列图500，其中至少主机300进入范围从不同时钟频率到全功率崩溃的这样的高级低功率状态。就这一点而言，图5开始于在PCIE端点200与PCIE主机300(例如，PCIE链路的终端)之间的PCIE链路122启动并且处于链路活动(L0)状态(方块502)。各种能力寄存器先前已经向PCIE主机300指示低功率状态(比如L1ss)可用，并且端点200通过启用链路不活动定时器来启动链路不活动超时中断(方块504)。当存在PCIE链路活动时(线506)，PCIE链路122保持活动并且处于链路活动状态(方块508)。注意，当处于活动状态时，PCIE链路122可以受PCIE标准(以及特别是ASPM规则)管理，PCIE标准允许PCIE链路122基于在PCIE链路122上的活动来进入和退出低功率状态。也就是说，遵循ASPM规则。

在某一时刻，PCIE链路122变为空闲(线510)，并且主机300使CLKREQ#信号失效，以允许进入链路低功率状态(例如，L1或L1ss)(方块512)。如上文所指出的，进入和退出链路低功率状态是由PCIE标准(例如，ASPM)来定义的。启用在主机300处的链路不活动定时器，链路不活动定时器具有等于链路不活动间隔的阈值(垂直线514)。注意，在链路不活动定时器到期之前在PCIE链路122上恢复活动是可能的，并且PCIE链路122返回到活动(一般由虚线515表示)。然而，在链路低功率状态期间，在主机300内的其它子系统可能是空闲的，并且功率可能部分崩溃(线516)，尽管通常时钟和功率域保持活动。如果PCIE链路122在定时器的时段(即，由线514表示的时间)内留在链路低功率状态(没有退出)，则发生链路不活动超时(线518)。可以在主机300中的中断控制器520(或其它中断控制器子系统)向端点200发布链路不活动超时中断(线522)，并且端点200向始终开启块524(其可以是始终开启电路307)注册用于充当具有唤醒能力的中断或触发的唤醒信号(例如，CLKREQ#信号(或充当链路活动通知机制的其它信号(或事件))(线526)。

已经将主机300(CLKREQ#)注册为是能够唤醒的，在端点200内的PCIE子系统在功率控制块130中移除针对PCIE资源的投票(方块528)。该投票可以包括：移除针对功率域和时钟的投票，并且可以可选择地将CLKREQ#选通到PCIE控制器。该投票移除允许针对至少主机300的全系统功率崩溃，其中功率域和时钟被关闭、缩小或以其它方式降低(例如，可以维持用于存储器保持的足够功率)(线530)。以其可能发生缩小的一种方式是通过改变时钟频率。

在随后的某个时间，在主机300内检测到CLKREQ#切换通知，并且该切换通知被视为来自链路伙伴中的一者的退出链路低功率状态的请求(线532)。主机300醒来并且退出功率崩溃，使得主机300脱离功率崩溃(线534)。在退出功率崩溃之后，始终开启块524向端点200发送CLKREQ#(或其它唤醒信号)切换通知(线536)。然后，主机300针对PCIE资源(例如，电压轨和时钟)进行投票，并且取消注册CLKREQ#中断(或其它唤醒信号)(方块538)。此外，主机300针对PCIE资源进行投票，并且将CLKREQ#取消选通到PCIE控制器(如果这在方块528启用的话)。PCIE终端退出链路低功率状态，并且链路转到具有允许的ASPM的链路活动状态(例如，L0)(方块540)，其中PCIE链路活动继续(线542)，允许正常进入和退出活动和低功率状态。注意，进入和退出高级低功率状态可以自动地发生，无需与其它终端协调。注意，可以基于在PCIE链路122上的预期活动或用例来设置用于定时器的阈值。

根据本文公开的方面的用于针对基于PCIE的设备的功率管理的系统和方法可以在任何基于处理器的设备中提供或者被集成到任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身追踪器、眼镜等等)、桌面型计算机、个人数字助理(PDA)、监视器、计算机显示器、电视、调谐器、无线电单元、卫星无线电单元、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多轴直升机。

本领域技术人员将进一步理解，结合本文所公开的各方面描述的各种说明性的逻辑方块、模块、电路和算法可以被实现为电子硬件、存储在存储器或另一计算机可读介质中并且可由处理器或其它处理设备执行的指令、或二者的组合。作为示例，本文描述的设备可以在任何电路、硬件组件、IC或IC芯片中采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储任何类型的期望信息。为了清楚地说明这种可交换性，上文已经围绕其功能对各种说明性的组件、方块、模块、电路和步骤总体上进行了描述。至于如何实现这样的功能，取决于特定的应用、设计方案选择、和/或对整个系统所施加的设计约束。本领域技术人员可以针对每个特定应用，以变通的方式实现所描述的功能，但是，这样的实现决策不应被解释为背离本公开内容的范围。

可以利用被设计为执行本文所述功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、FPGA或其它可编程逻辑器件、分立门或者晶体管逻辑、分立硬件组件或者其任意组合来实现或者执行结合本文所公开的各方面描述的各种说明性的逻辑方块、模块和电路。处理器可以是微处理器，或者在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器或者状态机。处理器还可以被实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核的结合，或者任何其它这样的结构)。

本文所公开的各方面可以在硬件和存储在硬件中的指令中体现，并且可以位于例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电子可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动硬盘、CD-ROM或者本领域已知的任何其它形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器能够从存储介质读取信息并且可向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。ASIC可以位于远程站中。在替代方案中，处理器和存储介质可以作为分立组件位于远程站、基站或服务器中。

还要注意，在本文中的任何示例性方面中描述的操作步骤是为了提供示例和讨论而描述。可以以除了所示出的顺序之外的许多不同的顺序来执行所描述的操作。此外，在单个操作步骤中描述的操作实际上可以在多个不同的步骤中执行。此外，在示例性方面中讨论的一个或多个操作步骤可以被组合。要理解，在流程图中所示的操作步骤可以经受许多不同的如对于本领域技术人员来说显而易见的修改。本领域技术人员还将理解，信息和信号可以使用多种不同的技术和方法中的任意的技术和方法来表示。例如，在贯穿以上描述中提及的数据、指令、命令、信息、信号、比特、符号和码片可以通过电压、电流、电磁波、磁场或粒子、光场或粒子或者其任意组合来表示。

提供本公开内容的先前描述，以使本领域技术人员能够实现或者使用本公开内容。对于本领域普通技术人员来说，对本公开内容的各种修改是显而易见的，并且，本文定义的总体原理可以适用于其它变型。因此，本公开内容不旨在限于本文中所描述的示例和设计方案，而是要被赋予与本文公开的原理和新颖性特征相一致的最广范围。