半导体器件及其制作方法、功率开关器件和功率放大器件

技术领域

本发明涉及半导体技术领域，尤其涉及半导体紧急保护电路开关领域，具体涉及一种半导体器件及其制作方法、功率开关器件和功率放大器件。

背景技术

半导体材料已经在功率开关器件中广泛应用，在现有的单极型功率半导体器件中，由于半导体材料需要同时降低导通电阻和增大击穿电压，常用的解决方案需要引入多个连接器件和结构，这些连接器件和结构会有不同的连接方式，因而导致区域寄生参数非常多，产生的原因主要是：器件各区域入的电阻、电感、电容等，并行导体之间会形成电容，器件本身存在的电感电容电阻，排列整齐的电感会产生耦合作用等等。一种常用的解决方案，金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field EffectTransistor, MOSFET）器件基于现有技术中常用的硅基MOS晶体管结构，具有良好的适应性和与现有硅基MOS器件匹配性，但由于MOS界面存在界面缺陷密度高和沟道电子迁移率低的问题，导致性能低于预期，导致其栅极氧化层的可靠性以及器件短路能力仍需进一步提高。另一种常用的解决方案，结型场效应晶体管（Junction Field Effect Transistor, JFET）器件依靠栅极PN结耗尽层来控制器件的开通和关断，避免了界面缺陷密度过大带来的一系列问题，但是 JFET器件不论是平面型还是沟槽型，其沟道均很长，导致JFET器件的导通电阻等其它寄生参数无法进一步降低，器件的性能无法显著提高；平面型SiC JFET器件水平沟道太长、导通电阻大、开关损耗大、元胞尺寸较大、成本高；沟槽型SiC JFET器件垂直沟道较长，导通电阻较大，侧壁离子注入无法精确控制；同时JFET器件由于具备两个PN结结构需要多次离子注入工艺制备P型埋层和栅极下方P型区域对工艺操作精度提出了更高的要求。

发明内容

本发明的目的在于解决上述背景技术中的至少一个技术问题，降低单极型功率半导体器件导通电阻和寄生参数。

当前由于硅（Si）材料的禁带宽度较窄，对高温高压等环境的承受能力较差，传统的Si功率器件已经无法满足航空航天、轨道交通、新能源等先进领域对器件性能的要求。第三代半导体材料碳化硅（SiC）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为用于制作耐高温高压的大功率器件的理想材料。功率器件的击穿电压和导通电阻存在理论上的矛盾，增大击穿电压的同时，导通电阻必然会增加；减小导通电阻的同时，击穿电压也会降低，因此要同时得到高击穿电压和低导通电阻需要折中。SiC相较于Si，提升了这一性能，在相同导通电阻下下，SiC的击穿电压更高；但这还远远没有达到SiC材料的极限，而将埋栅的引入，便可以轻松使得SiC器件达到高击穿电压和极低的导通的电阻。

而本发明采用埋栅静电感应晶体管（Buried Gate Static InductionTransistors，BGSIT）器件由于埋栅形成的PN结可以减小沟道长度和宽度，通过多次外延生长和仅在SiC BGSIT第一电子掺杂层顶部制备第二电子掺杂层，使得SiC BGSIT的导通电阻和寄生参数比SiC JFET更低；同时不需要对沟槽或沟道区进行离子注入操作，降低了工艺复杂程度，提高了良品率，也不需要在栅极制备氧化层，降低了了栅极氧化层的可靠性差造成器件短路风险。因此，SiC BGSIT器件被认为能够最大程度发掘SiC材料在高压和高频应用的优越性能。

多次外延生长技术在SiC中才开始起步，本发明创造新的改进多次外延生长工艺，采用生长异质外延（N型上长P型或P型上长N型），实现N型外延生长层在P型层和另一N型层表面同时外延生长，简化了BGSIT器件需要在异质外延连接时分别制备连接层，也避免了连接层二次连接易存在缺陷问题，大大简化了制备步骤，提高了效率和可靠性。

为实现上述目的，本发明提供一种半导体器件，包含漏极、一侧和所述漏极欧姆接触的外延层、至少两组相对分离设置的与所述外延层的另一侧连接的第一空穴掺杂层、与所述第一空穴掺杂层暴露于半导体器件外部部分欧姆接触的栅极、与所述第一空穴掺杂层和所述外延层连接的第一电子掺杂层、与所述第一电子掺杂层连接的第二电子掺杂层及与所述第二电子掺杂层欧姆接触的源极；

相邻的所述第一空穴掺杂层之间包含沟道区；所述沟道区的长度与所述第一电子掺杂层长度比值为1-40：41；所述第一电子掺杂层通过所述沟道区和所述外延层及所述第一空穴掺杂层连接。

本发明的一个方面，所述第二电子掺杂层的掺杂浓度≧所述第一电子掺杂层的掺杂浓度；

本发明的一个方面，由于衬底电压占了导通电阻绝大多数，所述外延层包含与所述漏极连接的第三电子掺杂层、与所述第三电子掺杂层连接的第四电子掺杂层及与所述第四电子掺杂层连接的第五电子掺杂层；所述第五电子掺杂层与所述第一空穴掺杂层及所述第二电子掺杂层同时连接。

优选的，所述第二电子掺杂层和所述第三电子掺杂层的掺杂浓度为1e19 -1e21cm

优选的，所述沟道区的宽度为0.5-5μm；所述沟道区的长度为0.5-5μm；所述第一电子掺杂层长度为1.0-40μm；所述第一空穴掺杂层设置有三组及以上时，相邻的所述沟道区间隔为1.0-10μm。

优选的，所述第一电子掺杂层、所述第二电子掺杂层、所述第三电子掺杂层、所述第四电子掺杂层、所述第五电子掺杂层和所述第一空穴掺杂层的掺杂基底是可用于半导体的碳族元素单质或碳族元素化合物。

优选的，所述掺杂基底为碳化硅或硅中任一种；所述第一电子掺杂层、所述第二电子掺杂层、所述第三电子掺杂层、所述第四电子掺杂层的掺杂元素为氮、磷、砷、锑、铋中任一种；所述第一空穴掺杂层的掺杂元素为硼、铝、镓、铟、铊中任一种；所述漏极、所述源极和所述栅极选择铂、金、银、铜及铝中任一种。

半导体器件的制备方法，用于制备上述的半导体器件，包括以下步骤：

步骤1：在外延层生长第一空穴掺杂层的源区域；

步骤2：将所述第一空穴掺杂层的源区域制备第一空穴掺杂层；

步骤3：在所述第一空穴掺杂层及所述外延层上制备第一电子掺杂层；

步骤4：在所述第一电子掺杂层顶部制备第二电子掺杂层；

步骤5：将所述第一电子掺杂层和所述第二电子掺杂层处理后得到部分裸露的第一空穴掺杂层；

步骤6：分别制备漏极、栅极和源极。

优选的，步骤1和步骤3在加热条件下氢气气氛中进行，通入原料为进气流量比为3：1的硅烷和丙烷的混合气体。

优选的，步骤1为：

将外延层2在氢气气氛下，加热到1500-1700℃预热；

保持氢气通量和温度不变，通入25-40sccm流量的硅烷和丙烷的混合气体，持续10-20min；掺杂原料为硼、铝、镓、铟或铊的单质或化合物，进气流量1000-10000sccm；进一步地优选为硼烷、铝、镓、铟或铊单质中任一种；

保持其它条件不变，将温度降低至1450-1650 ℃初步生长第一空穴掺杂层，持续10-20min；

保持其它条件不变，将温度进一步降低至1400-1600 ℃，加速第一空穴掺杂层生长，反应时间1-2 h。

优选的，步骤3为：

将步骤2处理后的具备第一空穴掺杂层的器件在氢气气氛下，加热到1300-1500℃预热；

保持氢气通量和温度不变，通入50-80sccm流量的硅烷和丙烷的混合气体，持续10-20min；通入氮、磷、砷、锑或铋的单质或化合物，进气流量10-1000sccm；进一步地优选为氮气、氨气、磷化氢、磷、砷、锑或铋的单质中任一种；

保持其它条件不变，将温度升高至1500-1700 ℃，将压强调节至40-100 mbar，生长第一电子掺杂层，反应时间1-2 h。

优选的，步骤2制备第一空穴掺杂层和步骤5处理第一电子掺杂层和第二电子掺杂层的方法为干法刻蚀。

优选的，所述干法刻蚀为ICP感应耦合等离子体刻蚀或CCP容性耦合等离子体刻蚀。

优选的，所述第二电子掺杂层的制备通过将离子注入所述第一电子掺杂层外表面实现。

一种功率开关器件，含有上述半导体器件或上述制备方法制备的半导体器件。

一种功率放大器件，含有上述半导体器件或上述制备方法制备的半导体器件；可用于语音设备的音频放大器。

有益效果

1.本发明通过多次外延生长和仅在SiC BGSIT第一电子掺杂层顶部制备第二电子掺杂层，可以制备更窄和更短的沟道区，使得SiC BGSIT的导通电阻和寄生参数比SiC JFET更低；克服了击穿电压和导通电阻存在理论上的矛盾，有助于发挥SiC的高击穿电压特性，避免了传统设计中高电压和低导通电阻不可兼顾问题，进一步挖掘碳化硅材料潜力，而将埋栅的引入，便可以轻松使得SiC器件达到高击穿电压和极低的导通的电阻；

2.本发明设有独立的第一电子掺杂层且第二电子掺杂层的掺杂浓度≧第一电子掺杂层的掺杂浓度；第二电子掺杂层并未直接与第一空穴掺杂层连接，避免了器件导通时栅极施加电压对导通电流的损耗，使得栅极电压对器件导通时米勒电容影响降低，进一步降低导通电阻；同时也避免了传统的沟槽型JFET器件导通时栅极不易施加过大正向电压避免引入过大电流；而关断状态时却需要较大和源极反向电压的矛盾，降低了控制难度；

3.采用独特的多次外延生长工艺尤其是生长异质外延工艺，克服了不同掺杂浓度的异质外延生长难题（例如P型埋栅同时和不同掺杂浓度的N型材料连接），减少了不同掺杂浓度的P型区数量并简化了制作工艺，并有助于降低沟道区长度和宽度，进而实现了P型埋栅形成多个微小的沟道区，并利用静电感应产生耗尽层在沟道内灵活的控制开关通断并进一步降低能耗。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1示意性表示根据本发明的一种实施例的一种半导体器件的示意图；

图2a示意性表示本发明的一种实施例的步骤1制备的阶段性样品；

图2b示意性表示本发明的一种实施例的步骤2制备的阶段性样品；

图2c示意性表示本发明的一种实施例的步骤3制备的阶段性样品；

图2d示意性表示本发明的一种实施例的步骤4制备的阶段性样品；

图2e示意性表示本发明的一种实施例的步骤5制备的阶段性样品；

图2f示意性表示本发明的一种实施例的步骤6制备的阶段性样品；

图3示意性表示本发明的半导体器件的各部位尺寸；

图4示意性表示本发明的半导体器件制备方法流程。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护范围。

在本发明的描述中，除非另有说明，术语“顶”、“底”、“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的系统或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在发明中的具体含义。

本发明涉及概念“阈值电压”为具有通断功能的半导体器件能否导通的栅极电压；“击穿电压”为半导体反向击穿电压；“导通电阻”为半导体导通后两端电压与导通电流之比。如无特殊说明，本发明所述第一电子掺杂层长度为第一电子掺杂层厚度；沟道区长度或沟道长度为沟道区或沟道在对应视图中纵向的厚度或深度。

如图1所示，本发明公开了一种半导体器件，包含漏极1、一侧和漏极1欧姆接触的外延层2、至少两组相对分离设置的与外延层2的另一侧连接的第一空穴掺杂层3、与第一空穴掺杂层3暴露于半导体器件外部部分欧姆接触的栅极4、与第一空穴掺杂层3和外延层2连接的第一电子掺杂层5、与第一电子掺杂层5连接的第二电子掺杂层6及与第二电子掺杂层6欧姆接触的源极7；

相邻的第一空穴掺杂层3之间包含沟道区51；沟道区51的长度与第一电子掺杂层5长度比值为1-40：41；第一电子掺杂层5通过沟道区51和外延层2及第一空穴掺杂层3连接。

漏极1为选择铂、金、银、铜及铝中任一种的金属电极和外延层2的一侧欧姆接触；第一空穴掺杂层3暴露于半导体器件外部部分包含用于施加外部反向电压的栅极4；第一空穴掺杂层3作为埋入大量并排的P型区域和相邻的外延层2及第一电子掺杂层5构成两个PN结；第一电子掺杂层5深入并列设置的相邻的第一空穴掺杂层3之间的部分构成沟道区51作为沟道区，并通过沟道区51和外延层2及第一空穴掺杂层3连接。在栅极4和源极7加负电压，第一空穴掺杂层3向N型沟道区耗尽，且耗尽层随着负压绝对值升高而变宽；当耗尽层足够宽以至于扩张并完全占据N型沟道区时，垂直沟道被夹断。此时，SiC BGSIT的源极到漏极之间几乎没有电流流过，器件处于关断状态。在栅极4和源极7未施加负电压时，器件处于导通状态，电流从源极7通过垂直沟道流向漏极1。沟道区51的长度与第一电子掺杂层5长度比值可以在1-40：41变化，以匹配器件处于关断状态时不同的源极到漏极关断负电压。优选的，沟道区51的宽度为0.5-5μm；沟道区51的长度为0.5-20μm；第一电子掺杂层5长度为1.0-40μm；第一空穴掺杂层3设置有三组及以上时，相邻的沟道区51间隔为1-10μm。相比传统的沟槽型JFET器件需要为离子注入留出长度和宽度空间，本发明沟道由于采用外延生长及刻蚀制备可以取得更小的长度和宽度，在不降低器件的反向击穿电压的同时，可以大幅降低器件的导通电阻和栅极寄生参数。导通状态半导体器件的电流从源极7流入，通过位于埋层的垂直的沟道区51后，直接流入外延层2的漂移区，并被漏极1收集。

本发明的一个方面，包含独立的第一电子掺杂层5且第二电子掺杂层6的掺杂浓度≧第一电子掺杂层5的掺杂浓度；第二电子掺杂层6并未直接与第一空穴掺杂层3连接，避免了器件导通时栅极4施加电压对导通电流的损耗，使得栅极电压对器件导通时米勒电容影响降低，进一步降低导通电阻，降低了半导体器件能耗；同时也避免了传统的沟槽型JFET器件导通时栅极不易施加过大正向电压避免引入过大电流；而关断状态时却需要较大和源极反向电压的矛盾，降低了控制难度。

本发明的一个方面，外延层2包含与漏极1连接的第三电子掺杂层21、与第三电子掺杂层21连接的第四电子掺杂层22及与第四电子掺杂层22连接的第五电子掺杂层23（漂移区）；第五电子掺杂层23与第一空穴掺杂层3及第二电子掺杂层6同时连接。优选的，第二电子掺杂层6和第三电子掺杂层21的掺杂浓度为1e19 - 1e21cm

第三电子掺杂层21为N型衬底层，导通状态时导电通路，一端和漏极1欧姆接触；关断状态则没有电流通过。

第四电子掺杂层22为N型缓冲层，在反向击穿时提供场止区，使器件穿通击穿。

第五电子掺杂层23为N型漂移区，载流子提供漂移路径的漂移区，亦即导电通路，也为反向击穿提供耐压保护。

本发明的一个方面，第一电子掺杂层5、第二电子掺杂层6、第三电子掺杂层21、第四电子掺杂层22、第五电子掺杂层23和第一空穴掺杂层3的掺杂基底是可用于半导体的碳族元素单质或碳族元素化合物。掺杂基底为碳化硅或硅中任一种；第一电子掺杂层5、第二电子掺杂层6、第三电子掺杂层21、第四电子掺杂层22的掺杂元素为氮、磷、砷、锑、铋中任一种；第一空穴掺杂层3的掺杂元素为硼、铝、镓、铟、铊中任一种；漏极1、源极7和栅极4选择铂、金、银、铜及铝中任一种通过沉积成膜方式得到；厚度：1-10 μm。

如图2a-图2f及图4公开的半导体器件的制备方法，包括以下步骤：

步骤1：在外延层2生长第一空穴掺杂层3的源区域；

步骤2：将第一空穴掺杂层3的源区域制备第一空穴掺杂层3；

步骤3：在第一空穴掺杂层3及外延层2上制备第一电子掺杂层5；

步骤4：在第一电子掺杂层5顶部制备第二电子掺杂层6；

步骤5：将第一电子掺杂层5和第二电子掺杂层6处理后得到部分裸露的第一空穴掺杂层3；

步骤6：分别制备漏极1、栅极4和源极7制得半导体器件。

本发明的一个方面，步骤1包括：

将外延层2在50 -100slm（0 ℃，1 atm）的纯氢气气氛下，加热到1500-1700℃预热；

保持氢气通量和温度不变，通入25-40sccm流量的硅烷和丙烷的混合气体，持续10-20min；混合气体硅烷和丙烷的进气流量比为3：1；掺杂原料为硼、铝、镓、铟或铊的单质或化合物，进气流量范围为1000-10000sccm；进一步地优选为硼烷、铝、镓、铟或铊单质中任一种；

保持其它条件不变，将温度降低至1450-1650 ℃初步生长第一空穴掺杂层3，持续10-20min；

保持其它条件不变，将温度进一步降低至1400-1600 ℃，加速第一空穴掺杂层3生长，反应时间1-2 h，制备掺杂浓度1e19 - 1e21cm

本发明的一个方面，步骤2制备第一空穴掺杂层3和步骤5处理第一电子掺杂层5和第二电子掺杂层6的方法为干法刻蚀。

优选的，干法刻蚀为ICP感应耦合等离子体刻蚀或CCP容性耦合等离子体刻蚀。

本发明的一个方面，步骤2中将第一空穴掺杂层3的源区域制备第一空穴掺杂层3的方法为：

将第一空穴掺杂层3的源区域进行干法刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

本发明的一个方面，步骤3包括：

将步骤2处理后的具备第一空穴掺杂层3的器件在50 -100slm（0 ℃，1 atm）的纯氢气气氛下，加热到1300-1500℃预热；

保持氢气通量和温度不变，通入50-80sccm流量的硅烷和丙烷的混合气体，持续10-20min；通入氮、磷、砷、锑或铋的单质或化合物，进气流量为10-1000sccm；进一步地优选为氮气、氨气、磷化氢、磷、砷、锑或铋的单质中任一种；

保持其它条件不变，将温度升高至1500-1700 ℃，将压强调节至40-100 mbar，生长第一电子掺杂层5，反应时间1-2 h，制备掺杂浓度1e16 -1e19cm

本发明的一个方面，步骤4中第二电子掺杂层6的制备通过将离子注入第一电子掺杂层5外表面实现：

将制备完成第一电子掺杂层5的半成品器件进行多次离子注入，离子原料选择氮、磷、砷、锑、铋离子；然后在氩气等稀有气体的惰性气氛的环境下进行快速热退火（RTP）处理，退火温度为1500-1800 ℃，时间为5-10 min，最终在第一电子掺杂层5顶部形成掺杂浓度1e19-1e21 cm

本发明的一个方面，步骤5中将第一电子掺杂层5和第二电子掺杂层6处理后得到部分裸露的第一空穴掺杂层3的方法为：

将步骤4处理后器件半成品再次进行干法刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

本发明的一个方面，上述方法制备的半导体器件尺寸如下表1所示：

表1

表1给出了本发明优化后合理的涉及范围，图3对各标识尺寸位置给予了详细的注解；其中第一电子掺杂层5长度=T

本发明对外延层2的制备方法不做限定，需要将第三电子掺杂层掺杂浓度限定为1e19 -1e21cm

本发明对漏极1、源极7和栅极4通过沉积成膜方式得到方式不做进一步限定，可以通过本领域成熟的化学气相沉积镀膜或磁共溅射镀膜实现。

一种功率开关器件，含有上述半导体器件或上述制备方法制备的半导体器件。

一种功率放大器件，含有上述半导体器件或上述制备方法制备的半导体器件。

为了更好的说明技术效果，本发明设置以下实施例：

本实施例公开了一种制备半导体器件的方法，掺杂基质选择碳化硅，包括以下步骤：

步骤1

选择外购外延层2在50slm（0 ℃，1 atm）的纯氢气气氛下，加热到1500℃预热；

保持氢气通量和温度不变，通入28sccm流量的硅烷和丙烷的混合气体，持续10min；混合气体硅烷和丙烷的进气流量分别为21sccm和7sccm；掺杂原料为铝，流量为1000sccm；

保持其它条件不变，将温度降低至1450℃初步生长第一空穴掺杂层3，持续10min；

保持其它条件不变，将温度进一步降低至1400 ℃，加速第一空穴掺杂层3生长，反应时间1 h，制备掺杂浓度1e19cm

步骤2

本发明的一个方面，步骤2中将第一空穴掺杂层3的源区域制备第一空穴掺杂层3的方法为：

采用ICP感应耦合等离子体刻蚀；采用Ni金属作为刻蚀掩膜层，在SF

步骤3

将步骤2处理后的具备第一空穴掺杂层3的器件在50 slm（0 ℃，1 atm）的纯氢气气氛下，加热到1300℃预热；

保持氢气通量和温度不变，通入混合气体硅烷和丙烷的进气流量分别为42sccm和14sccm；，持续10min；掺杂原料为氨气，流量为10sccm；

保持其它条件不变，将温度升高至1500 ℃，将压强调节至40mbar，生长第一电子掺杂层5，反应时间1h，制备掺杂浓度1e16 cm

步骤4

将制备完成第一电子掺杂层5的半成品器件进行多次离子注入，离子原料选择氮离子；然后在氩气等稀有气体的惰性气氛的环境下进行快速热退火（RTP）处理，退火温度为1500 ℃，时间为5 min，最终在第一电子掺杂层5顶部形成掺杂浓度1e19 cm

步骤5

将步骤4处理后器件半成品再次进行ICP感应耦合等离子体刻蚀，采用Ni金属作为刻蚀掩膜层，在SF6气体中倾斜刻蚀掉第一电子掺杂层5和第二电子掺杂层6，刻蚀速率约为10nm/min，刻蚀深度1μm，刻蚀宽度10 μm，刻蚀倾斜角度20°，最终露出部分第一空穴掺杂层3，以引出栅极4。

步骤6

使用化学气相沉积制备漏极1、栅极4和源极7；成膜为导电铜膜。

本实施例方法制备的半导体器件尺寸如下表2所示：

表2

本实施例公开了一种制备半导体器件的方法，掺杂基质选择硅单质，包括以下步骤：

步骤1

选择外购外延层2在100slm（0 ℃，1 atm）的纯氢气气氛下，加热到1700℃预热；

保持氢气通量和温度不变，通入混合气体硅烷和丙烷的进气流量分别为21sccm和7sccm，持续20min；掺杂原料为硼烷，流量5000sccm；

保持其它条件不变，将温度降低至1650 ℃初步生长第一空穴掺杂层3，持续20min；

保持其它条件不变，将温度进一步降低至1600 ℃，加速第一空穴掺杂层3生长，反应时间2 h，制备掺杂浓度1e21cm

步骤2

制备第一空穴掺杂层3的方法为CCP容性耦合等离子体刻蚀。

本发明的一个方面，步骤2中将第一空穴掺杂层3的源区域制备第一空穴掺杂层3的方法为：

将第一空穴掺杂层3的源区域进行CCP容性耦合等离子体刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

步骤3

将步骤2处理后的具备第一空穴掺杂层3的器件在100slm（0 ℃，1 atm）的纯氢气气氛下，加热到1500℃预热；

保持氢气通量和温度不变，通入80sccm流量的硅烷和丙烷的混合气体，硅烷和丙烷体积比3：1，持续20min；掺杂原料为磷化氢，流量或浓度为100sccm；

保持其它条件不变，将温度升高至1700 ℃，将压强调节至100 mbar，生长第一电子掺杂层5，反应时间2 h，制备掺杂浓度1e19cm

步骤4

将制备完成第一电子掺杂层5的半成品器件进行多次离子注入，离子原料选择磷离子；然后在氩气等稀有气体的惰性气氛的环境下进行快速热退火（RTP）处理，退火温度为1800 ℃，时间为10 min，最终在第一电子掺杂层5顶部形成掺杂浓度1e21 cm

步骤5

将步骤4处理后器件半成品再次进行CCP容性耦合等离子体刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

步骤6

使用磁共溅射镀膜制备漏极1、栅极4和源极7；成膜为导电银膜。

本实施例方法制备的半导体器件尺寸如下表3所示：

表3

本实施例公开了一种制备半导体器件的方法，掺杂基质选择碳化硅，包括以下步骤：

步骤1

选择外购外延层2在80slm（0 ℃，1 atm）的纯氢气气氛下，加热到1600℃预热；

保持氢气通量和温度不变，通入混合气体硅烷和丙烷的进气流量分别为21 sccm和7sccm，持续15min；掺杂原料为铝单质，流量10000sccm；

保持其它条件不变，将温度降低至1550 ℃初步生长第一空穴掺杂层3，持续15min；

保持其它条件不变，将温度进一步降低至1500 ℃，加速第一空穴掺杂层3生长，反应时间1.5 h，制备掺杂浓度1e20cm

步骤2

制备第一空穴掺杂层3采用ICP感应耦合等离子体刻蚀，将第一空穴掺杂层3的源区域制备第一空穴掺杂层3的方法为：

将第一空穴掺杂层3的源区域进行ICP感应耦合等离子体刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

步骤3

将步骤2处理后的具备第一空穴掺杂层3的器件在64slm（0 ℃，1 atm）的纯氢气气氛下，加热到1400℃预热；

保持氢气通量和温度不变，通入42sccm的硅烷以及14 sccm的丙烷，持续15min；掺杂原料为氮气，流量1000sccm；

保持其它条件不变，将温度升高至1580 ℃，将压强调节至70 mbar，生长第一电子掺杂层5，反应时间1.5h，制备掺杂浓度1e17cm

步骤4

将制备完成第一电子掺杂层5的半成品器件进行多次离子注入，离子原料选择氮离子；然后在氩气等稀有气体的惰性气氛的环境下进行快速热退火（RTP）处理，退火温度为1700 ℃，时间为8min，最终在第一电子掺杂层5顶部形成掺杂浓度1e20 cm

步骤5

将步骤4处理后器件半成品再次进行采用ICP感应耦合等离子体刻蚀，采用Ni金属作为刻蚀掩膜层，在SF

步骤6

使用化学气相沉积镀膜制备漏极1、栅极4和源极7；成膜为导电铝膜。

本实施例方法制备的半导体器件尺寸如下表4所示：

表4

在标准《IEC 60147-4-1976半导体器件的基本额定值和特性以及测量方法的一般原则.第4部分:验收和可靠性》，将实施例1-3制备的半导体器件与CN114256820A--一种基于SiC JFET的双向直流固态断路器及CN114420745A--一种碳化硅MOSFET及其制备方法中的半导体器件在相同条件下测试，结果如下：

表5

结果显示：在同等电压下，本发明实施例1-3较碳化硅 JFET和碳化硅MOSFET具有更高的击穿电压和更低的导通电阻，这是因为通过多次外延生长和仅在SiC BGSIT第一电子掺杂层顶部制备第二电子掺杂层，可以制备更窄和更短的沟道区，使得SiC BGSIT的导通电阻和寄生参数比SiC JFET更低，因而具有更高的击穿电压；同时第一电子掺杂层通过第二电子掺杂层并和源极间接连接使得栅极电压对器件导通时米勒电容影响降低，进一步降低导通电阻，降低了器件损耗功率。

采用独特的多次外延生长工艺尤其是生长异质外延工艺，克服了不同掺杂浓度的异质外延生长难题（例如P型埋栅同时和不同掺杂浓度的N型材料连接），减少了不同掺杂浓度的P型区数量并简化了制作工艺，并有助于降低沟道区长度和宽度，进而实现了P型埋栅形成多个微小的沟道区，并利用静电感应产生耗尽层在沟道内灵活的控制开关通断并进一步降低能耗。

实施例4

选用实施例1-3任一种半导体器件制备功率开关器件，含有上述半导体器件或上述制备方法制备的半导体器件；依靠栅极电压来控制电源通道的大小，从而可以达到控制电流通断的目的。

实施例5

选用实施例1-3任一种半导体器件制备功率放大器件，含有上述半导体器件或上述制备方法制备的半导体器件。依靠栅极电压来控制电源通道的大小，从而可以达到控制电流大小的目的，可用于音响、耳机、麦克风等音频放大器。

最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。