半导体用封装玻璃基板、半导体封装基板及半导体装置

本申请是申请号为2020800114222、申请日为2020年3月27日、发明名称为“半导体用封装玻璃基板、半导体用封装基板及半导体装置”的专利申请的分案申请。

技术领域

本实施方式涉及一种半导体用封装玻璃基板、半导体封装基板及半导体装置。

与关联申请的相互参照

本申请要求于2019年3月29日提交的美国临时申请专利申请号62/826,122和于2019年3月29日提交的美国临时申请专利申请号62/826,144的优先权的权益，上述优先权的基础申请全文通过引用包含于本文中。

背景技术

在制造电子部件时，在半导体晶片上实现电路被称为前段(FE：Front-End)工序，并且以能够实际产品中使用的状态组装晶片被称为后段(BE：Back-End)工序，在该后段工序中包括封装工序。

作为最近实现电子产品快速发展的半导体行业的四项核心技术，有半导体技术、半导体封装技术、制造工艺技术和软件技术。半导体技术正在以各种形式发展，例如，微米以下的纳米单位的线宽、一千万个以上单元(Cell)、高速运行以及释放大量热量等，但是还得不到相对完全封装上述半导体的技术支持。因此，半导体的电性能有时取决于封装技术和相应的电连接，而不是取决于半导体技术本身的性能。

陶瓷或树脂用作封装基板的材料。陶瓷基板由于其高电阻值或高介电常数而难以搭载高性能高频半导体元件。树脂基板可以搭载相对高性能高频的半导体元件，但是在减小布线的间距方面存在局限性。

近来，正在进行将硅或玻璃适用于高端封装基板的研究。通过在硅或玻璃基板上形成通孔并将导电材料适用于该通孔，从而可以缩短元件和母板之间的布线长度，并且可以获得优异的电特性。

作为相关现有技术文献，有韩国公开专利公报第10-2019-0008103号、韩国公开专利公报第10-2016-0114710号及韩国授权专利公报第10-1468680号等。

发明内容

发明要解决的问题

本实施方式的目的在于可提供通过适用调节应力的玻璃基板来制备更集成化的半导体装置的半导体用封装玻璃基板、半导体用封装基板及半导体装置等。

用于解决问题的手段

为了达到上述目的，根据一个实施方式的半导体用封装玻璃基板包括：玻璃基板，具有相向的第一表面和第二表面；及多个芯通孔，在厚度方向上贯穿上述玻璃基板。

空白线为在上述玻璃基板的第一表面上连接没有形成上述芯通孔的位置的直线。

通孔线为在上述玻璃基板的第一表面上连接形成有上述芯通孔的位置的直线。

设P为同一玻璃基板上测定的应力差值，则上述P为基于第一式的值，并且上述P为1.5MPa以下，

式1：P＝Vp-Np

在式1中，

Vp为通孔线上测定的应力的最大值和最小值之差，

Np为空白线上测定的应力的最大值和最小值之差。

上述Vp的值可以为2.5MPa以下。

上述Np的值可以为1.0MPa以下。

以上述玻璃基板的单位面积(1cm×1cm)为基准，可以设置100个至3000个上述芯通孔。

设K为同一玻璃基板的同一表面上测定的应力差比率，则上述K为基于第二式的值，上述K可以为6以下。

式2：K＝Lp/La

在式2中，

上述Lp为对于对象线测定的应力的最大值和最小值之差，

上述La为上述对象线上测定的应力的平均值。

上述对象线可以为空白线，上述半导体用封装玻璃基板的应力差比率K可以为2以下。

上述对象线可以为通孔线，上述半导体用封装玻璃基板的应力差比率K可以为6以下。

以上述玻璃基板的单位面积(1cm×1cm)为基准，可以设置100个至3000个上述芯通孔。

为了达到上述目的，根据另一实施方式的半导体封装基板包括：如上所述的半导体封装用玻璃基板，及芯层，位于上述芯通孔的表面上；上述芯层包括成为形成导电层的籽晶的芯籽晶层或作为导电层的芯分配层。

为了达到上述目的，根据另一实施方式的半导体装置包括：半导体元件部，包括一个以上的半导体元件；封装基板，与上述半导体元件部电连接；及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接，上述封装基板为在上面说明的封装基板。

发明的效果

本实施方式的半导体用封装玻璃基板、半导体用封装基板及半导体装置通过使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号，因此能够显著改善信号传输速度等电特性。

另外，由于用作基板的芯的玻璃基板本身是绝缘体，因此与现有的硅芯相比，几乎不存在发生寄生元件的可能性，从而可以更加简化绝缘膜处理工序，并且可以适用于高速电路。

并且，与硅圆形晶片的制造相比，以大型面板的形式制造玻璃基板，因此相对容易批量生产，且可以进一步提高经济效率。

在本实施方式中，适用调节了应力的玻璃基板，因此即使形成芯通孔，也可以具有优异的机械特性。

附图说明

图1中，(a)部分为从顶部观察本发明的实施例中所适用的具有芯通孔的玻璃基板的示意图，(b)部分为说明芯通孔的截面的示意图。

图2为说明本发明中测定应力的方法的示意图，其中，(a)部分示出通孔线的应力测定路径，(b)部分示出空白线的应力测定路径。

图3为说明根据本发明的一实施例的半导体装置的截面的示意图。

图4为说明根据本发明的另一实施例的封装基板的截面的示意图。

图5和图6分别为说明根据本发明的实施例的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察到的形状)。

图7至图9为以截面说明根据实施例的封装基板的制造过程的流程图。

具体实施方式

下面，参照附图来对本发明的实施例进行详细说明，以使本发明所属技术领域的普通技术人员能够轻松实现本实施方式。本发明可通过多种不同的实施方式实现，并不限定于这里所说明的实施例。纵贯全文，相同的附图标记表示类似的部分。

在本说明书中，作为马库什型描述中包含的术语的“其组合”是指，从由马库什型描述的多个构成要素组成的组中选择的一个以上的混合或组合，从而表示包括从由上述多个构成要素组成的组中选择的一个以上。

在本说明书中，除非另有说明，如“第一”、“第二”或“A”、“B”等术语用于将相同的术语彼此区分。并且，只要其代表与上下文迥然不同的含义，单数表示可以包括复数表示。

在本说明书中，“～”类可以是指在化合物内包括相当于“～”的化合物或“～”的衍生物。

在本说明书中，“B位于A上”是指B以与A直接接触的方式位于A上，或是指B以A与B之间夹着其他层的状态下位于A上，而不限于B以与A的表面直接接触的方式位于A上的意思。

在本说明书中，A连接到B的含义是指A和B直接连接或通过A和B之间的其他构成要素连接，除非另有说明，否则解释不限于A和B直接连接。

在本说明书中，除非另有说明，单数的表示可解释为包括从文脉解读的单数或复数的含义。

发明人在开发更加集成化且能够以薄的厚度表现出高性能的半导体装置的过程中，认识到不仅元件本身而且关于封装的部分也是提高性能方面的重要因素。并且，发明人确认到，与将两层以上的芯作为封装基板适用于母板上的如现有的中介层和有机基板(organic substrate)等不同地，通过采用将玻璃芯作为单层适用且控制通孔的形状、形成于其上的导电层等的方式，可以使封装基板更薄且有助于提高半导体装置的电特性。

当在薄玻璃基板上形成通孔形式的芯通孔时，在加工过程中容易出现局部应力集中，从而可能会导致机械性能减弱。这成为在复杂的封装基板制造工序中降低工作性的重要原因之一。本实施方式提供一种适用了上述应力集中得到控制的玻璃基板的封装用基板。

图1中，(a)部分为从顶部观察在本发明的实施例中适用的具有芯通孔的玻璃基板的示意图，(b)部分为说明芯通孔的截面的示意图，图2为说明本发明中测定应力的方法的示意图。其中，(a)部分示出通孔线的应力测定路径，(b)部分示出空白线的应力测定路径。图3为说明根据本发明的一实施例的半导体装置的截面的示意图。图4为说明根据本发明的另一实施例的封装基板的截面的示意图，图5和图6分别为说明根据本发明的实施例的封装基板的截面的一部分的详细示意图(圆圈示出从顶部或底部观察到的形状)。下面，参照图1和图2更详细说明半导体封装基板，参照图3至图6更详细说明封装基板和半导体装置。

为了实现上述目的，根据本实施方式的半导体封装基板215包括玻璃基板21、芯通孔23及芯层22。

玻璃基板21具有相向的第一表面213和第二表面214。

芯通孔23在厚度方向上贯穿上述玻璃基板，多个芯通孔布置在上述玻璃基板。

在芯层22设置芯籽晶层或芯分配图案241。

芯籽晶层位于上述芯通孔的表面上并成为形成导电层的籽晶。

芯分配图案241为位于上述芯通孔的表面上的导电层。

玻璃基板21优选适用于半导体的玻璃基板，例如，可以为硼硅酸盐玻璃基板、无碱玻璃基板等，但本发明不限于此。

玻璃基板21的厚度可以为1,000μm以下。玻璃基板21的厚度可以为100μm至1,000μm，或可以为100μm至700μm。玻璃基板21的厚度可以为100μm至500μm。

形成更薄的封装基板有利于更有效地传输电信号。然而，由于玻璃基板还需要起到支撑半导体元件的作用，因此优选具有上述厚度。

玻璃基板的厚度是指减掉位于玻璃基板上的导电层的厚度后的玻璃基板本身的厚度。

芯通孔23可以通过去除玻璃基板21的预定区域来形成，具体而言，可以通过利用物理和/或化学方法蚀刻板状玻璃来形成。

在形成芯通孔23时，可以采用通过激光等方法在玻璃基板的表面上形成缺陷(瑕疵)之后进行化学蚀刻的方法、激光蚀刻方法等，但是本发明不限于此。

可以在空白线和通孔线上测定玻璃基板21的应力。

空白线为在第一表面213上连接没有形成上述芯通孔23的位置的直线。通孔线为在第一表面213上连接形成有上述芯通孔23的位置的直线。

应力差值P由第一式表示。

上述玻璃基板21的应力差值P为1.5MPa以下。

式1：P＝Vp-Np

在式1中，Vp为在通孔线上测定的应力的最大值和最小值之差，Np为在空白线上测定的应力的最大值和最小值之间之差。

玻璃基板的P值可以为1.35MPa以下。玻璃基板的P值可以为1.2MPa以下，或可以为1.1MPa以下。玻璃基板的P值可以为0.01MPa以上。玻璃基板的P值可以为0.1MPa以上。

当将具有上述应力差值P的玻璃基板适用于半导体封装基板时，可以制造出具有更稳定的机械物理性能的封装基板。

玻璃基板的Vp值可以为2.5MPa以下。玻璃基板的Vp值可以为2.3MPa以下，上述Vp值可以为2.0MPa以下。玻璃基板的Vp值可以为1.8MPa以下。玻璃基板的Vp值可以为0.2MPa以上。玻璃基板的Vp值可以为0.4Mpa以上。

当将在通孔线测定的应力的最大值和最小值之差值Vp在上述范围内的玻璃基板适用于半导体封装基板时，可以制造出具有更稳定的机械物理性能的封装基板。

玻璃基板的Np值可以为1.0MPa以下。玻璃基板的Np值可以为0.9MPa以下，或可以为0.8MPa以下。玻璃基板的Np值可以为0.1MPa以上。玻璃基板的Np值可以为0.2MPa以上。

当将在空白线测定的应力的最大值和最小值之差值Np在上述范围内的玻璃基板适用于半导体封装基板时，可以制造出具有更稳定的机械物理性能的封装基板。

应力差比率K由第二式表示。

对象线为选自连接没有形成芯通孔的位置的直线即空白线或连接形成有芯通孔的位置的直线即通孔线中的一个。

上述玻璃基板的应力差比率K可以为6以下。

式2：K＝Lp/La

在式2中，上述K为在相同的玻璃基板的相同的表面上测定的应力差异比率，上述Lp为在对象线测定的应力的最大值和最小值之差，上述La为在上述对象线测定的应力的平均值。

玻璃基板的K值可以为5以下。玻璃基板的K值可以为4.5以下，或可以为4以下。当将具有上述K值的玻璃基板适用于半导体封装基板时，可以制造出具有更稳定的机械物理性能的封装基板。

在空白线测定的应力差比率由Kn表示。

在空白线上应力差比率Kn可以为2以下。在空白线的应力差比率Kn可以为1.8以下。在空白线上应力差比率Kn可以大于0.3。在空白线上应力差比率Kn可以大于0.5。

在通孔线测定的应力差比率由Kv表示。

在通孔线的应力差比率Kv可以为6以下。在通孔线上应力差比率Kv可以为5以下。在通孔线上应力差比率Kv可以为4.5以下，或可以为3以下。在通孔线上应力差比率Kv可以为0.5以上。在通孔线的应力差比率Kv可以为1.0以上，或可以为1.5以上。

当将具有上述Kn、Kv的玻璃基板适用于半导体封装基板时，可以制造出具有更稳定的机械物理性能的封装基板。

通过适用双折射二维评价装置来分析上述应力。具体而言，作为双折射二维分布评价装置，可以适用NPM公司(Nippon Pulse Korea Co.,LTD)的WPA-200装置。

例如，当用探头沿着图2中所示的应力测定路径在玻璃基板上读取数据时，双折射值等测定值被输入到上述装置，然后通过预定的演算过程在测定路径中的应力以压力单位(例如，MPa)表示。

此时，可以通过输入光弹性系数和测定对象的厚度来测定应力，在实施例中，作为光弹性系数值适用2.4。

以上述玻璃基板21的单位面积(1cm×1cm)为基准，可以设置100至3000个上述芯通孔23，或可以设置100至2500个上述芯通孔23，或可以设置225至1024个上述芯通孔23。当满足上述间距条件时，更有利于形成导电层等，且能够改善封装基板的性能。

上述芯通孔23可以在上述玻璃基板21上以1.2mm以下的间距设置，或可以以0.12mm至1.2mm的间距设置，或可以以0.3mm至0.9mm的间距设置。在此情况下，在将玻璃基板的机械性能维持在规定水平以上的同时，有利于形成导电层等。

芯通孔23包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，该最小内径部235为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域。

第一开口部的直径CV1和第二开口部的直径CV2可以实质上不同。第一开口部的直径CV1和第二开口部的直径CV2的直径可以实质上相同。

上述芯通孔23在连接上述第一开口部和上述第二开口部的内径面中任一处可以具有比其他位置更小的内径，该部分被称为最小内径。

最小内径部可以位于第一开口部或第二开口部，此时，芯通孔可以是圆柱形或(裁剪的)三角锥形芯通孔。在这种情况下，上述最小内径部的直径CV3对应于第一开口部和第二开口部的直径中小的直径。

最小内径部可以位于第一开口部和第二开口部之间，此时，芯通孔可以是桶形芯通孔。在此情况下，最小内径部的直径CV3可以小于上述第一开口部的直径和上述第二开口的直径中大的直径。

上述第一表面开口部直径和第二表面开口部直径分别在玻璃基板21整体上可以相对恒定。并且，上述芯通孔在最窄部分的内径(最小内径)可以在玻璃基板21整体上相对恒定。

上述最小内径的平均直径可以为50μm至95μm。

上述最小内径可以满足下式(3)的条件。

式3：0.83×D

在上述式3中，D

上述最小内径的平均直径可以为55μm至85μm，或可以为60μm至70μm。

上述最小内径可以满足下式3-1的条件。

式3-1：0.88×D

在上述式3-1中，D

作为上述第一表面开口部直径和上述第二表面开口部直径中大的直径的对象开口部的平均直径可以为70μm至120μm。

作为上述第一表面开口部直径和上述第二表面开口部直径中大的直径的对象开口部可以满足下述式4的条件。

式4：0.9×D

在上述式4中，D

作为上述第一表面开口部直径和上述第二表面开口部直径中大的直径的对象开口部的平均直径可以为80μm至105μm。

作为上述第一表面开口部直径和上述第二表面开口部直径中大直径的对象开口部可以满足下述式4-1的条件。

式4-1：0.92×D

在上述式4-1中，D

在上述芯通孔中，作为与上述第一表面相接的开口部的直径的第一表面开口部直径和作为与第二表面相接的开口部的直径的第二表面开口部直径中大直径的对象开口部的平均直径可以具有比相当于对象开口部的直径分布中50％的值即D

至于在上面说明的直径分布，将所制备的样品分成9个区划(3×3)，并在左上、左下、中心、右上及右下的5个区域中取样，进行切断处理后，用显微镜观察截面来测定直径，以该直径为基准评价上述直径分布。

当将上述芯通孔的总长度G21定义为100％时，以上述第一开口部为基准，上述最小内径部所在的位置可以位于该基准的40％至60％的位置G23，或可以位于该基准的45％至55％的位置。如上，以芯通孔的总长度为基准，上述最小内径部位于如上所述的位置时，能够更容易实现封装基板的导电层设计和导电层形成过程。

连接上述最小内径部的内径和上述第一开口部的内径面的角度Ca1和连接上述最小内径部的内径和上述第二开口部的内径面的角度Ca2可以具有1:0.7至1.3的比率。在此情况下，从上述第一开口部开始的芯通孔的内径面和从上述第二开口部开始的芯通孔的内径面的角度差甚微，因此能够更顺利地进行随后的镀覆工序等。

作为上述角度，以相对于与上述第一表面或上述第二表面垂直的假想基准线的角度评价，且以与方向无关的绝对值评价(以下相同)。

在连接上述最小内径部的内径和上述第一开口部的内径面的角度Ca1和连接上述最小内径部的内径和上述第二开口部的内径面的角度Ca2中大的角度可以为8度以下，或可以为0.1度至8度，或可以为0.5度至6.5度。当具有上述角度时，可以进一步提高如镀覆等随后的工序的效率。

在上述第一表面开口部直径CV1和上述第二表面开口部直径CV2中大直径上测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分CV3上形成的导电层的厚度。

对半导体装置100和封装基板20进行更详细说明。

在一本实施方式中，半导体装置100包括：半导体元件部30，一个以上的半导体元件32、34、36；封装基板20，与上述半导体元件电连接；及母板10，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接。

根据另一实施方式的封装基板20包括芯层22和上部层26。

上述芯层22包括如上说明的半导体封装基板215。

上述半导体元件部30是指安装在半导体装置的元件，通过连接电极等安装于上述封装基板20上。具体而言，上述半导体元件部30的实例可以为如CPU、GPU等计算元件(第一元件：32，第二元件：34)、如存储芯片等存储元件(第三元件：36)等，但是只要是安装在半导体装置的半导体元件，就可以不受限制地适用。

上述母板10可以为如印刷电路板或印刷布线板等的母板。

上述封装基板20包括：芯层22；及上部层26，位于上述芯层的一面上。

上述封装基板20可以选择性地还包括位于芯层下方的下部层29。

上述芯层22包括：玻璃基板21；多个芯通孔23，在厚度方向上贯穿上述玻璃基板；及芯分配层24，位于上述玻璃基板或芯通孔的表面，包括导电层，该导电层的至少一部分通过上述芯通孔使上述第一表面的导电层和上述第二表面的导电层电连接。

上述玻璃基板21具有相向的第一表面213和第二表面214，该两个表面大体上彼此平行，使得玻璃基板整体上具有规定的厚度。

贯穿上述第一表面和上述第二表面的芯通孔23位于上述玻璃基板21。

作为半导体装置的封装基板，以往适用硅基板和有机基板(organic substrate)层叠的形式。硅基板由于半导体的特性，当适用于高速电路时可能会出现寄生元件，并且存在功率损耗相对较大的缺点。另外，有机基板需要大面积化以便形成更复杂的分配图案，但这并不符合超小型化的电子器件制造的趋势。为了在预定尺寸内形成复杂的分配图案，实质上需要图案微细化，但是由于如适用于有机基板上的聚合物等材料的特性，图案微细化实际上存在局限性。

在本实施方式中，作为解决上述问题的方法，将玻璃基板21用作芯层22的支撑体。并且，与玻璃基板一起，还适用贯穿玻璃基板形成的芯通孔23，从而提供具有更短的电流长度、更小型化、更快响应、具有更少损耗特性的封装基板20。

上述芯分配层24包括芯分配图案241和芯绝缘层223。

上述芯分配图案241为通过芯通孔电连接上述玻璃基板的第一表面和第二表面的导电层。

上述芯绝缘层223包围上述芯分配图案241。

在上述芯层22的内部通过芯通孔形成有导电层，以用作横跨玻璃基板21的电气路径，从而以相对短的距离连接玻璃基板的上部和下部，可以具有更快的电信号传输和低损耗的特性。

上述芯分配图案241为通过芯通孔23使上述玻璃基板的第一表面213和第二表面214电连接的图案。

芯分配图案241包括第一表面分配图案241a、第二表面分配图案241c及芯通孔分配图案241b。

第一表面分配图案241a为位于上述第一表面213的至少一部分的导电层。第二表面分配图案241c为位于上述第二表面214的至少一部分的导电层。上述芯通孔分配图案241b为通过上述芯通孔23使上述第一表面分配图案和上述第二表面分配图案相互电连接的导电层。

例如，上述导电层可以为镀铜层，但本发明不限于此。

上述玻璃基板21起到将半导体元件部30的半导体元件和母板10分别连接到上部和下部的中间作用和/或中介作用。上述芯通孔23用作传输它们的电信号的路径，因此实现顺畅的传输信号。

在上述第一表面开口部直径和上述第二表面开口部直径中大的直径测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分形成的导电层的厚度。

芯分配层24为形成在玻璃基板上的导电层，其根据ASTM D3359的附着力测试(Cross Cut Adhesion Test，划格法附着力测试)值可以满足4B以上。例如，芯分配层24的上述附着力测试值可以满足5B以上。并且，作为芯分配层24的导电层可以与上述玻璃基板具有3N/cm以上的粘合力，或可以具有4.5N/cm以上的粘合力。当满足上述粘合力程度时，具有足够用作封装基板的基板-导电层之间的粘合力。

上部层26位于上述第一表面213上。

上述上部层26包括上部分配层25和位于上述上部分配层上的上面连接层27，上述上部层26的最上面可以被形成有可以使半导体元件部的连接电极直接接触的开口部的覆盖层60保护。

上述上部分配层25包括：上部绝缘层253，位于上述第一表面上；及上部分配图案251，作为具有预定的图案且其至少一部分与上述芯分配层24电连接的导电层，上述上部分配图案251内嵌于上述上部绝缘层中。

作为上述上部绝缘层253，只要其作为绝缘体层适用于半导体元件或封装基板即可，例如，可以适用包括填料的环氧树脂等，但本发明不限于此。

上述绝缘体层可以通过形成涂层并固化的方式形成，或者可以通过将以未固化或半固化状态成膜的绝缘体薄膜层压在上述芯层上并固化的方法形成。此时，若采用减压层压方法等，则上述绝缘体被嵌入至芯通孔内部的空间中，从而能够有效地进行工序。另外，即使堆叠多个绝缘体层来适用，也可能实质上难以区分绝缘体层之间，并且多个绝缘体层被统称为上部绝缘层。并且，芯绝缘层223和上部绝缘层253可以采用同一绝缘材料，在这种情况下，可能实质上无法区分其边界。

上述上部分配图案251是指以预定形状位于上述上部绝缘层253内的导电层，例如，可以以堆积层(Build-Up Layer)法形成。具体而言，在形成绝缘体层之后，去除绝缘体层中不必要的部分，然后通过如镀铜等方法形成导电层，选择性地去除导电层中不必要的部分，然后在导电层上再次形成绝缘体层，再次去除不必要的部分，然后通过如镀覆等方法形成导电层，反复如上的方式，从而可以形成以所需的图案在垂直或水平方向上形成有导电层的上部分配图案251。

上述上部分配图案251位于芯层22和半导体元件部30之间，因此形成为在其至少一部分包括微细图案，以便在与半导体元件部30之间顺畅传输电信号并充分容纳所需的复杂图案。此时，微细图案是指宽度和间隔分别小于约4μm的图案，或是指宽度和间隔分别小于约3.5μm的图案，或是指宽度和间隔分别小于约3μm的图案，或是指宽度和间隔分别小于约2.5μm的图案，或是指宽度和间隔分别为约1μm至约2.3μm的图案。上述间隔可以为相邻的微细图案之间的间隔(下面，关于微细图案的说明相同)。

为了形成为使上部分配图案251包括微细图案，在本实施方式中适用至少两种以上的方法。

作为其中一种方法，适用将玻璃用作封装基板的材料的玻璃基板21。上述玻璃基板21可以具有表面粗糙度Ra为10埃以下的相当平坦的表面特性，因此，可以使支撑体基板的表面形态对微细图案形成的影响最小。

另一种方法在于上述绝缘体的特性。上述绝缘体通常与树脂一起适用填料成分，上述填料可以为如二氧化硅颗粒等的无机颗粒。当将无机颗粒作为填料适用于绝缘体时，该无机颗粒的尺寸可能会影响可否形成微细图案，在本实施方式中适用的绝缘体为具有约150nm以下的平均直径的颗粒状填料，具体而言，包括具有约1nm至约100nm的平均直径的颗粒状填料。上述特征使绝缘体所需的物理性能保持在规定水平以上，且使绝缘体本身对形成宽度为微米单位的导电层的影响最小，还有助于以微细表面形态在其表面上形成具有优异附着力的微细图案。

上述上面连接层27包括上面连接图案272及上面连接电极271。

上面连接图案272的至少一部分与上述上部分配图案251电连接，且上面连接图案272位于上述上部绝缘层253。上面连接电极271使上述半导体元件部30和上述上面连接图案272电连接。

上述上面连接图案272可以位于上部绝缘层253的一面上，或也可以以其至少一部分暴露于上部绝缘层上的方式嵌入(embedded)。例如，在上述上面连接图案位于上述上部绝缘层的一面上的情况下，可以通过如镀覆等方法形成上述上部绝缘层。例如，在以上述上面连接图案的一部分暴露于上部绝缘层的方式嵌入的情况下，在形成铜镀层等之后，可以通过表面抛光、表面蚀刻等方法去除绝缘层或导电层的一部分。

与如上所述的上部分配图案251相同地，在上述上面连接图案272的至少一部分可以包括微细图案。如上包括微细图案的上面连接图案272即使在狭窄的面积时也使更多元件电连接，从而使在元件之间或与外部之间的电信号连接更加顺畅，并且能够实现更集成化的封装。

上述上面连接电极271可以通过端子等直接连接到上述半导体元件部30，或可以经由如焊球等元件连接部51进行连接。

上述封装基板20还与母板10连接。上述母板10的端子可以与位于上述芯层22的上述第二表面214的至少一部分上的芯分配层即第二表面分配图案241c直接连接，或上述母板10可以经由如焊球等板连接部进行电连接。并且，上述第二表面分配图案241c可以经由位于上述芯层22的下部的下部层29连接到上述母板10。

上述下部层29包括下部分配层291和下面连接层292。

下部分配层291包括下部绝缘层291b和下部分配图案291a。

下部绝缘层291b为其至少一部分与上述第二表面214相接的绝缘层。下部分配图案291a内嵌(埋设)于上述下部绝缘层，具有预定的图案，上述下部分配图案291a的至少一部分与上述芯分配层电连接。

下面连接层292还可包括下面连接电极292a和/或下面连接图案292b。下面连接电极292a与上述下面连接图案电连接。下面连接图案292b的至少一部分与上述下部分配图案电连接，该下面连接图案292b的至少一部分暴露于上述下部绝缘层的一面上。

与上述上面连接图案272不同地，上述下面连接图案292b可以形成为宽度大于微细图案的宽度的非微细图案。在此情况下，可以向与母板10连接的部分更有效地传输电信号。

本发明的特征之一在于，除了上述玻璃基板21之外，在位于上述半导体元件部30与上述母板10之间的封装基板20实质上不适用额外的其他基板。

以往，在连接元件和母板的中间，一起层叠中介层和有机基板(organicsubstrate)来适用。这是出于至少两种理由适用如上的多级形式的考虑，其中一个理由是，在将元件的微细图案直接粘合到母板时会出现尺寸问题，另一个理由是，在粘合过程中或半导体装置的驱动过程中由于热膨胀系数的差异而会出现布线损坏的问题。在本实施方式中，适用热膨胀系数与半导体元件的热膨胀系数相似的玻璃基板，在玻璃基板的第一表面和其上部层形成以足够安装元件的程度具有微细尺寸的微细图案，从而解决上述问题。

上述半导体装置100具有厚度非常薄的封装基板20，从而可以减小上述半导体装置的整体厚度，并且通过适用微细图案，即使在更狭小的面积中也可以布置所期望的电连接图案。具体而言，上述封装基板的厚度可以为约2000μm以下，或可以为约1500μm以下，或可以为约900μm。并且，上述封装基板的厚度可以为约120μm以上，或可以为约150μm以上。通过如上所述的特征，上述封装基板以相对薄的厚度也能够在电气上和在结构上稳定地连接元件和母板，并且可以进一步有助于半导体装置的小型化和薄型化。

将说明根据另一实施方式的封装基板的制备方法。

本实施方式的封装基板的制备方法包括如下步骤，从而制备如上所述的封装基板：准备步骤，在玻璃基板的第一表面和第二表面的预定的位置形成缺陷；蚀刻步骤，通过向形成有上述缺陷的玻璃基板涂布蚀刻液，以制备形成有芯通孔的玻璃基板；芯层制备步骤，通过对形成有上述芯通孔的玻璃基板的表面进行镀覆而形成作为导电层的芯分配层，从而制备芯层；及上部层制备步骤，在上述芯层的一面上形成被绝缘层包围的作为导电层的上部分配层。

此时，缺陷的形状考虑要形成的芯通孔的形状来形成。通过上述缺陷，在蚀刻步骤中形成芯通孔，因此与在有机基板上为了形成通孔单独使用钻头作业相比，可以具有优异的工作性。

上述芯层制备步骤可以包括：预处理过程，在形成有上述芯通孔的玻璃基板的表面形成包括具有胺基的纳米颗粒的有机无机复合底漆层，以制备经过预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。

上述芯层制备步骤可以包括：预处理过程，通过在形成有上述芯通孔的玻璃基板的表面上通过溅射形成含金属的底漆层来制备预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。

在形成上述底漆层时，可以将钛、铬、镍等异种金属与铜等一起或单独溅射，在这种情况下，通过玻璃的表面形态和金属颗粒相互作用的锚固效应等提高玻璃-金属之间的附着力，之后，可以在镀覆工序等起到籽晶作用。

在上述芯层制备步骤和上述上部层制备步骤之间还可包括绝缘层形成步骤。

上述绝缘层形成步骤可以是在将绝缘体膜位于上述芯层上之后进行减压层压来形成芯绝缘层的步骤。

将对封装基板的制备方法进行更详细的说明。

1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，为了形成芯通孔而在玻璃表面上的预定位置形成缺陷21b(凹槽)。上述玻璃可以为适用于电子设备的基板等的玻璃基板，例如，可以为无碱玻璃基板等，但是本发明不限于此。作为市场销售品，可以适用康宁公司、肖特公司、AGC公司等制造商制造的产品。在形成上述缺陷(凹槽)时可以采用机械蚀刻、激光照射等方法。

2)蚀刻步骤(芯通孔形成步骤)：形成有缺陷21b(凹槽)的玻璃基板21a通过物理或化学蚀刻过程形成芯通孔23。在蚀刻过程中，玻璃基板在缺陷部分中形成芯通孔的同时，可以同时蚀刻玻璃基板21a的表面。为了防止这种玻璃表面的蚀刻，可以适用掩模薄膜等，但是考虑到适用和去除掩模薄膜的过程的麻烦等，可以蚀刻带缺陷的玻璃基板本身，在此情况下，具有芯通孔的玻璃基板的厚度可以比最初玻璃基板的厚度稍薄。

可以通过将形成有凹槽的玻璃基板设置于含有氢氟酸和/或硝酸的浴中并施加超声波处理等来进行化学蚀刻。此时，上述氢氟酸浓度可以为0.5M以上，或可以为1.1M以上。上述氢氟酸浓度可以为3M以下，或可以为2M以下。上述硝酸浓度可以为0.5M以上，或可以为1M以上。上述硝酸浓度可以为2M以下。上述超声波处理可以在40Hz至120Hz的频率下进行，或可以在60Hz至100Hz的频率下进行。

当在这些条件下适用时，可以制备在减少形成有芯通孔的玻璃基板上的残余应力的同时提高加工性的玻璃基板。

3-1)芯层制备步骤：在玻璃基板上形成导电层(芯分配层21d)。具代表性地，上述导电层可以是包括铜金属的金属层，但本发明不限于此。

玻璃的表面(包括玻璃基板的表面和芯通孔的表面)和铜金属的表面具有不同的性质，因此附着力差。在本实施方式中，通过干式法和湿式法这两种方法来提高玻璃表面与金属之间的附着力。

干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径形成籽晶层21c的方法。在形成上述籽晶层时，可以将如钛、铬、镍等的异种金属与铜等一起溅射，在这种情况下，认为通过玻璃的表面形态和金属颗粒相互作用的锚固效应等提高玻璃-金属之间的附着力。

湿式法是进行底漆处理的方法，是通过用具有如胺等的官能团的化合物质进行预处理来形成底漆层21c的方法。根据所需的附着力程度，在用硅烷偶联剂进行预处理之后，可以用具有胺官能团的化合物或颗粒进行底漆处理。同样如上所述，本实施方式的支撑体基板需要具有足以形成微细图案的程度的高性能，即使在底漆处理之后也需要保持这种状态。因此，当这种底漆包含纳米颗粒时，优选适用平均直径为150nm以下的纳米颗粒，例如，具有胺基的颗粒优选用作纳米颗粒。例如，上述底漆层可以通过适用由MEC公司的CZ系列等制造的粘合改进剂来形成。

在上述籽晶层/底漆层21c中，导电层可以以去除或不去除无需形成导电层的部分的状态选择性地形成金属层。另外，上述籽晶层/底漆层将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态来进行随后的工序。例如，上述活化或非活化处理可以适用具有预定波长的激光等的光照射处理、化学处理等。在形成金属层时可以采用适用于制造半导体元件的铜镀覆方法等，但本发明不限于此。

在上述镀覆金属时，可以通过调节镀覆溶液的浓度、镀覆时间、适用的添加剂的类型等各种变量来控制所形成的导电层的厚度。

在不需要上述芯分配层的一部分时，可以去除，或在部分去除或非活化处理籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而可以形成芯分配层的蚀刻层21e。

3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，芯通孔可以经过用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层可以是以薄膜形式制备的绝缘层，例如，可以通过减压层压薄膜形式的绝缘层的方法等来适用。以这种方式进行减压层压时，绝缘层被充分地嵌入上述芯通孔内部的空白空间中，以形成没有形成空隙的芯绝缘层。

4)上部层制备步骤：该步骤是在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。可以通过涂覆用于形成绝缘层23a的树脂组合物或堆叠绝缘薄膜的方式形成上部绝缘层，简单地，优选采用堆叠绝缘薄膜的方式。可以通过层压绝缘薄膜并固化来执行绝缘薄膜的堆叠，此时，若采用减压层压方法，则绝缘树脂可以充分地嵌入至芯通孔内部没有形成导电层的层等中。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层优选具有根据ASTMD3359的附着力测试值满足4B以上的特性。

上部分配图案可以通过反复进行形成上述绝缘层23a和以预定的图案形成导电层23c并蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成，隔着绝缘层相邻形成的导电层，通过在绝缘层形成盲孔23b之后进行镀覆工序的方式形成。可以通过如激光刻蚀、等离子刻蚀等的干刻蚀方法，或使用掩膜层和刻蚀溶液的湿刻蚀方法等形成盲孔。

5)上面连接层和覆盖层形成步骤：上面连接图案和上面连接电极也可以通过与形成上部分配层的过程类似的过程形成。具体而言，可以通过在绝缘层23e形成绝缘层的蚀刻层23f，并在其上再形成导电层23g，然后形成导电层的蚀刻层23h的方法等形成，但也可以通过仅选择性地形成导电层而不采用蚀刻方式的方法形成。覆盖层可以形成为，使得开口部(图中未示出)形成在与上面连接电极相对应的位置，以使上面连接电极露出并与元件连接部或元件的端子等直接连接。

6)下面连接层和覆盖层形成步骤：可以通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且可以选择性地形成覆盖层(图中未示出)。

在下文中，通过具体实施例更详细说明本发明。下述实施例仅是用于帮助理解本发明的实例，而本发明的范围不限于此。

<实施例1-形成有芯通孔的基板的制备>

1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，并为了形成芯通孔而在玻璃表面上的预定位置形成缺陷21b(凹槽)。此时，作为上述缺陷数，每1cm

2)蚀刻步骤(芯通孔形成步骤)：在形成有缺陷21b(凹槽)的玻璃基板21a中，通过物理或化学蚀刻过程形成芯通孔23。通过将上述玻璃基板位于充满2M氢氟酸(HF)、1.1M硝酸(HNO

并且，上述芯通孔形成为包括：第一开口部，与上述第一表面相接；第二开口部，与上述第二表面相接；及最小内径部，该最小内径部为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域。

<实施例2-形成有芯通孔的基板的制备>

除了将超声波功率变更为80％的条件之外，其余以与上述实施例1相同的方式制备基板。

<实施例3-形成有芯通孔的基板的制备>

除了通过将上述玻璃基板放入充满1.1M氢氟酸(HF)、1.1M硝酸(HNO

<实施例4-形成有芯通孔的基板的制备>

除了在蚀刻时将超声波功率变更为80％的条件之外，其余以与上述实施例3相同的方式制备基板。

<实验例–玻璃基板的应力测定>

通过适用双折射二维评价装置来分析上述应力。作为双折射二维分布评价装置，可以适用NPM公司(Nippon Pulse Korea Co.,LTD)的WPA-200装置。

改变四次以上位置测定四个玻璃基板样品的空白线和通孔线的应力(Stress)，上述玻璃基板样品的开口部的平均直径为100μm，最小内径部的平均直径为75μm，平均厚度为约300μm。在上述玻璃基板上每单位面积(1cm

具体而言，当用探头沿着图2中所示的应力测定路径在玻璃基板上读取数据时，双折射值等测定值被输入到上述装置，然后通过预定的演算过程在测定路径中的应力以压力单位(例如，MPa)表示。适用2.4作为光弹性系数值，适用300μm作为厚度。

测定结果的平均分别示于以下表1和表2中，使用其来评价的Vp、Np、P值等也分别示于以下表1或表2中。

<制备例–封装基板的制备>

3-1)芯层制备步骤：在玻璃基板上形成导电层(芯分配层21d)。上述导电层可以是包括铜金属的金属层。形成含钛的溅射层并进行镀铜。

3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，经过用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层可以是以薄膜形式制备的绝缘层，通过减压层压薄膜形式的绝缘层的方法来适用。

4)上部层制备步骤：进行了在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。通过堆叠绝缘薄膜的方式形成上部绝缘层，通过层压绝缘薄膜并固化的过程来执行绝缘薄膜的堆叠。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层优选具有根据ASTMD3359的附着力测试值满足4B以上的特性。

上部分配图案通过反复进行形成上述绝缘层23a和以预定图案形成导电层23c并蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成。隔着绝缘层相邻形成的导电层，在绝缘层中形成盲孔23b，然后执行镀覆工序的方式来形成。通过采用激光蚀刻、等离子蚀刻等干蚀刻法，以及使用掩膜层和蚀刻液的湿蚀刻法形成盲孔来制备封装基板。

适用于制备的样品都在没有损伤的状态下形成为封装基板。

表1

表2

参照上述表1和表2，在空白线和通孔线分别具有如上所述的残留应力的玻璃基板充分具有加工成封装基板的加工性。应力差越小，后续工序的作业就越稳定，在上面确认的水平下，都具有适当的加工性。在没有施加超声波，在强酸下形成裂纹且进行蚀刻的样品，虽然上面没有清楚地显示数据，但是在溅射或形成绝缘层的过程中发生损坏，因此确认需要在蚀刻过程中同时施加超声波。

如上所述，虽然对本发明的优选实施例进行了详细说明，但应当理解为，本发明的范围不限于上述实施例，使用在权利要求书中定义的本发明的基本概念的本领域技术人员的各种变更或变形均属于本发明的范围。

附图标记说明

100：半导体装置 10：母板

30：半导体元件部 32：第一半导体元件

34：第二半导体元件 36：第三半导体元件

20：封装基板 22：芯层

223：芯绝缘层 21、21a：玻璃基板

213：第一表面 214：第二表面

215：半导体封装基板 23：芯通孔

233：第一开口部 234：第二开口部

235：最小内径部 24：芯分配层

241：芯分配图案 241a：第一表面分配图案

241b：芯通孔分配图案 241c：第二表面分配图案

26：上部层 25：上部分配层

251：上部分配图案 252：盲孔

253：上部绝缘层 27：上面连接层

271：上面连接电极 272：上面连接图案

29：下部层 291：下部分配层

291a：下部分配图案 291b：下部绝缘层

292：下面连接层 292a：下面连接电极

292b：下面连接图案 50：连接部

51：元件连接部 52：板连接部

60：覆盖层 21b：玻璃缺陷

21c：籽晶层、底漆层 21d：芯分配层

21e：芯分配层的蚀刻层 23a：绝缘层

23b：盲孔 23c：导电层

23d：导电层的蚀刻层 23e：绝缘层

23f：绝缘层的蚀刻层 23g：导电层

23h：导电层的蚀刻层。