半导体结构及其形成方法

技术领域

本发明实施例涉及半导体结构，特别涉及具有隔离结构的半导体结构及其制造方法。

背景技术

半导体集成电路(integrated circuit,IC)工业经历了指数型成长。IC材料与设计的技术进步已产出数代的IC，其中每一代都比上一代具有更小且更复杂的电路。在IC的发展过程，功能密度(即每单位芯片区域互连结构的数量)已大量增加，而几何尺寸(即可以使用工艺产出的最小组件(或线))已缩小。这种微缩化工艺一般通过提高生产效率与降低相关成本以提供效益。这种微缩化也增加了IC工艺与制造的复杂性。

举例来说，随着持续微缩化半导体装置，实现所需的密度和性能面临挑战。所需的密度和性能还需要有效和精确的蚀刻工艺。然而，由于密集间隔的部件以及减少的工艺窗口，可能不会在预计的蚀刻时间内大致上去除一些牺牲部件，并且可能会留下一些残留物，而妨碍形成令人满意的功能性结构(例如栅极结构)。虽然过度蚀刻可以减少不期望的残留牺牲部件，但可能损害邻近的部件。因此，尽管现有的半导体装置及其制造方法已经大致能满足其预期目的，但并非在所有方面都令人满意。

发明内容

本发明实施例提供一种半导体结构包括：多个第一通道构件，在基板上方；第一栅极结构，包绕每个所述第一通道构件；以及介电鳍片结构，相邻设置于第一栅极结构，介电鳍片结构包括：第一介电层，设置在基板上方并与第一栅极结构直接接触；第二介电层，设置在第一介电层上方；第三介电层，设置在第二介电层上方，并且通过第二介电层与第一介电层以及第一栅极结构间隔开；及第一隔离部件，设置在第三介电层正上方。

本发明实施例提供一种半导体结构包括：多个第一纳米结构和多个第二纳米结构，在基板上方并且沿着第一方向纵向延伸；第一隔离部件，设置在第一纳米结构和第二纳米结构之间并且沿着第一方向纵向延伸；以及第二隔离部件，设置在第一隔离部件正上方。上述第二隔离部件沿着垂直于该第一方向的第二方向悬垂(overhang)于第一隔离部件上方。

本发明实施例提供一种半导体结构的形成方法，包括：形成从基板突出的多个半导体鳍片状堆叠，每个所述半导体鳍片状堆叠包括由多个第一半导体层和多个第二半导体层交替的垂直堆叠；形成披覆层(cladding layer)，沿着每个所述半导体鳍片状堆叠的侧壁；顺应沉积混成膜层(hybrid film layer)在基板上方，混成膜层包括：第一膜层；及第二膜层，在第一膜层上；在基板上方形成第一介电层以填充相邻两半导体鳍片状堆叠之间的空间；选择性地凹蚀第一介电层和混成膜层以形成沟槽；在该沟槽中形成隔离部件；选择性地去除披覆层、沿着披覆层的侧壁延伸的第一膜层的一部分以及第二半导体层，以形成多个开口；以及在开口中形成栅极结构。

附图说明

以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小单元的尺寸，以清楚地表现出本发明实施例的特征。

图1根据本公开的各个实施例，示出用于制造半导体结构的方法的流程图。

图2根据本公开的各个面向，示出在图1的方法中经历不同操作阶段的示例性工件的局部平面上视图。

图3、4、5、6、7、8、9和10根据本公开的一或多个面向，示出示例性工件在图1的方法中的各个制造阶段期间沿着图2所示的A-A'线的局部剖面图。

图11A、12A、13A、14A和15A根据本公开的一或多个面向，示出示例性工件在图1的方法中的各个制造阶段期间沿着图2所示的A-A'线的局部剖面图。

图11B、12B、13B、14B和15B根据本公开的一或多个面向，示出示例性工件在图1的方法中的各个制造阶段期间沿着图2所示的B-B'线的局部剖面图。

图16、17、18、19、20、图21、22、23、24以及图25、26、27和28根据本公开的一或多个面向，对应示出示例性工件的第一、第二以及第三替代实施例在图1的方法中的各个制造阶段期间沿着图2所示的A-A'线的局部剖面图。

附图标记说明：

100：方法

102,104,106,108,110,112,114,116,118,120,122,124,126：方框

200：工件

202：基板

203：衬层

204：隔离结构

205：鳍片状结构

205C：通道区

205SD：源极/漏极区

206：牺牲层

207：半导体堆叠、堆叠

208：通道层

210：最顶层

212：沟槽

214,214'：披覆层

216：混成膜

218：第一膜、软膜

218'：软膜

220：第二膜、硬膜

222：介电填充层

225：蚀刻工艺

226：沟槽

228：帽层

230,230'：介电鳍片

232：沟槽

234：虚设栅极堆叠

236：栅极间隔物

238：内部间隔部件

240：源极/漏极部件

242：接触蚀刻停止层

244：层间介电层

246：沟槽

248：开口

249：蚀刻工艺

250：开口

252：沟槽

254：栅极结构

254a：顶部

254b：底部

254c：侧壁部分

300：工件

305：蚀刻工艺

310：沟槽

312：帽层

312s：锥形侧壁

320t：锥形顶部

320v：底部

400：工件

402：帽层

404,404'：第二软膜

405：沟槽

420：介电鳍片

502：帽层

504：第三软膜

505：沟槽

520：介电鳍片

T1,T2,T3：厚度

W1,W2,W3,W4,W5,W6,W

A-A',B-B'：线

具体实施方式

以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复元件符号以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的结构的不同方位，以及附图中所描述的方位。当结构被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

另外，当使用“约”、“近似”和类似的用语描述数字或数字范围时，所属技术领域中技术人员可以理解，考虑制造中固有产生的变异，此类用语用于涵盖在合理范围内的数字，合理范围内包含所描述的数字。例如，数字的数量或范围涵盖了包括所描述数字的合理范围，例如在所描述数字的+/-10％之内，此合理范围是基于制造相关部件已知的制造公差，而该部件具有与该数字相关联的特征。例如所属技术领域中技术人员已知与沉积材料层相关的制造公差为+/-15％，材料层为“约5nm”涵盖4.25nm至5.75nm的尺寸范围。此外，本发明实施例可能在各种范例中重复元件符号以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

最近已经导入多栅极装置，例如多桥通道(multi-bridge-channel,MBC)晶体管(也称为全绕式栅极(gate-all-around,GAA)晶体管、纳米片晶体管、纳米线晶体管或环绕式栅极晶体管(surrounding gate transistor,SGT))，以改善栅极控制，通过增加栅极—通道耦合(gate-channel coupling)、降低关闭状态电流(off-state current)以及减少短通道效应(short-channel effect,SCEs)。形成多桥通道(MBC)晶体管包括形成包括由多个牺牲层交错的多个通道层的堆叠，其中可以选择性地去除牺牲层以释放通道层作为通道构件；接着形成包括多个介电层和导电层的栅极结构以包绕每个通道构件。如上所述，积极的微缩化IC尺寸导致密集间隔的部件。举例来说，每个堆叠以及两相邻堆叠之间的空间的尺寸都减少了。由于密集间隔的部件，减少了用于去除牺牲层的蚀刻窗口，导致在通道释放工艺之后，部分牺牲层残留在通道区域中(例如，残留物)。牺牲层的残留物可能不利阻止在一些底部通道构件周围形成栅极结构，而导致不均匀的栅极控制，造成不令人满意的装置性能。在不改变装置的占位面积且不影响两相邻晶体管之间的电性隔离的情况下，大致上避免这种残留物的一种可能方法可以包括减少每个堆叠的尺寸(例如宽度)以增加两相邻堆叠之间的空间，以增加蚀刻窗口。然而，这种方法会提供减少的通道宽度，导致装置性能下降。

本公开提供了用于增加与通道释放工艺相关的蚀刻窗口的半导体装置及方法。用于形成半导体装置的示例性方法包括：形成从基板突出的多个半导体鳍片状堆叠，其中每个鳍片状堆叠包括由通道层和牺牲层交替的垂直半导体堆叠。上述示例性的方法还包括：沿着每个堆叠的侧壁形成披覆层(cladding layer)；顺应地沉积混成膜(hybrid film)在基板上方。混成膜包括：第一膜和在第一膜上的第二膜。可以在通道释放工艺中采用的蚀刻工艺期间选择性地去除第一膜。上述示例性的方法还包括：在混成膜上形成介电填充层以填充两相邻半导体鳍片状堆叠之间的空间；选择性地凹蚀介电填充层和混成膜以形成沟槽，在沟槽中形成帽层(helmet layer)；选择性地去除披覆层、沿着披覆层的侧壁延伸第一膜的一部分、以及牺牲层，以形成开口；以及在开口中形成栅极结构。形成可以在通道释放工艺期间部分去除的混合膜，可以促进牺牲层的去除，并且形成令人满意的栅极结构。

现在参照说明书附图更详细地描述本公开的各个面向。从这方面来说，根据本公开的实施例，图1是示出形成半导体装置的方法100的流程图。根据方法100的实施例，下面结合图2-10、图11A-15A、图11B-15B以及图16-28(图2-28)，示出在不同制造阶段工件200的局部上视图或剖面图。方法100仅为示例，且不意图将本公开作出本文中明确记载范围的限制。可以在方法100之前、期间以及/或之后，提供额外的步骤。一些所述阶段在额外方法的实施例中可以被替换、删去或移动。为了简化，本文并未详细描述所有步骤。由于工件200在制造工艺结束后制造成为半导体装置200，工件200可以根据上下文需求称作半导体装置200。为了避免疑虑，图2-28中的X、Y和Z方向彼此相互垂直且一致地使用。在全文中，除非另作声明，类似的元件符号表示类似的元件。

参照图1、2和3，方法100包括方框102。在方框102中，接收工件200。图2描绘了示例性工件200的上视图，图3描绘了示例性工件200沿着图2所示A-A'线的剖面图。在图3所示的实施例中，工件200包括基板202。在一实施例中，基板202是硅块体基板(bulk siliconsubstrate)。在各个实施例中，基板202可以包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其组合。在一些额外的实施例中，基板202可以是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator,SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator,SGOI)基板、或绝缘体上锗(germanium-on-insulator,GOI)基板。

工件200包括设置在基板202上方的多个鳍片状结构205。每个鳍片状结构205沿着X方向纵向延伸并且划分为通道区205C(如图11B所示)以及源极/漏极区205SD。可以形成鳍片状结构205通过对基板202的一部分、垂直半导体堆叠207、以及堆叠207上方的最顶层210使用微影(光刻)和蚀刻步骤的组合。在所描绘的实施例中，堆叠207可以包括由多个牺牲层206交错的多个通道层208。每个通道层208可以包括半导体材料，例如硅、锗、硅碳、硅锗或其他合适的半导体材料。然而，每个牺牲层206具有与通道层208不同的成分。可以在基板202上外延沉积通道层208、牺牲层206、和最顶层210，使用分子束外延(molecularbeamepitaxy,MBE)、气相外延(vapor-phase epitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuumchemical vapor deposition,UHV-CVD)及/或其他合适的外延成长工艺。在本实施例中，最顶层210也是牺牲层，配置为促进帽层的形成(如下文将更详细讨论)。在一些实施例中，最顶层210的厚度大于牺牲层206及/或通道层208的厚度。最顶层210可以包括任何合适的材料，例如半导体材料，只要其组成与帽层和设置在其下方的通道层208不同，以允许通过选择性蚀刻工艺去除。在一些实施例中，顶层210具有与牺牲层206相似或相同的组成。在所述描绘的示例中，通道层208由硅(Si)形成，牺牲层206和顶层210由硅锗(SiGe)形成。

鳍片状结构205由隔离结构204隔开。隔离结构204可以包括氧化硅、四乙氧基硅烷(TEOS)氧化物、掺杂的氧化硅(例如，硼磷硅玻璃(borophosphosilicate glass,BPSG)、掺杂硅玻璃(fluoride-doped silicate glass,FSG)、磷硅酸盐玻璃(phosphosilicateglass,PSG)、硼掺杂硅酸玻璃(boron-doped silicate glass,BSG)等)、低介电常数(low-k)介电材料(介电常数小于氧化硅的介电常数(约3.9))、其他合适的材料、或其组合。隔离结构204可以包括浅沟槽隔离(shallow trench isolation,STI)部件。在一实施例中，形成隔离结构204通过以上述介电材料填充隔开鳍片状结构的沟槽，使用任何合适的方法，例如化学气相沉积(CVD)、流动式化学气相沉积(flowable CVD,FCVD)、旋涂玻璃(spin-on-glass,SOG)、其他合适的方法、或其组合。随后可以平坦化介电材料通过化学机械平坦化/抛光(chemical-mechanical planarization/polishing,CMP)工艺，并对其选择性地回蚀以形成隔离结构204。隔离结构204可以包括单层结构或多层结构。

在图3所示的实施例中，工件200包括衬层203。衬层203可以包括氧化硅或其他合适的材料。可以在形成隔离结构204之前，在工件200上顺应地沉积介电材料层以形成衬层203。可以回蚀介电材料层以形成衬层203。在一实施例中，衬层203由等离子体增强化学气相沉积(PECVD)、原子层沉积(atomic layer deposition,ALD)沉积的氧化硅、或其他合适的材料形成，且隔离结构204由流动式化学气相沉积(FCVD)沉积的氧化硅形成。衬层203比隔离结构204更致密，以提供更好的装置性能。沟槽212由衬层203和隔离结构204的顶面以及相邻两鳍片状结构205的侧壁表面定义。沟槽212沿着Y方向的宽度标记为W1。

参考图1、4和5，方法100包括方框104。在方框104中，在工件200上方形成披覆层(cladding layer)214，并且沿着每个鳍片状结构205的侧壁表面延伸。在本实施例中，披覆层214可以具有大致上与牺牲层206相同的成分，以使它们可以通过一般的蚀刻工艺选择性地去除。在本实施例中，披覆层214由SiGe形成。可以形成披覆层214通过上述讨论关于形成堆叠207的合适方法。在一些实施例中，如图4所示，顺应地沉积披覆层214在半导体装置200的表面上方，以使披覆层214也形成在隔离结构204和衬层203上方。在一些示例中，披覆层214的厚度T1可以在大约10nm至大约20nm之间。随后，参照图5，执行非等向性蚀刻工艺以选择性地去除未沿着鳍片状结构205的侧壁延伸的披覆层214的部分，以露出隔离结构204的部分和最顶层210的顶面。蚀刻工艺可以包括干蚀刻工艺，例如反应式离子蚀刻(reactiveion etching,RIE)工艺。在本实施例中，披覆层214的部分部分填充沟槽212。沟槽212的未填充部分沿着Y方向的宽度现在标记为W2。W1等于W2和T1的两倍之和。也就是说，W1＝W2+2*T1。

参照图1和6，方法100包括方框106。在方框106中，在工件200上方形成混成膜(hybrid film)216的第一膜218。在一实施例中，顺应地沉积第一膜218以在工件200的顶面上方具有大致均匀的厚度T2(例如，在隔离结构204的顶面、鳍片状结构205的顶面以及披覆层214的顶面和侧壁表面上具有大致相同的厚度)，并且部分地填充沟槽212。在一些实施方式中，厚度T2在约1nm至3nm之间，以扩大用于去除牺牲层206的蚀刻窗口，而几乎不减少之后形成的第二膜220的尺寸(将在之后描述)。在一些实施例中，可以形成第一膜218通过执行沉积工艺，例如化学气相沉积(CVD)工艺、物理气相沉积(physical vapor deposition,PVD)工艺、原子层沉积(ALD)工艺或其他合适的沉积工艺。第一膜218可以包括氮化硅、氮氧化硅(SiOCN)或其他合适的材料。值得注意的是，在披覆层214包括硅锗的情况下，第一膜218的成分大致上不含氧，以减少或大致上防止披覆层214中的硅锗被氧化。在本实施例中，第一膜218包括氮化硅。当第一膜218由氮碳氧化硅(silicon oxycarbonitride)形成时，氮碳氧化硅中的碳浓度可以小于约3％。举例来说，在一些实施例中，氮碳氧化硅的碳浓度可以在约1％至约3％之间。

继续参照图1和6，方法100包括方框108，在方框108中，在第一膜218上方形成混成膜216的第二膜220。在一实施例中，顺应地沉积第二膜220在第一膜218上方，以具有大致均匀的厚度T3，并且部分填充沟槽212。第二膜220被第一膜218所围绕。在一些实施方式中，厚度T3在大约3nm至6nm之间，使得第二膜220可以足够厚以保护之后形成的介电填充层222免于在后续工艺中被蚀刻。部分填充的沟槽212沿着Y方向具有宽度W3。在一些实施例中，形成第二膜220可以通过执行沉积工艺，例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或其他合适的沉积工艺。第二膜220可以包括碳氮化硅(SiCN)、氮碳氧化硅(SiOCN)、氮化硼(BN)或其他合适的材料。当第二膜220由氮碳氧化硅(siliconoxycarbonitride)形成时，氮碳氧化硅的碳浓度可以在约5％至约15％之间。配置第二薄膜220以用于保护披覆层214不被氧化，并且保持之后形成的介电填充层222的完整性。由于混成膜的第一膜218和第二膜220之间存在刻蚀选择性，且对于通道释放工艺(之后参照图13A详细描述)中采用的蚀刻工艺而言，第二膜220比第一膜218更不容易被去除，第一膜218可以称为软膜(soft film)218，且第二膜220可以称为硬膜(hard film)220。沟槽212的未填充部分沿着Y方向的宽度现在标记为W3。W2等于W3和两倍混成膜216的厚度之和。也就是说，W2＝W3+2*(T2+T3)。

参照图1和7，方法100包括方框110。在方框110，中，在混成膜216上方形成介电填充层222，以大致上完全填充沟槽212。在工件200上方积介电填充层222使用化学气相沉积(CVD)、次大气压化学气相沉积(subatmospheric CVD,SACVD)、流动式化学气相沉积(FCVD)、原子层沉积(ALD)、旋转涂布、及/或其他合适的工艺。配置介电填充层222以隔离相邻的鳍片状结构205，并且与帽层一起作用以在相邻的鳍片状结构205上方切割栅极结构。介电填充层222可以包括氧化硅、碳化硅、掺杂硅玻璃(FSG)、或其他合适的介电材料。在一些实施例中，介电填充层222的成分可以类似于隔离结构204的成分。举例来说，介电填充层222可以由氧化硅形成。在沉积介电填料层222之后，可以执行平坦化工艺，例如化学机械抛光(CMP)工艺，以平坦化工件200去除多余的材料，并且露出最顶层210的顶面。因此，介电填充层222沿着Y方向具有宽度W3。如本文所描绘，介电填充层222通过披覆层214和混成膜216与鳍片状结构205的每个侧壁隔开。

参照图1和8，方法100包括方框112。在方框112中，使用蚀刻工艺225以选择性地凹蚀混成膜216和介电填充层222，以在两相邻的鳍片状结构205之间形成沟槽226。如图8所示，凹入的混成膜216和凹入的介电填充层222的顶面与最顶通道层208大致上共平面。换句话说，在凹入的介电填充层222上方形成的所得沟槽226(在两相邻鳍片状结构205之间)具有等于W2的宽度，并且可以具有对应于最顶层210厚度的深度。蚀刻工艺225可以包括任何合适的工艺，例如干蚀刻工艺、湿蚀刻工艺、其他合适的工艺、或其组合。下面更详细地描述具有不同配置(例如形状、尺寸)的沟槽226(图16中的沟槽310、图22中的沟槽405、以及图26中的沟槽505)。

参照图1和9，方法100包括方框114。在方框114中，在沟槽226中形成帽层228。在工件200上方沉积帽层228，以填充鳍片状结构205之间的沟槽226。帽层228通过部分的披覆层214，与鳍片状结构205的侧壁隔开，且沿着Y方向具有宽度为W2。帽层228可以为高介电常数(high-k)介电层，并且可以包括氧化铝、氮化铝、氮氧化铝(aluminum oxynitride)、氧化锆、氮化锆、氧化锆铝(zirconiumaluminum oxide)、氧化铪、其他高介电常数(high-k)材料或合适的介电材料。可以沉积帽层228通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺及/或其他合适的工艺。然后使用化学机械抛光(CMP)工艺平坦化工件200以去除最顶层210上过多的帽层228。在本实施例中，配置帽层228在鳍片上方，以为之后形成的栅极结构254提供隔离。换句话说，配置帽层228以截断(truncate)在后续工艺步骤中形成的栅极结构254为多个部分。帽层228可以称为栅极隔离部件或栅极切割部件。此时，大致形成介电鳍片230。每个介电鳍片230包括设置在介电填充层222和混成膜216正上方的帽层228，且从下到上具有均匀的宽度W2。

参照图1、10、11A和11B，方法100包括方框116。在方框116中，在工件200上方形成虚设栅极堆叠234。相较于图10，蚀刻工件200以选择性地去除最顶层210和沿着最顶层210的侧壁延伸的披覆层214的一部分，以形成沟槽232，而大致上不蚀刻帽层228或最顶通道层208。沟槽232露出最顶通道层208，且沿着Y方向具有宽度W

参照图11A、11B，在鳍片状结构205的通道区205C上方形成虚设栅极堆叠234。在本实施例中，采用栅极替换工艺(或后栅极工艺)，其中虚设栅极堆叠234作为用于功能性栅极结构254的占位件。其他工艺和配置是可能的。尽管未明确示出，虚设栅极堆叠234可以包括虚设介电层和设置在虚设介电层上方的虚设电极。在虚设栅极堆叠234下层的鳍片状结构205的区域可以称为通道区205C。鳍片状结构205中的每个通道区205C夹设于源极区205SD和漏极区205SD之间。在一些实施例中，虚设介电层可以包括氧化硅，且虚设电极可以包括多晶硅(polysilicon)。在形成虚设栅极堆叠234之后，可以沿着虚设栅极堆叠234的侧壁形成栅极间隔物236。栅极间隔物236可以包括二或更多个栅极间隔物。可以选择用于栅极间隔物236的介电材料以允许选择性去除虚设栅极堆叠234而几乎不损坏栅极间隔物236。合适的介电材料可以包括氮化硅、氮碳氧化硅(silicon oxycarbonitride)、氮碳化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅、及/或其组合。

参照图1和11B，方法100包括方框118。在方框118中，在与虚设栅极堆叠234相邻的每个鳍片状结构205中，形成内部间隔部件238和外延源极/漏极部件240。以虚设栅极堆叠234和栅极间隔物236作为蚀刻遮罩(掩膜)，非等向性蚀刻工件200的鳍片状结构205的源极/漏极区205SD，以形成源极/漏极开口(由源极/漏极部件240填充)。方框118中的非等向性蚀刻可以包括干蚀刻工艺，并且可以实施氢气、含氟气体(例如CF

在形成源极/漏极开口之后，选择性地和部分地凹蚀在源极/漏极开口中露出的牺牲层206，以形成内部间隔凹槽(inner spacer recesses)(由内部间隔部件238填充)，而大致上不蚀刻露出的通道层208。在一些实施例中，选择性凹蚀可以包括选择性等向性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，且牺牲层206的凹入程度通过蚀刻工艺的蚀刻时间控制。在形成内部间隔凹槽之后，接着使用化学气相沉积(CVD)或原子层沉积(ALD)顺应地沉积内部间隔材料层在工件200上方，包括在内部间隔凹槽上方和内部。内部间隔材料可以包括氮化硅、氮碳氧化硅(silicon oxycarbonitride)、氮碳化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔材料层之后，回蚀内部间隔材料层，以形成内部间隔部件238，如图11B所示。

仍然参照图1和11B，在源极/漏极开口中形成源极/漏极部件240，通过使用外延工艺，例如气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。源极/漏极部件240因此耦合到鳍片状结构205的通道区205C中的通道层208。取决于之后形成的晶体管的导电类型，源极/漏极部件240可以是n型源极/漏极部件或p型源极/漏极部件。示例性n型源极/漏极部件可以包括硅、掺杂磷的硅、掺杂砷的硅、掺杂锑的硅、或其他合适的材料，并且可以在外延工艺期间通过导入n型掺杂剂，例如磷、砷、或锑，进行原位掺杂(in-situ doped)；或者使用接面布值工艺(junction implant process)进行异位掺杂(ex-situ doped)。示例性p型源极/漏极部件可以包括锗、掺杂镓的硅锗、掺杂硼的硅锗、或其他合适的材料，并且可以在外延工艺期间通过导入p型掺杂剂，例如硼、或镓，进行原位掺杂；或者使用接面布值工艺进行异位掺杂。

仍然参照图1和11B，在工件200上方沉积接触蚀刻停止层(contact etch stoplayer,CESL)242和层间介电(interlayer dielectric,ILD)层244。接触蚀刻停止层(CESL)242可以包括氮化硅、氮氧化硅、及/或其他合适的材料，并且可以形成通过原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)工艺、及/或其他合适的沉积或氧化工艺。如图11B所示，可以在源极/漏极部件240的顶面和栅极间隔物236的侧壁上沉积接触蚀刻停止层(CESL)242。在沉积接触蚀刻停止层(CESL)242之后，在工件200上方沉积层间介电(ILD)层244，通过浆增强化学气相沉积(PECVD)工艺、或其他合适的沉积技术。层间介电(ILD)层244可以包括类似于隔离结构204的材料。

参照图1、12A和12B，方法100包括方框120。在方框120中，选择性地去除虚设栅极堆叠234。去除虚设栅极堆叠234，以在两相邻帽层228之间形成沟槽246，并且在通道区205C上方形成开口248。蚀刻工艺可以包括任何合适的工艺，例如干蚀刻工艺、湿蚀刻工艺、或其组合，并且配置为选择性地去除虚设栅极堆叠234，而大致上不去除帽层228、最顶通道层208、栅极间隔物236、接触蚀刻停止层(CESL)242、或层间介电(ILD)层244。沟槽246露出披覆层214'和最顶通道层208。设置软膜218在帽层228正下方。

参照图1、13A和13B，方法100包括方框122。在方框122中，通过蚀刻工艺249选择性地去除牺牲层206以形成与通道层208交错的多个开口250，而大致上不去除通道层208。在本实施例中，通道释放工艺中的蚀刻工艺249还去除了具有与牺牲层206相似或相同的成分的披覆层214'。在一些实施例中，蚀刻工艺249包括一系列蚀刻工艺，例如选择性干刻蚀、选择性湿刻蚀、或其他选择性刻蚀工艺。在一示例中，湿蚀刻工艺采用氧化剂，例如氢氧化铵(NH

由于采用蚀刻工艺249，软膜218沿着披覆层214'的侧壁延伸的一部分也与披覆层214'一同被选择性地去除，以形成扩大的沟槽252。大致上保持硬膜220不被蚀刻。随着牺牲层206、披覆层214'和软膜218沿着披覆层214'的侧壁延伸的部分的去除，沟槽252暴露出衬层203、隔离结构204、通道构件208、和硬膜220的侧壁表面。残留的软膜218可以称为软膜218'。如图13A所示，软膜218'保持垂直夹设于隔离结构204和硬膜220的水平或底部之间。沟槽252露出软膜218'的侧壁表面。所得的介电鳍片230可以称为介电鳍片230'。由于部分去除软膜218，介电鳍片230'的宽度不再均匀。明确来说，介电鳍片230'的帽层228的宽度W2大于介电鳍片230'的其余部分的宽度W4。也就是说，帽层228悬垂(overhang)于介电鳍片230'的剩余部分的上方。帽层228与剩余介电鳍片230'之间的宽度差大致上等于软膜218的厚度T2的两倍(即2*T2)。也就是说，W2＝W4+2*T2。通过选择性地和部分地去除软膜218，扩大了用于选择性地去除牺牲层206的蚀刻窗口。因此，可以大致上去除牺牲层206，并且不会在通道区205C中残留显著的残留物。

参照图1、14A和14B，方法100包括方框124。在方框124中，在工件200上方形成栅极结构254以包绕每个通道构件208。栅极结构254可以包括界面层，在界面层上方的栅极介电层层，以及在栅极介电层上方的栅极电极层。在一些实施例中，界面层可以包括氧化硅。接着，在界面层上方沉积栅极介电层，使用原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他合适的方法。栅极介电层可以包括高介电常数(high-k)介电材料。如本文所使用，高介电常数(high-k)介电材料包括具有高介电常数的介电材料，举例来说，大于热氧化硅(～3.9)的介电常数。在一实施例中，栅极介电层可以包括氧化铪。或者，栅极介电层可以包括其他高介电常数(high-k)介电质，例如氧化钛(TiO

参照图14A和14B，栅极结构254包括设置在通道构件208上方的顶部254a、包绕每个通道构件208的底部254b、以及连接顶部254a和底部254b的侧壁部分254c。侧壁部分254c填充沟槽252，并且跟随(track)沟槽252的形状。也就是说，侧壁部分254c与介电鳍片230'直接接触，且部分地设置在帽层228正下方。明确来说，侧壁部分254c直接接触沿着Z方向延伸的硬膜220的垂直部分。侧壁部分254c还直接接触设置在隔离结构204和硬膜220之间的软膜218'的侧壁。介电填充层222通过硬膜220与栅极结构254的侧壁部分254c以及软膜218间隔开。侧壁部分254c也可以称为端盖部分254c或栅极端盖部分254c。

参照图1、15A和15B所示，方法100包括方框124。在方框124中，可以执行进一步的工艺以完成半导体装置200的制造。举例来说，如图15A-15B所示，方法100还可以包括在蚀刻工艺中凹蚀栅极结构254，以露出帽层228的顶面。也就是说，栅极结构254的顶面低于帽层228的顶面。因此，栅极结构254被截断(truncated)为多个电性隔离部分。这样的进一步工艺还可以包括在半导体装置200上方形成各个接触/导孔、金属线、电源轨、以及其他多层互连部件，例如层间介电(ILD)层及/或蚀刻停止层(ESL)，配置为连接各个部件以形成包括不同半导体装置的功能性电路。

在上述实施例中，帽层228具有均匀的宽度W2，并且悬垂于介电鳍片230'的剩余部分上方。也就是说，帽层228的宽度W2大于介电鳍片230'的剩余部分的宽度W4。帽层228可以配置为具有不同的尺寸和形状，以在通道释放工艺中，进一步促进蚀刻工艺249中使用的化学品的流动。根据本公开的一或多个面向，图16-28各自示出进一步促进去除牺牲层206的额外实施例。为了简化，以下省略图1的方框116、118和120中描述的工艺。

图16-20示出在图1的方法中的各个制造阶段期间，示例性工件300沿着图2的A-A'线的第一替代实施例。参照图1和16，方法100包括方框112。在方框112中，使用蚀刻工艺305选择性地凹蚀混成膜216和介电填充层222，以在鳍片状结构205之间形成沟槽310。值得注意的是，不同于图8所示的工件200。与工件200相同的是，工件300中的介电填充层222的顶面与最顶通道层208共平面；与工件200不同的是，凹入的混成膜216的顶面与最顶通道层208不共平面。明确来说，混成膜216的顶面是倾斜的，并且高于最顶通道层208的顶面。参照图16，在蚀刻工艺305之后，在鳍片状结构205之间形成锥形(tapered)沟槽310。蚀刻工艺305不同于蚀刻工艺225，并且可以包括任何合适的工艺，例如干蚀刻工艺。在一些实施例中，蚀刻工艺305可以实施任何合适的蚀刻，例如含氟蚀刻剂(例如HF、CF

参照图1和17，方法100包括方框114。在方框114中，在沟槽310中形成帽(helmet)层312。帽层312的组成和形成方式可以类似于图9描述的帽层228的组成和形成方式。值得注意的是，帽层312跟随(track)沟槽310的形状，并且具有锥形侧壁312s。换言之，帽层312的底面与凹入的介电填充层222的顶面对齐而具有宽度W3；帽层312的顶面的宽度W2大于宽度W3并且与最顶层210的顶面共平面；帽层312的侧壁表面与混合膜216的第一膜218和第二膜220直接接触。

参照图1和18，方法100包括方框116。在方框116中，通过合适的蚀刻工艺选择性地去除最顶层210和沿着最顶层210的侧壁延伸的披覆层214的一部分，以露出堆叠207的最顶通道层208。在一实施例中，蚀刻工艺可以包括干蚀刻工艺。在一些实施例中，披覆层214'的顶面和最顶通道层208大致上共平面。为了简化，省略方框116、118和120中描述的工艺(例如，形成虚设栅极堆叠234、内间隔部件238、源极/漏极部件240以及接触蚀刻停止层(CESL)242和层间介电(ILD)层244，以及选择性地去除虚设栅极堆叠234)。不同于图10中的工件200，工件300中的沟槽315露出至少一部分的软膜218。

参照图1和19，方法100包括方框122。在方框122中，刻蚀工艺249选择性地去除牺牲层206、披覆层214'和沿着披覆层214'的侧壁延伸的软膜218的一部分，以释放通道层208。由于沟槽315露出至少一部分的软膜218，进一步扩大了用于通道释放工艺的刻蚀剂的流动路径，提高了刻蚀效率，减少或甚至大致上消除了通道区205C中残留的SiGe。参照图19，工件300中对应的介电鳍片320与工件200中的介电鳍片230'(如图13A所示)不同。举例来说，介电鳍片320的侧壁表面具有锥形顶部320t和大致上垂直的底部320v。锥形顶部320t是帽层312的锥形侧壁312s中未被硬膜220覆盖的部分。也就是说，硬膜220不仅与介电填充层222的侧壁和底表面直接接触，也与帽层312的底部侧壁部分直接接触。在上述描绘的示例中，帽层312在剖面图中的形状包括倒梯形。可以理解的是，由于采用不同的蚀刻工艺，帽层312的形状可能会略有不同，但帽层312至少有一部分会悬垂(overhang)于硬膜220上方。由于形成更致密氧化物衬层203，蚀刻工艺249不会显著蚀刻衬层203，提供令人满意的栅极结构254。值得注意的是，在图19中，软膜218'也夹设于隔离结构204和硬膜220的水平或底部之间。

参照图1和20所示，方法100包括方框124。在方框124中，在工件300上方形成栅极结构254。帽层312仍然悬垂于栅极结构254的一部分上方。栅极结构254还可以包括与帽层312的锥形侧壁312s的一部分直接接触的倾斜部分。

图21-24示出在图1的方法中的各个制造阶段期间，示例性工件400沿着图2的A-A'线的第二替代实施例。参照图1和21，方法100包括方框114。在方框114中，在沟槽226(图8所示)中形成帽层402。在形成帽层402之前，在沟槽226上方顺应地沉积第二软膜404。第二软膜404的宽度可以小于混成膜216的宽度(例如T2+T3)。第二软膜404的形成以及材料可以类似于软膜218。在一实施例中，第二软膜404的成分与软膜218的成分相同。在一些其他实施方式中，第二软膜404的成分不同于软膜218的成分。接着在第二软膜404上方沉积帽层402，并且填充沟槽226。帽层402的组成和形成可以类似于图9描述的帽层228的组成和形成。可以进行平坦化工艺以去除多余的材料，并且露出最顶层210的顶面。值得注意的是，由于第二软膜404的形成，帽层402的宽度W5小于工件200中的帽层228的宽度W2。宽度W5可以大致上等于或大于宽度W3，以在之后形成的栅极结构的多个部分之间提供令人满意的隔离，同时也为通道释放工艺提供扩大的流动路径。

参照图1和22，当工件400在方法100的方框116进行操作时，选择性地去除最顶层210、沿着最顶层210的侧壁延伸的披覆层214的一部分、以及与披覆层214直接接触的第二软膜404的一部分，以露出堆叠207的最顶通道层208，并且形成沟槽405。沟槽405的宽度大于图12A所示的沟槽246的宽度。披覆层214'和最顶通道层208大致上共平面。在上述选择性蚀刻工艺之后，剩余的第二软膜404可以称为第二软膜404'。第二软膜404'设置在帽层402正下方。沟槽405露出至少一部分软膜218的顶面。

参照图1和23，方法100包括方框122。在方框122中，通过蚀刻工艺249选择性地去除牺牲层206、披覆层214'和沿着披覆层214'的侧壁延伸的软膜218的一部分，以释放通道层208，作为通道构件208。由于帽层402的宽度W5小于帽层228的宽度W2，并且沟槽405露出至少一部分的软膜218的顶面，在不改变占用面积(footprint)的情况下，扩大了用于通道释放工艺的蚀刻剂的流动路径，提高了蚀刻效率，减少或甚至大致上消除了通道区205C中的SiGe残留。

参照图1和24，方法100包括方框124。在方框124中，在工件300上方形成栅极结构254。工件400中对应的介电鳍片420的最终结构不同于工件200中的介电鳍片230'的最终结构。举例来说，介电鳍片420还包括设置在介电填充层222和硬膜220的顶面正上方的第二软膜404'。当宽度W5大致等于W4时，介电鳍片420的宽度大致均匀，且栅极结构254与介电鳍片420直接接触并与之平行。明确来说，软膜218'、硬膜220、软膜404'、以及帽层层402与栅极结构254直接接触。

图25-28示出在图1的方法中的各个制造阶段期间，示例性工件500沿着图2的A-A'线的第三替代实施例。参照图1和25，方法100包括方框114。在方框114中，在沟槽226(如图8)中形成帽层502。在沟槽226中形成帽层502之前，在工件500上方沉积第三软膜504，接着回蚀第三软膜504以仅覆盖在沟槽226中露出的披覆层214的部分的侧壁。第三软膜504的形成以及材料可以类似于软膜218。然后可以在工件500上方沉积帽层502，并且填充沟槽226。帽层502的组成和形成方式可以类似于图9描述的帽层228。可以进行平坦化工艺以去除多余的材料，并且露出最顶层210的顶面。值得注意的是，由于第三软膜504的形成，帽层502的宽度W6小于帽层228的宽度W2。宽度W6可以大致上等于宽度W3，以在之后形成的栅极结构的多个部分之间提供令人满意的隔离，同时也为通道释放工艺提供扩大的流动路径。

参照图1和26，选择性地去除最顶层210，以露出堆叠207的最顶通道层208。在上述选择性蚀刻工艺中，也选择性地去除沿着最顶层210的侧壁延伸的披覆层214的一部分以及整个第三软膜504，以形成沟槽505。由于第三软膜504的形成和去除，沟槽505的宽度大于沟槽232的宽度W

参照图1和27，方法100包括方框122。在方框122中，通过蚀刻工艺249选择性地去除牺牲层206、披覆层214'、以及沿着披覆层214'的侧壁延伸的软膜218的一部分，以释放通道层208。由于帽层502的宽度W6小于帽层228的宽度W2，因此扩大了在通道释放工艺中使用的蚀刻剂的流动路径，有利于蚀刻效率，降低或甚至大致上消除了通道区205C中的残留物。

参照图1和28，方法100包括方框124。在方框124中，在工件300上方形成栅极结构254。工件500中对应的介电鳍片520的最终结构不同于工件200中介电鳍片230'的最终结构。在一实施例中，W6可以大于W3并且小于W4。也就是说，栅极结构254的一部分设置在硬膜220正上方。

尽管不意图在本公开做出限制，但本公开的一或多个实施例为半导体装置及其形成方法提供了以下多个优点。举例来说，本公开提供了配置隔离结构以截断栅极结构为多个部分，以及其形成方法。上述方法采用混成膜，混成膜包括相对于在通道释放工艺中采用的蚀刻工艺具有不同蚀刻速率的两个膜。通过选择性地去除部分混成膜，扩大用于通道释放工艺的蚀刻窗口，而不会牺牲通道元件的宽度，或者实质上影响两相邻栅极结构件之间的电性隔离。本公开的方法的实施例可以容易地整合到用于制造多桥通道场效晶体管晶体管(MBC FET)、鳍式场效晶体管(FinFET)及/或其他合适装置的现有工艺和技术中。

本公开提供了许多不同的实施例。本文公开了半导体结构及其制造方法。在一示例性面向，本公开关于一种半导体结构。上述半导体结构包括：多个第一通道构件，在基板上方；第一栅极结构，包绕每个所述第一通道构件；以及介电鳍片结构，相邻设置于第一栅极结构，介电鳍片结构包括：第一介电层，设置在基板上方并与第一栅极结构直接接触；第二介电层，设置在第一介电层上方；第三介电层，设置在第二介电层上方，并且通过第二介电层与第一介电层以及第一栅极结构间隔开；及第一隔离部件，设置在第三介电层正上方。

在一些实施例中，第一栅极结构的一部分设置在第一隔离部件正下方。在一些实施例中，上述半导体结构，可以还包括：多个第二通道构件，在基板上方；以及第二栅极结构，包绕每个第二所述通道构件，第二栅极结构通过介电鳍片结构与第一栅极结构隔开。

在一些实施例中，上述半导体结构可以包括：第二隔离部件，设置在基板上方。上述介电鳍片结构设置在第二隔离部件上方，并且与第二隔离部件直接接触。

在一些实施例中，第二隔离部件可以包括：氧化物衬层；及氧化物填充层，设置在氧化物衬层上方。上述第一栅极结构的一部分直接接触氧化物衬层。

在一些实施例中，第二介电层的碳浓度大于第一介电层的碳浓度。在一些实施例中，第一介电层包括氮化硅(SiN)或氮碳氧化硅(SiOCN)。在一些实施例中，第二介电层包括氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)或氮化硼(BN)。

在一些实施例中，上述介电鳍片结构可以包括：第四介电层，设置在第三介电层和第一隔离部件之间，且第四介电层包括氮化硅(SiN)或氮碳氧化硅(SiOCN)。

在另一示例性面向，本公开关于一种半导体结构。上述半导体结构包括：多个第一纳米结构和多个第二纳米结构，在基板上方并且沿着第一方向纵向延伸；第一隔离部件，设置在第一纳米结构和第二纳米结构之间并且沿着第一方向纵向延伸；以及第二隔离部件，设置在第一隔离部件正上方。上述第二隔离部件沿着垂直于第一方向的第二方向悬垂(overhang)于第一隔离部件上方。

在一些实施例中，上述半导体结构可以包括：第一栅极结构，包绕每个所述第一纳米结构；以及第二栅极结构，包绕每个所述第二纳米结构。第二栅极结构通过第一隔离部件和第二隔离部件与第一栅极结构隔开，且第一栅极结构和第二栅极结构各自包括设置在第二隔离部件正下方的一部分。

在一些实施例中，第一隔离部件包括：第一介电层，设置在基板上方；第二介电层，设置在第一介电层上方；以及第三介电层，设置在第二介电层的侧壁上。第二介电层通过第三介电层与第一栅极结构以及第二栅极结构间隔开。

在一些实施例中，对于包括使用氢氧化铵和氢氟酸的湿蚀刻工艺，第一介电层的蚀刻速率大于第三介电层的蚀刻速率。在一些实施例中，第一栅极结构和第二栅极结构各自包括一顶面，其低于第二隔离部件的顶面。

在一些实施例中，上述半导体结构可以包括：源极部件和漏极部件。第一纳米结构沿着第一方向在源极部件和漏极部件之间延伸。在一些实施例中，第二隔离部件包括锥形(tapered)侧壁。

在又另一示例性面向，本公开关于一种半导体结构的形成方法。上述半导体结构的形成方法包括：形成从基板突出的多个半导体鳍片状堆叠，每个所述半导体鳍片状堆叠包括由多个第一半导体层和多个第二半导体层交替的垂直堆叠；形成披覆层(claddinglayer)，沿着每个所述半导体鳍片状堆叠的侧壁；顺应沉积混成膜层(hybrid filmlayer)在基板上方，混成膜层包括：第一膜层；及第二膜层，在第一膜层上；在基板上方形成第一介电层以填充相邻两半导体鳍片状堆叠之间的空间；选择性地凹蚀第一介电层和混成膜层以形成沟槽；在沟槽中形成隔离部件；选择性地去除披覆层、沿着披覆层的侧壁延伸的第一膜层的一部分以及第二半导体层，以形成多个开口；以及在开口中形成栅极结构。

在一些实施例中，在选择性地凹蚀第一介电层之后，混成膜层的顶面与半导体鳍片状堆叠的最顶第一半导体层大致共平面。

在一些实施例中，在上述沟槽中形成隔离部件包括：顺应沉积第二介电层在基板上方；形成第三介电层在第二介电层上方；以及执行平坦化工艺以去除多余的材料并且露出披覆层的一顶面。上述第二介电层包括氮化硅(SiN)或氮碳氧化硅(SiOCN)。

在一些实施例中，上述半导体结构的形成方法可以还包括：在顺应沉积混成膜层之前，形成最顶牺牲层在每个所述半导体鳍片状堆叠正上方；在沟槽中形成隔离部件之后，选择性地去除最顶层牺牲层和与最顶层牺牲层直接接触的披覆层的一部分；以及执行蚀刻工艺以选择性地去除披覆层的剩余部分、沿着披覆层的侧壁延伸的第二膜层的一部分以及第二半导体层，以形成多个开口。

以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的工艺和结构并无悖离本发明的构思与范围，且可在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。