数据处理方法、存储装置及数字功放芯片

技术领域

本申请属于信号处理技术领域，尤其涉及数据处理方法、存储装置及数字功放芯片。

背景技术

为了提升用户的听觉感受，会在数字功放芯片(即数字功率放大器芯片)中设置微处理器(例如DSP)。源端将音频数据写入存储装置后，处理器从存储装置中读取音频数据，对读取出的音频数据进行处理，再将处理后的音频数据写入存储装置，之后目标端从存储装置中读取经处理器处理后的音频数据。其中，处理器对音频数据的处理包括但不限于均衡处理、混响处理。

如何对微处理器、源端和目标端访问存储装置的过程进行控制，以实现更高的数据处理效率，是本领域技术人员亟待解决的问题。

发明内容

有鉴于此，本申请的目的在于提供一种数据处理方法、存储装置及数字功放芯片，通过对微处理器、源端和目标端访问存储装置的过程进行控制，以实现更高的数据处理效率。

为实现上述目的，本申请提供如下技术方案：

第一方面，本申请提供一种数据处理方法，应用于存储装置的存储控制器，所述存储装置的存储空间划分为M个存储块，每个存储块包含地址连续的多个存储单元，M为大于或等于3的整数，所述方法包括：

响应源端发送的第一写请求，向所述M个存储块依次写入数据；

在响应所述源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求，向所述微处理器发送第二存储块存储的数据，响应所述微处理器发送的第二写请求，将所述微处理器处理后的数据写入所述第二存储块，所述第一存储块为所述M个存储块中的任意一个存储块，所述第二存储块为完成所述源端的数据写入的存储块；

在响应所述源端发送的第一写请求向所述第一存储块写入数据期间，响应目标端发送的第二读请求，向所述目标端发送第三存储块存储的数据，所述第三存储块为完成所述微处理器的数据写入的存储块。

可选的，在上述数据处理方法的基础上，还包括：

在响应所述源端发送的第一写请求将所述第一存储块写满数据时，生成中断请求，并输出所述中断请求，以触发所述微处理器发送针对所述第二存储块的第一读请求。

可选的，所述存储控制器包括仲裁器；在上述数据处理方法的基础上，还包括：

所述仲裁器判断接收到的请求是否发生访问冲突，在确定发生访问冲突的情况下，根据预设的优先级确定发生访问冲突的多个请求中具有访问权限的请求。

可选的，所述第二写请求、所述第一读请求、所述第一写请求和所述第二读请求的优先级逐个降低。

可选的，所述第二存储块为所述M个存储块中访问次序相较于所述第一存储块延后1位的存储块。

可选的，所述第三存储块为所述M个存储块中访问次序相较于所述第二存储块延后1位的存储块。

第二方面，本申请提供一种存储装置，包括存储介质和存储控制器；所述存储介质形成的存储空间划分为M个存储块，每个存储块包含地址连续的多个存储单元，M为大于或等于3的整数；

所述存储控制器用于：响应源端发送的第一写请求，向所述M个存储块依次写入数据；在响应所述源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求，向所述微处理器发送第二存储块存储的数据，响应所述微处理器发送的第二写请求，将所述微处理器处理后的数据写入所述第二存储块，所述第一存储块为所述M个存储块中的任意一个存储块，所述第二存储块为完成所述源端的数据写入的存储块；在响应所述源端发送的第一写请求向所述第一存储块写入数据期间，响应目标端发送的第二读请求，向所述目标端发送第三存储块存储的数据，所述第三存储块为完成所述微处理器的数据写入的存储块。

可选的，在上述存储装置的基础上，进一步设置仲裁器；

所述仲裁器用于：判断接收到的请求是否发生访问冲突，在确定发生访问冲突的情况下，根据预设的优先级确定发生访问冲突的多个请求中具有访问权限的请求。

第三方面，本申请提供一种数字功放芯片，包括上述任意一种存储装置。

由此可见，本申请的有益效果为：

本申请公开的数据处理方法，将存储装置的存储空间划分为M(大于或等于3)个存储块，每个存储块包括地址连续的多个存储单元。存储控制器响应源端发送的第一写请求，向各个存储块依次写入数据；存储控制器在响应源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求和第二写请求，对第二存储块(完成源端的数据写入的存储块)进行读操作(读取第二数据存储的数据，由微处理器对数据进行处理)和写操作(将微处理器处理后的数据回写至第二存储块)，响应目标端发送的第二读请求对第三存储块(完成微处理器的数据写入的存储块)进行读操作。可以看到，基于本申请公开的数据处理方法，在将存储装置的存储空间划分为至少3个存储块的基础上，存储控制器能够并行响应源端发送的第一写请求、微处理器发送的第一读请求/第二写请求、以及目标端发送的第二读请求，实现在响应源端发送的第一写请求对第一存储块进行写操作期间，响应微处理器发送的第一读请求和第二写请求对第二存储块进行读操作和写操作，响应目标端发送的第二读请求对第三存储块进行读操作，极大地提高了数据的处理效率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请公开的一种数据处理方法的流程图；

图2为本申请公开的针对存储空间的读写操作的示意图；

图3为本申请公开的一种存储空间的划分方式的示意图；

图4为在采用图3所示划分方式的情况下，数据处理过程的原理示意图图；

图5为本申请公开的一种数字功放芯片的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中，将存储装置的存储空间划分为M个存储块，M为大于或等于3的整数。每个存储块包含地址连续的多个存储单元。这里需要说明的是，将存储装置的存储空间划分为M个存储块是指在逻辑上进行划分。

如图3所示的一个示例，存储装置的存储空间包含128个存储单元，这128个存储单元的地址依次为0至127。将存储装置的存储空间划分为4个存储块(Block)，这4个存储块均包含32个存储单元，按照首地址由低到高的顺序，将这4个存储块分别称为存储块BLK0、存储块BLK1、存储块BLK2和存储块BLK3。

在图3所示的示例中，每个存储单元的宽度为32位，即每个存储单元能够存储32bits的数据。需要说明的是，每个存储单元的宽度为32位，是基于数字功放芯片所处理的音频数据的特征设定的，使得每个存储单元能够存储16bits的左声道音频数据和16bits的右声道音频数据，或者存储32bits的IVsense数据。在具体实施中，存储单元的位宽并不限定于32位。另外，图3仅是一个示例，存储装置中存储空间所包含存储单元的数量、所划分出的存储块的数量、以及每个存储块所包含存储单元的数量，均可以采用其他方式。

在具有微处理器(如DSP)的数字功放芯片中，针对存储装置的访问包括：外设对存储装置的访问以及微处理器对存储装置的访问。本申请中，将针对存储装置的存储空间的访问请求归纳为4种，分别为：外设发送的写请求；外设发送的读请求；微处理器发送的读请求；微处理器发送的写请求。其中，发送写请求的外设和发送读请求的外设可能为同一外设，也可能是不同外设。因此，本申请中，将针对存储装置的存储空间的访问请求划分为：源端发送的第一写请求SRC_WRITE；微处理器发送的第一读请求DSP_READ；微处理器发送的第二写请求DSP_WRITE；目标端发送的第二读请求DST_READ，如图2所示。

参见图1，图1为本申请公开的一种数据处理方法的流程图。本申请公开的数据处理方法由存储装置的存储控制器执行，包括：

S101：响应源端发送的第一写请求，向M个存储块依次写入数据。

源端向存储控制器发送第一写请求，第一写请求用于请求将数据写入存储装置。存储控制器响应源端发送的第一写请求，将源端的待写入数据写入存储装置的存储空间。也就是说，存储控制器响应源端发送的第一写请求，将源端的待写入数据顺序写入各个存储块。

可选的，存储控制器从存储装置的低地址开始写入源端的待写入数据。

S102：在响应源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求，向微处理器发送第二存储块存储的数据，响应微处理器发送的第二写请求，将微处理器处理后的数据写入第二存储块。

其中，第一存储块为M个存储块中的任意一个存储块，第二存储块为完成源端的数据写入的存储块。

也就是说，源端发送的第一写请求是针对写满源端的数据的存储块。存储控制器响应微处理器发送的第一读请求，从存储有源端的数据的存储块的首地址开始读取数据，并向微处理器传输读取到的数据。微处理器对获得的数据进行处理，在完成数据处理后向存储控制器发送第二写请求。存储控制器响应微处理器发送的第二写请求，将微处理器的待写入数据(微处理器处理后的数据)回写至前述的第二存储块。

S103：在响应源端的第一写请求向第一存储块写入数据期间，响应目标端发送的第二读请求，向目标端发送第三存储块存储的数据。

其中，第三存储块为完成微处理器的数据写入的存储块。

也就是说，目标端发送的第二读请求是针对写满微处理器处理后的数据的存储块。存储器响应目标端发送的第二读请求，从存储有微处理器处理后的数据的存储块的首地址开始读取数据，并向目标端传输读取到的数据。

可以理解的是：源端向存储控制器发送第一写请求、微处理器向存储控制器发送第一读请求/第二写请求、以及目标端向存储控制器发送第二读请求，是并行的。即：存储控制器可能在同一时间接收到源端发送的第一写请求、微处理器发送的第一读请求/第二写请求、以及目标端发送的第二读请求，存储控制器会分别响应接收到的各个请求。

需要说明的是，前述各个请求所请求读/写的地址是不同的，所产生的结果是：存储控制器在向第一存储块写入源端待写入的数据期间，并行执行：从第二存储块(完成源端的数据写入的存储块)读取数据，将读取出的数据向微处理器传输，由微处理器对数据进行处理，再将经过微处理器处理的数据写入第二存储块；从第三存储块(完成微处理器的数据写入的存储块)读取数据，将读取出的数据向目标端传输。

本申请公开的数据处理方法，将存储装置的存储空间划分为M(大于或等于3)个存储块，每个存储块包括地址连续的多个存储单元。存储控制器响应源端发送的第一写请求，向各个存储块依次写入数据；存储控制器在响应源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求和第二写请求，对第二存储块(完成源端的数据写入的存储块)进行读操作(读取第二数据存储的数据，由微处理器对数据进行处理)和写操作(将微处理器处理后的数据回写至第二存储块)，响应目标端发送的第二读请求对第三存储块(完成微处理器的数据写入的存储块)进行读操作。可以看到，基于本申请公开的数据处理方法，在将存储装置的存储空间划分为至少3个存储块的基础上，存储控制器能够并行响应源端发送的第一写请求、微处理器发送的第一读请求/第二写请求、以及目标端发送的第二读请求，实现在响应源端发送的第一写请求对第一存储块进行写操作期间，响应微处理器发送的第一读请求和第二写请求对第二存储块进行读操作和写操作，响应目标端发送的第二读请求对第三存储块进行读操作，极大地提高了数据的处理效率。

在本申请的另一个实施例中，进一步设置：存储控制器在响应源端发送的第一写请求将第一存储块写满数据时，生成中断请求，并输出中断请求，以触发微处理器发送针对第二存储块的第一读请求。

可以理解的是，基于中断机制，能够保证微处理器发送的第一读请求是针对已完成源端的数据写入的存储块，而不会是正在写入源端的数据的存储块。

当然，为了实现这一目的，也可以采用其他方案。例如：存储控制器响应源端发送的第一写请求，将一个存储块写满源端的数据需要在预设时段内完成，响应微处理器发送的第一读请求和第二写请求，读取一个存储块的数据，由微处理器对数据进行处理，再将微处理器处理后的数据写入该存储块，需要在前述预设时段内完成，响应目标端发送的第二读请求，读取一个存储块的数据需要在前述预设时段内完成；并且，源端首次发送的第一写请求所包含的起始地址、微处理器首次发送的第一读请求所包含的起始地址、以及目标端首次发送的第二读请求所包含的起始地址依次相差a*N，其中，N为每个存储块所包含存储单元的数量，a为大于或等于2的整数。

也就是说，存储控制器响应源端发送的第一写请求完成对一个存储块的读操作、响应微处理器发送的第一读请求和第二写请求完成对一个存储块的读写操作、以及响应目标端发送的第二读请求完成对一个存储块的写操作，均需要在预设时段内完成。同时，结合源端首次发送的第一写请求所包含的起始地址、微处理器首次发送的第一读请求所包含的起始地址、以及目标端首次发送的第二读请求所包含的起始地址依次相差a*N，能够保证微处理器发送的第一读请求是针对已完成源端的数据写入的存储块，以及目标端发送的第二读请求是针对已完成微处理器的数据写入的存储块。

作为一种优选方案，第二存储块为M个存储块中访问次序相较于第一存储块延后1位的存储块，第三存储块为M个存储块中访问次序相较于第二存储块延后1位的存储块。基于该方案，当启动数据处理后，目标端能够尽快获得处理后的数据。

这里以图3所示的存储空间的划分方式为例，进行说明。

请参见图4，图4是数据处理过程的原理示意图，其中，微处理器采用DSP。

在初始时刻，存储装置的存储空间为空，未存储数据。

在初始时刻之后，源端发送第一写请求SRC_WRITE，存储控制器响应第一写请求SRC_WRITE，将源端待写入的数据写入存储空间。在本示例中，设置为从地址为0的存储单元开始写入数据，也就是说，源端首次发送的第一写请求SRC_WRITE包含的起始地址为0。可以理解的是，源端后续发送的第一写请求SRC_WRITE包含的起始地址为前一次第一写请求SRC_WRITE所对应的结束地址加1。

当存储块BLK0写满时，存储控制器生成中断请求data_proc_int，输出中断请求data_proc_int。

DSP获得中断请求data_proc_int，发送第一读请求DSP_READ，以便读取存储块BLK0存储的数据。其中，DSP首次发送的第一读请求DSP_READ包含的起始地址为0。可以理解的是，DSP后续发送的第一读请求DSP_READ包含的起始地址为前一次第一读请求DSP_READ对应的结束地址加1。存储控制器响应DSP发送的第一读请求DSP_READ，读取第一读请求DSP_READ所指示的数据，向DSP传输读取到的数据。

DSP对从存储块BLK0读取出的数据进行处理，在完成处理后发送第二写请求DSP_WRITE。其中，DSP首次发送的第二写请求DSP_WRITE包含的起始地址为0。可以理解的是，DSP后续发送的第二写请求DSP_WRITE包含的起始地址为前一次第二写请求DSP_WRITE所对应的结束地址加1。存储控制器响应DSP发送的第二写请求DSP_WRITE，将经过DSP处理的数据回写至存储块BLK0。

可以看到，存储控制器响应DSP发送的第一读请求DSP_READ和第二写请求DSP_WRITE对存储块BLK0进行读写操作期间，也在响应源端发送的第一写请求SRC_WRITE，将源端待写入的数据写入存储块BLK1。需要说明的是，DSP需在存储块BLK1写满之前，完成从存储块BLK0读数据、对读取出的数据进行处理、以及将处理后的数据回写至存储块BLK0的操作。

当存储块BLK1写满时，存储控制器生成中断请求data_proc_int，输出中断请求data_proc_int。

DSP获得中断请求data_proc_int，发送第一读请求DSP_READ，以便读取存储块BLK1存储的数据。其中，DSP发送的第一写请求DSP_READ包含的起始地址为前一次第一读请求DSP_READ对应的结束地址加1。存储控制器响应DSP发送的第一读请求DSP_READ，读取第一读请求DSP_READ所指示的数据，向DSP传输读取到的数据。

DSP对从存储块BLK1读取出的数据进行处理，在完成处理后发送第二写请求DSP_WRITE。其中，DSP发送的第二写请求DSP_WRITE包含的起始地址为前一次第二写请求DSP_WRITE所对应的结束地址加1。存储控制器响应DSP发送的第二写请求DSP_WRITE，将经过DSP处理的数据回写至存储块BLK1。

可以看到，存储控制器响应DSP发送的第一读请求DSP_READ和第二写请求DSP_WRITE对存储块BLK1进行读写操作期间，也在响应源端发送的第一写请求SRC_WRITE，将源端待写入的数据写入存储块BLK2。并且，存储控制器也在响应目标端发送的第二读请求DST_READ，读取存储块BLK0存储的数据(是经过DSP处理后的数据)，并向目标端传输读取出的数据。需要说明的是，DSP必须在存储块BLK2写满之前，完成从存储块BLK1读数据、对读取出的数据进行处理、以及将处理后的数据回写至存储块BLK1的操作。

其中，目标端首次发送的第二读请求DST_READ包含的起始地址为0。可以理解的是，目标端后续发送的第二读请求DST_READ包含的起始地址为前一次第二读请求DST_READ对应的结束地址加1。

以此类推，存储控制器响应源端发送的第一写请求SRC_WRITE，将源端待写入的数据写入存储块BLK3期间，存储控制器还响应DSP发送的第一读请求DSP_READ和第二写请求DSP_WRITE，对存储块BLK2进行读写操作，响应目标端发送的第二读请求DST_READ，读取存储块BLK1中的数据，并将读取出的数据向目标端传输。

通过设置第一写请求、第一读请求、第二写请求和第二读请求的初始地址，使得存储控制器响应源端发送的第一写请求对第i+1个存储块进行写操作期间，响应DSP发送的第一读请求和第二写请求对第i个存储块进行读操作和写操作，响应目标端发送的第二读请求对第i-1个存储块进行读操作，i是指访问次序。

在本申请的另一个实施例中，存储控制器包括仲裁器。

相应的，数据处理方法还包括：仲裁器判断接收到的请求是否发生访问冲突，在确定发生访问冲突的情况下，根据预设的优先级确定发生访问冲突的多个请求中具有访问权限的请求。

需要说明的是，发生访问冲突是指：存储控制器接收到的多个请求所请求访问的存储空间重合或者部分重叠。

本申请中，源端将音频数据写入存储器后，微处理器从存储器中读取音频数据，对读取出的音频数据进行处理，再将处理后的音频数据写入存储器，之后目标端从存储器中读取经微处理器处理后的音频数据。基于该应用场景，将各请求的优先级设置为：第二写请求、第一读请求、第一写请求和第二读请求的优先级逐个降低。也就是说，第二写请求的优先级高于第一读请求的优先级，第一读请求的优先级高于第一写请求的优先级，第一写请求的优先级高于第二读请求的优先级。

本申请上述公开的实施例中，存储控制器中设置有仲裁器，由仲裁器判断源端、微处理器和目标端发送的第一写请求、第一读请求、第二写请求和第二读请求是否发生访问冲突，并且，在确定发生访问冲突时，根据预设的优先级确定发生访问冲突的多个请求中具有访问权限的请求，以避免发生数据错误。

本申请还提供一种存储装置。

该存储装置包括存储介质和存储控制器。存储介质形成的存储空间划分为M个存储块，每个存储块包含地址连续的多个存储单元，M为大于或等于3的整数。

存储控制器用于：响应源端发送的第一写请求，向M个存储块依次写入数据；在响应源端发送的第一写请求向第一存储块写入数据期间，响应微处理器发送的第一读请求，向微处理器发送第二存储块存储的数据，响应微处理器发送的第二写请求，将微处理器处理后的数据写入第二存储块，第一存储块为M个存储块中的任意一个存储块，第二存储块为完成源端的数据写入的存储块；在响应源端发送的第一写请求向第一存储块写入数据期间，响应目标端发送的第二读请求，向目标端发送第三存储块存储的数据，第三存储块为完成微处理器的数据写入的存储块在另一个实施例中，存储装置还包括仲裁器。

仲裁器用于：判断接收到的请求是否发生访问冲突，在确定发生访问冲突的情况下，根据预设的优先级确定发生访问冲突的多个请求中具有访问权限的请求。

在上述关于存储装置的实施例中，存储控制器还用于：在响应源端发送的第一写请求将第一存储块写满数据时，生成中断请求，并输出中断请求，以触发微处理器发送针对第二存储块的第一读请求。

优选的，第二存储块为M个存储块中访问次序相较于第一存储块延后1位的存储块。

优选的，第三存储块为M个存储块中访问次序相较于第二存储块延后1位的存储块。

在上述方案中，将第二存储块配置为M个存储块中访问次序相较于第一存储块延后1位的存储块，将第三存储块配置为M个存储块中访问次序相较于第二存储块延后1位的存储块，当启动数据处理后，目标端能够尽快获得处理后的数据。

本申请还公开一种数字功放芯片，该数字功放芯片包括本申请公开的任意一种存储装置。

参见图5，图5为本申请公开的一种数字功放芯片的结构示意图。

图5所示的数字功放芯片包含两个数据链路：由HSRC(音频速率变换单元)、下行缓存器rx_fifo、DSP和DAC(数模转换器)构成的下行链路；由HSRC_TX、上行缓存器tx_fifo和DSP构成的上行链路，上行缓存器tx_fifo和下行缓存器rx_fifo均采用本申请上述公开的存储装置。

其中：

在下行链路中，HSRC模块作为源端、DAC作为目标端，下行缓存器rx_fifo响应HSRC模块发送的第一写请求SRC_WRITE、DSP发送的第一读请求DSP_READ和第二写请求DSP_WRITE、以及DAC发送的第二读请求DST_READ，执行本申请上述公开的数据处理方法。

在上行链路中，HSRC_TX模块同时作为源端和目标端，上行缓存器tx_fifo响应HSRC_TX模块发送的第一写请求SRC_WRITE和第二读请求DST_READ、以及DSP发送的第一读请求DSP_READ和第二写请求DSP_WRITE，执行本申请上述公开的数据处理方法。

在图5所示的数字功放芯片中，数字音频数据从I2S接口输入数字功放芯片。I2S(Inter-IC Sound)总线，又称为集成电路内置音频总线，是数字音频设备之间用于音频数据传输的一种总线标准。I2S接口作为数据接收和发送模块的统称，将由其他数字音频设备接收到的数字音频数据传输至HSRC模块，由HSRC模块进行后级的数字音频数据处理。

HSRC模块用于对经由I2S接口输入的数字音频数据进行采样率转换，将不同采样率的数字音频数据转换为统一的采样率，如转换为48KHz的信号。HSRC模块对数字音频数据进行采样率转换后，向下行缓存器rx_fifo的存储控制器发送第一写请求，以便将处理后的数字音频数据写入下行缓存器rx_fifo。当下行缓存器rx_fifo中的存储块写满时，产生中断请求。

DSP响应中断请求，发送第一读请求，以便读取下行缓存器rx_fifo存储的数字音频数据，对数字音频数据进行处理后，发送第二写请求，以便将处理后的数字音频数据回写至下行缓存器rx_fifo。DAC模块发送第二读请求，以便从下行缓存器rx_fifo读取DSP处理后的数字音频数据，对数字音频数据进行数模转换，将转换得到的模拟音频信号传递给放大器，由放大器对模拟音频信号进行放大处理。

HSRC_TX模块(TX:transmitter的简写)用于将数字音频数据转换为I2S接口的标准速率，转换后的数字音频数据经由I2S接口输出。HSRC_TX模块同时还接收数字功放芯片所需的多路复用信号(MUX)，例如，多路复用信号包括：调试信号，电流值，电压值等信息，并通过I2S接口向上位机发送多路复用信号。对于数字功放芯片的喇叭保护所需的电流和电压信号(IVsense data)，通过I2S接口向上位机发送。

需要说明的是，说明书中的各个实施例记载的技术特征可以相互替代或组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同或相似的部分互相参见即可。本申请各实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本申请各实施例装置及设备中的模块和子模块可以根据实际需要进行合并、划分和删减。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。各个实施例中的各技术特征可以排列组合构成新的实施例。对于实施例公开的存储装置及数字功放芯片而言，由于其与实施例公开的数据处理方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。