多路输出LDO电路

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种多路输出低压差线性稳压器(LDO)电路。

背景技术

如图1所示，是现有多路输出LDO电路的电路图；现有多路输出LDO电路包括：差分放大器103、至少一个闭环输出支路101以及至少一个开环输出支路102。

所述闭环输出支路101包括由原生(native)NMOS管组成的第一驱动管M101和由电阻R101和R102组成的分压电路。native NMOS管是指阈值电压约等于0V的NMOS管。

所述开环输出支路102包括由native NMOS管组成的第二驱动管M2和由NMOS管M105组成的下拉电流路径。

所述第一驱动管M101的漏极连接电源电压VCCD。

所述第一驱动管M101的源极输出闭环LDO电压VDDCL。

电阻R101和R102连接在所述第一驱动管M101的源极和地GND1之间，电阻R101和R102连接处形成由闭环LDO电压VDDCL的分压组成的反馈电压VFB。

所述差分放大器103的第一输入端连接参考电压VREF、第二输入端连接所述反馈电压VFB以及输出端输出控制电压OPA_OUT。

所述第二驱动管M2的漏极连接电源电压VCCD，所述NMOS管M105的漏极连接所述第二驱动管M2的源极，所述NMOS管M105的源极接地GND1，由所述第二驱动管M2的源极输出所述开环LDO电压VDDD。所述NMOS管M105的栅极连接偏置电压NBIAS。

所述第一驱动管M101的控制端和所述第二驱动管M2的控制端都连接所述控制电压OPA_OUT。

所述第一驱动管M101、所述第二驱动管M102和所述NMOS管M105的衬底电极都接第二地GND。

如图1所示的现有多路输出LDO，电源电压稳定时，开环输出支路的开环LDO电压VDDD仅受负载影响，负载越大开环LDO电压VDDD越低，在允许的功率MOSFET(powermos)即所述第二驱动管M2的尺寸及空载电压范围内可承受的负载范围有限。

发明内容

本发明所要解决的技术问题是提供一种多路输出LDO电路，能提高开环输出支路的带载能力。

为解决上述技术问题，本发明提供的多路输出LDO电路包括：差分放大器、至少一个闭环输出支路以及至少一个开环输出支路。

所述闭环输出支路包括第一驱动管和分压电路。

所述开环输出支路包括第二驱动管和第一下拉电流路径。

所述第一驱动管的第一端连接电源电压。

所述分压电路连接在所述第一驱动管的第二端和地之间，由所述第一驱动管的第二端输出所述闭环LDO电压，所述分压电路的对所述闭环LDO电压分压后得到反馈电压。

所述差分放大器的第一输入端连接参考电压、第二输入端连接所述反馈电压以及输出端输出控制电压。

所述第二驱动管的第一端连接电源电压，所述第一下拉电流路径连接在所述第二驱动管的第二端和地之间，由所述第二驱动管的第二端输出所述开环LDO电压。

所述第一驱动管的控制端和所述第二驱动管的控制端都连接所述控制电压。

多路输出LDO电路还包括和所述开环输出支路配套的交叉调整电路。

所述交叉调整电路包括：第二下拉电流路径，第一电流抽取路径和第二电流抽取路径。

所述第二下拉电流路径的第二端接地。

所述第一电流抽取路径连接在所述第一驱动管的第二端和所述第二下拉电流路径的第一端之间，所述第二电流抽取路径连接在所述第二驱动管的第二端和所述第二下拉电流路径的第一端之间。

所述第一下拉电流路径具有大小固定的第一下拉电流。

所述第二下拉电流路径具有大小固定的第二下拉电流。

所述第一电流抽取路径具有由所述闭环LDO电压控制的第一抽取电流。

所述第二电流抽取路径具有由所述开环LDO电压控制的第二抽取电流。

所述第二下拉电流为所述第一抽取电流和所述第二抽取电流的和。

进一步的改进是，所述第一驱动管为NMOS管，所述第二驱动管为NMOS管。

进一步的改进是，所述第一驱动管为native NMOS管；所述第二驱动管为nativeNMOS管。

进一步的改进是，所述第一驱动管为PMOS管，所述第二驱动管为PMOS管。

进一步的改进是，所述第一下拉电流路径由第一NMOS管组成，所述第一NMOS管的漏极连接所述第二驱动管的第二端，所述第一NMOS管的源极接地，所述第一NMOS管的栅极连接第一偏置电压。

进一步的改进是，所述第二下拉电流路径由第二NMOS管组成，所述第二NMOS管的漏极作为第一端，所述第二NMOS管的源极作为第二端，所述第一NMOS管的栅极连接第二偏置电压。

进一步的改进是，所述第二偏置电压等于所述第一偏置电压。

进一步的改进是，所述第一抽取电流路径由二极管连接的第三MOS晶体管组成，所述第一抽取电流路径由二极管连接的第四MOS晶体管。

进一步的改进是，所述第三MOS晶体管采用NMOS管，所述第三MOS管的栅极和漏极都连接所述第一驱动管的第二端，所述第三NMOS管的源极连接所述第二下拉电流路径的第一端。

所述第四MOS晶体管采用NMOS管，所述第四MOS管的栅极和漏极都连接所述第二驱动管的第二端，所述第四NMOS管的源极连接所述第二下拉电流路径的第一端。

进一步的改进是，所述第三MOS晶体管采用PMOS管，所述第三MOS管的源极连接所述第一驱动管的第二端，所述第三NMOS管的栅极和漏极都连接所述第二下拉电流路径的第一端。

所述第四MOS晶体管采用PMOS管，所述第四MOS管的源极连接所述第二驱动管的第二端，所述第四NMOS管的栅极和漏极都连接所述第二下拉电流路径的第一端。

进一步的改进是，所述分压电路由电阻串组成。

进一步的改进是，所述电阻串包括串联的第一电阻和第二电阻，所述第一电阻和所述第二电阻的连接处输出所述反馈电压。

本发明还设置了开环输出支路相配套的交叉调整电路，交叉调整电路能同时抽取开环输出支路的电流和闭环输出支路的电流，二个抽取电流的总和保持不变，两个抽取电流路径相当于两个比较路径，二个抽取电流的大小通过比较开环LDO电压和闭环LDO电压的大小实现分配，这样，当开环输出支路由于负载增加而使得开环LDO电压降低时，二个抽取电流的大小会调整，最后通过闭环路径形成一个反馈，最后使得开环LDO电压增加，具体过程包括：当开环LDO电压由于驱动增加而降低时，第二抽取电流会降低，这样第一抽取电流会增加，这样就会增加第一驱动管的电流，经过闭环的反馈，第一驱动管的电流增加最后会使得差分放大器输出的控制电压增加，控制电压增加后，又会增加第二驱动管的电流，从而能提高开环输出支路的驱动能力，也即能提高开环输出支路的带载能力。

另外，本发明并不需要改变第二驱动管的尺寸和空载电压范围，故本发明能在允许的第二驱动管通常为功率MOS晶体管(power mosfet)的尺寸及空载电压范围内，有效提高开环输出支路的带载能力。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有多路输出LDO电路的电路图；

图2是本发明实施例多路输出LDO电路的电路图；

图3是本发明实施例多路输出LDO电路的开环输出支路的带载能力的测试曲线。

具体实施方式

如图2所示，是本发明实施例多路输出LDO电路的电路图；本发明实施例多路输出LDO电路包括：差分放大器203、至少一个闭环输出支路201以及至少一个开环输出支路202。

所述闭环输出支路201包括第一驱动管M1和分压电路。

所述开环输出支路202包括第二驱动管M2和第一下拉电流路径。

所述第一驱动管M1的第一端连接电源电压VCCD。

所述分压电路连接在所述第一驱动管M1的第二端和地GND1之间，由所述第一驱动管M1的第二端输出所述闭环LDO电压VDDCL，所述分压电路的对所述闭环LDO电压VDDCL分压后得到反馈电压VFB。

所述差分放大器203的第一输入端连接参考电压VREF、第二输入端连接所述反馈电压VFB以及输出端输出控制电压OPA_OUT。

所述第二驱动管M2的第一端连接电源电压VCCD，所述第一下拉电流路径连接在所述第二驱动管M2的第二端和地GND1之间，由所述第二驱动管M2的第二端输出所述开环LDO电压VDDD。

所述第一驱动管M1的控制端和所述第二驱动管M2的控制端都连接所述控制电压OPA_OUT。

多路输出LDO电路还包括和所述开环输出支路202配套的交叉调整电路204。

所述交叉调整电路204包括：第二下拉电流路径，第一电流抽取路径和第二电流抽取路径。

所述第二下拉电流路径的第二端接地GND1。

所述第一电流抽取路径连接在所述第一驱动管M1的第二端和所述第二下拉电流路径的第一端之间，所述第二电流抽取路径连接在所述第二驱动管M2的第二端和所述第二下拉电流路径的第一端之间。

所述第一下拉电流路径具有大小固定的第一下拉电流。

所述第二下拉电流路径具有大小固定的第二下拉电流。

所述第一电流抽取路径具有由所述闭环LDO电压VDDCL控制的第一抽取电流。

所述第二电流抽取路径具有由所述开环LDO电压VDDD控制的第二抽取电流。

所述第二下拉电流为所述第一抽取电流和所述第二抽取电流的和。

本发明实施例中，所述第一驱动管M1为NMOS管，所述第二驱动管M2为NMOS管。较佳为，所述第一驱动管M1为native NMOS管；所述第二驱动管M2为native NMOS管。本申请中，native NMOS管表示阈值电压接近0V的NMOS管。在其他实施例中也能为：所述第一驱动管M1为PMOS管，所述第二驱动管M2为PMOS管。

本发明实施例中，所述第一下拉电流路径由第一NMOS管M5组成，所述第一NMOS管M5的漏极连接所述第二驱动管M2的第二端，所述第一NMOS管M5的源极接地GND1，所述第一NMOS管M5的栅极连接第一偏置电压NBIAS。

所述第二下拉电流路径由第二NMOS管M6组成，所述第二NMOS管M6的漏极作为第一端，所述第二NMOS管M6的源极作为第二端，所述第一NMOS管M5的栅极连接第二偏置电压NBIAS。较佳为，所述第二偏置电压NBIAS等于所述第一偏置电压NBIAS，二者都采用NBIAS表示，这样能节省一个偏置电压。在其他实施例中，所述第二偏置电压也能取和所述第一偏置电压NBIAS不同的值。

本发明实施例中，所述第一抽取电流路径由二极管连接的第三MOS晶体管M3组成，所述第一抽取电流路径由二极管连接的第四MOS晶体管M4。

图2中，所述第三MOS晶体管M3采用NMOS管，所述第三MOS管的栅极和漏极都连接所述第一驱动管M1的第二端，所述第三NMOS管的源极连接所述第二下拉电流路径的第一端。所述第四MOS晶体管M4采用NMOS管，所述第四MOS管的栅极和漏极都连接所述第二驱动管M2的第二端，所述第四NMOS管的源极连接所述第二下拉电流路径的第一端。在另一些实施例中也能为：所述第三MOS晶体管M3采用PMOS管，所述第三MOS管的源极连接所述第一驱动管M1的第二端，所述第三NMOS管的栅极和漏极都连接所述第二下拉电流路径的第一端。所述第四MOS晶体管M4采用PMOS管，所述第四MOS管的源极连接所述第二驱动管M2的第二端，所述第四NMOS管的栅极和漏极都连接所述第二下拉电流路径的第一端。

本发明实施例中，所述分压电路由电阻串组成。

所述电阻串包括串联的第一电阻R1和第二电阻R2，所述第一电阻R1和所述第二电阻R2的连接处输出所述反馈电压VFB。

本发明实施例还设置了开环输出支路202相配套的交叉调整电路204，交叉调整电路204能同时抽取开环输出支路202的电流和闭环输出支路201的电流，二个抽取电流的总和保持不变，两个抽取电流路径相当于两个比较路径，二个抽取电流的大小通过比较开环LDO电压VDDD和闭环LDO电压VDDCL的大小实现分配，这样，当开环输出支路202由于负载增加而使得开环LDO电压VDDD降低时，二个抽取电流的大小会调整，最后通过闭环路径形成一个反馈，最后使得开环LDO电压VDDD增加，具体过程包括：当开环LDO电压VDDD由于驱动增加而降低时，第二抽取电流会降低，这样第一抽取电流会增加，这样就会增加第一驱动管M1的电流，经过闭环的反馈，第一驱动管M1的电流增加最后会使得差分放大器203输出的控制电压OPA_OUT增加，控制电压OPA_OUT增加后，又会增加第二驱动管M2的电流，从而能提高开环输出支路202的驱动能力，也即能提高开环输出支路202的带载能力。

另外，本发明本发明实施例并不需要改变第二驱动管M2的尺寸和空载电压范围，故本发明能在允许的第二驱动管M2通常为功率MOS晶体管的尺寸及空载电压范围内，有效提高开环输出支路202的带载能力。

图2中，晶体管M1至M6的衬底电极都接第二地GND。

本发明实施例主要通过在闭环支路与开环输出支路支架增加一交叉调整电路提高开环支路的带载能力。交叉调整电路是将开环LDO电压VDDD和闭环LDO电压VDDCL进行比较，当开环LDO电压VDDD低于闭环LDO电压VDDCL时，交叉调整电路会从所述第一驱动管M1的第二端抽取电流，提高运放即差分放大器203输出端输出的控制信号OPA_OUT的大小，进而使所述第而驱动管M2流过的电流增加，增强开环输出支路的驱动能力。

本发明实施例的多路输出LDO交叉调整方式在目前的MCU电源中使用，在不改变powermos尺寸的情况下，现有电路的带载能力为24mA，使用本发明实施例电路后带载能力为40mA。

如图3所示，是本发明实施例多路输出LDO电路的开环输出支路的带载能力的测试曲线，其中，曲线302是图2所示的本发明实施例多路输出LDO电路的开环输出支路的带载能力的测试曲线；作为，比较，图3中还给出了图1所示的现有多路输出LDO电路的开环输出支路的带载能力的测试曲线301，图3中，横坐标表示负载大小，即rloadvddd，单位为mA；纵坐标为开环LDO电压，单位为V。可以看出，曲线301中，带载能力约24mA左右；曲线302中，带载能力约为40mA。负载大小超出带载能力范围时，开环LDO电压会下降比较大。图3中，显示了M1点和M2点，M1点对应的横坐标和纵坐标值为40m，1.1019787V，M2点对应的横坐标和纵坐标值为22.476618m，1.1002118V。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。