箝位电路和电子设备

技术领域

本公开涉及集成电路技术领域，具体涉及一种箝位电路和电子设备。

背景技术

现有技术，某些设备可以利用箝位电路(clamping circuit)通过响应于电源电压超过触发电压电平而“箝位”该电源电压，以将该电源电压维持在特定工作范围内。例如，如图1所示的用于提供负载模块供电电压的电路图。其中，VDD和VEE分别为系统的正电源电压和负电源电压。当VDD＝3V，VEE＝-4V时，VDD-VEE＝7V，即正负电源之间有7V的压差。在一些应用中，对于负载模块中的低压器件，正负电源之间的压差应小于5V，因此需要生成一个内部供电电压SUB_VDD，使其与VEE的压差小于5V，以便给与VEE连接的负载模块供电。根据图1所示电路的工作原理，该供电电压为：

VSUB_VDD＝VEE+VR1-VGS＝VEE+IB*R1-VGS＝VS-VGS    (1)

其中，VR1为电阻R1上产生的压降，VGS为功率MOS管MN1的栅源电压，IB为电流源Ib提供的电流，VS为节点S的电位。供电电压SUB_VDD的电压值随VEE变化的曲线如图2所示。若设置IB*R1＝5V，VGS＝0.8V，当VEE较低，例如-5V时，则VSUB_VDD＝-5+5-0.8＝-0.8V<0。由于SUB_VDD为负载模块的电源，必定与功率MOS管MN1的N阱层(NWELL)等N型注入有源区连接。而芯片(图1所示的电路，下同)的衬底为P型，电位为0V，则衬底偏置电位VPSUB与N阱层电位VNWELL的差值大于0，此时寄生的二极管PN导通，导致芯片内部寄生的NPN三极管发生闩锁效应(latch-up)，导致芯片烧毁。

针对上述问题已有的解决方案：一种是采用限制VEE的最低电压范围的方式，但这会直接限制了电路应用范围；另一种是将VEE连接的负载模块中改用高压器件，但使用高压器件的成本较高，且由于高压器件有隔离环，增加设计复杂度，降低系统的可靠性。

发明内容

为了解决上述技术问题，本公开提供了一种箝位电路和电子设备。

一方面本公开提供了一种箝位电路，用于根据接入正负电源电压的功率管生成负载模块的供电电压，其中，该箝位电路具有接入输入电流的第一输入端和接入第一控制电压的第二输入端，以及提供该功率管的驱动电压的输出节点，

该箝位电路用于根据前述输入电流调节在第一控制电压控制下其导通路径中输出节点的电位，以箝位供电电压的输出范围在负载模块的工作区间内。

优选地，前述的箝位电路包括：

第一电流源、第一晶体管和第一电阻，该第一电流源用于提供前述的输入电流，且该第一电流源依次串联第一晶体管和第一电阻到负电源端，且该第一电流源和第一晶体管之间的连接节点作为前述的输出节点，用以提供驱动电压。

优选地，前述的功率管的控制端连接输出节点，该功率管的第一端连接正电源端，接入正电源电压，第二端连接负载模块的第一端，用于提供前述的供电电压，该负载模块的第二端连接负电源端，接入负电源电压。

优选地，前述的功率管为N沟道型的金属氧化物半导体场效应晶体管，且前述的第一晶体管为P沟道型的金属氧化物半导体场效应晶体管。

优选地，前述的第一控制电压控制第一晶体管处于导通状态下，该箝位电路形成由从第一电流源到负载模块的第一连通路径，且该供电电压为：

VSUB_VDD＝VEE+IB*R1+VDS1-VGS2             (2)

其中，VSUB_VDD表征供电电压，VEE为负电源电压，IB表征输入电流，R1表征第一电阻，VDS1表征第一晶体管的源漏电压，VGS2表征功率管的栅源电压。

优选地，前述的第一控制电压控制该第一晶体管处于导通状态下，该箝位电路形成由从第一电阻到负载模块的第二连通路径，且该供电电压为：

VSUB_VDD＝VG+VGS1-VGS2＝VS-VGS2             (3)

其中，VSUB_VDD表征供电电压，VG表征第一控制电压，VGS1表征第一晶体管的栅源电压，VS表征前述输出节点的电位，即前述的驱动电压，VGS2表征功率管的栅源电压。

优选地，前述的箝位电路在负电源电压的低压区间将供电电压的低压电位箝位控制在该功率管的衬底偏置电位之上，以维持供电电压在整个工作阶段为恒正。

另一方面本公开还提供了一种电子设备，其包括：

如前所述的箝位电路，该箝位电路具有接入输入电流的第一输入端和接入第一控制电压的第二输入端，以及提供驱动电压的输出节点；

功率管和负载模块，该功率管和负载模块串联连接在正电源端和负电源端之间，且该功率管的控制端连接前述的输出节点，

其中，该箝位电路用于根据输入电流调节在第一控制电压控制下其导通路径中输出节点的电位，以箝位供电电压的输出范围在负载模块的工作区间内。

本公开的有益效果是：本公开提供的一种箝位电路和电子设备，该箝位电路用于根据接入正负电源电压的功率管生成负载模块负载模块的供电电压，其中，该箝位电路用于根据输入电流调节在第一控制电压控制下其导通路径中输出节点的电位，以箝位供电电压的输出范围在负载模块的工作区间内。以此通过简单地电路设计在负电源电压的低压区间将供电电压的低压电位维持在功率管的衬底偏置电位之上，从而避免供电电压出现负压，在满足其应用需求的情况下，有效节约成本，同时避免供电电压的工作范围过大而导致芯片损坏。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术中的一种用于提供负载模块供电电压的电路示意图；

图2示出图1所示电路中供电电压随负电源电压变化的波形示意图；

图3示出本公开实施例提供的用于提供负载模块供电电压的箝位电路的结构示意图；

图4示出图3所示箝位电路中供电电压随负电源电压变化的波形示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

下面，参照附图对本公开进行详细说明。

图3示出本公开实施例提供的用于提供负载模块供电电压的箝位电路的结构示意图，图4示出图3所示箝位电路中供电电压随负电源电压变化的波形示意图。

参考图3，一方面本公开实施例提供了一种箝位电路100，该箝位电路100用于根据接入正负电源电压(VDD&VEE)的功率管MN1生成负载模块110内部的供电电压VSUB_VDD，其中，该箝位电路100具有接入输入电流IB的第一输入端和接入第一控制电压VG的第二输入端，以及提供该功率管MN1的驱动电压VS的输出节点S，

该箝位电路100用于根据前述输入电流IB调节在第一控制电压VG控制下其导通路径中输出节点S的电位VS，以箝位控制供电电压VSUB_VDD的输出范围在负载模块110的工作区间内。

进一步的，在本实施例中，参考图3，前述的箝位电路100包括：

第一电流源Ib、第一晶体管MP1和第一电阻R1，该第一电流源Ib用于提供前述的输入电流IB，且该第一电流源Ib依次串联第一晶体管MP1和第一电阻R1到负电源端，且该第一电流源Ib和第一晶体管MP1之间的连接节点作为前述的输出节点S，用以提供驱动电压VS(也是下文中输出节点S的电位)。

进一步的，在本实施例中，前述的功率管MN1的控制端连接前述的输出节点S，该功率管MN1的第一端连接正电源端，接入正电源电压VDD，第二端连接负载模块110的第一端，用于提供前述的供电电压VSUB_VDD，该负载模块110的第二端连接负电源端，接入负电源电压VEE。

进一步的，在本实施例中，前述的功率管MN1为N沟道型的金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET，以下简称为MOS管)，且前述的第一晶体管MP1为P沟道型的MOS管。

进一步的，在本实施例中，该供电电压VSUB_VDD有两条支路来决定，具体的，前述的第一控制电压VG控制该第一晶体管MP1处于导通状态下，该箝位电路100形成由从第一电流源Ib到负载模块110的第一连通路径，如图3所示，且该供电电压VSUB_VDD为：

VSUB_VDD＝VEE+IB*R1+VDS1-VGS2             (2)

其中，VSUB_VDD表征供电电压，VEE为负电源电压，IB表征输入电流，R1表征第一电阻，VDS1表征第一晶体管MP1的源漏电压，VGS2表征功率管MN1的栅源电压。

前述的第一控制电压VG控制该第一晶体管MP1处于导通状态下，该箝位电路100形成由从第一电阻R1到负载模块110的第二连通路径，且该供电电压VSUB_VDD为：

VSUB_VDD＝VG+VGS1-VGS2＝VS-VGS2             (3)

其中，VSUB_VDD表征供电电压，VG表征第一控制电压，VGS1表征第一晶体管MP1的栅源电压，VS表征前述输出节点S的电位，即前述的驱动电压，VGS2表征功率管MN1的栅源电压。

在本实施例中，设置第一电阻R1上形成的压降VR1＝IB*R1＝5V，VGS2＝0.8V，第一晶体管MP1的栅源电压VGS1和其源漏电压VDS1会根据负电源电压VEE和第一控制电压VG自适应调节。且通过设计该第一晶体管MP1和功率管MN1的宽长比(W/L)，使得在负电源电压VEE较低时，该第一晶体管MP1的栅源电压VGS1最小时，仍使得VGS1>VGS2。而该供电电压VSUB_VDD的电压值随负电源电压VEE变化的曲线如图4所示。

下面以具体数据为例进行说明：

1)当负电源电压VEE较高时，例如为-2V，

根据公式(2)，VSUB_VDD＝-2+5+0.2-0.8＝2.4V。

此时对于公式(3)，VSUB_VDD＝0+3.2-0.8＝2.4V，其中VGS1＝3.2V。

2)当负电源电压VEE较低时，例如为-5V，

根据公式(3)，VSUB_VDD＝0+1-0.8＝0.2V。

此时对于公式(2)，VSUB_VDD＝-5+5+1-0.8＝0.2V>0V，其中VGS1＝1V。

根据上述分析可知，当负电源电压VEE较高时，供电电压VSUB_VDD也较高，距离0V较远；当负电源电压VEE逐渐变低时，供电电压VSUB_VDD也随之降低，但还不受公式(3)的限制；当负电源电压VEE低到一定程度时，即使驱动电压VS接近第一晶体管MP1的栅源电压VGS1的最小值，且供电电压VSUB_VDD靠近0V时，通过公式(3)对应的第二连通路径，将该供电电压VSUB_VDD的电位维持在正压，从而避免该供电电压VSUB_VDD在其整个工作阶段出现负压。

进一步的，在本实施例中，前述的箝位电路在负电源电压的低压区间将供电电压的低压电位箝位控制在该功率管的衬底偏置电位之上，以维持供电电压在整个工作阶段为恒正。具体的，在本实施例中，通过对箝位电路100的参数设计，使得该第一晶体管MP1的VGS大于功率管MN1的VGS，即VGS1>VGS2，并且该第一晶体管给MP1的控制端施加偏置电压GND(即0V)，使得该供电电压VSUB_VDD>0＝VPSUB(功率管MN1的衬底偏置电位)，从而避免系统(功率管MN1)的寄生二极管PN导通，避免闩锁效应的发生，在满足负载模块110应用需求的情况下，有效节约成本，同时避免该供电电压VSUB_VDD的工作范围过大而导致芯片(该负载模块110的集成电路)损坏。

另一方面本公开还提供了一种电子设备200，如图3所示，其包括：

如前所述的箝位电路100，该箝位电路100具有接入输入电流IB的第一输入端和接入第一控制电压VG的第二输入端，以及提供驱动电压VS的输出节点S；

功率管MN1和负载模块110，该功率管MN1和负载模块110串联连接在正电源端和负电源端之间，且该功率管MN1的控制端连接前述的输出节点S，

其中，该箝位电路100用于根据输入电流IB调节在第一控制电压VG控制下其导通路径中输出节点S的电位VS，以箝位该供电电压VSUB_VDD的输出范围在负载模块110的工作区间内。

综上所述，本公开提供的箝位电路100和电子设备200，其中，该箝位电路100用于根据接入正负电源电压(VDD&VEE)的功率管MN1生成负载模块110内部的供电电压VSUB_VDD，其中，该箝位电路110用于根据输入电流IB调节在第一控制电压VG控制下其导通路径中输出节点S的电位VS，以箝位该供电电压VSUB_VDD的输出范围在负载模块100中低压器件的工作区间内。以此通过简单地电路设计在负电源电压VEE的低压区间将供电电压VSUB_VDD的低压电位维持在功率管MN1的衬底偏置电位VPSUB之上，从而避免供电电压VSUB_VDD出现负压，在满足其应用需求的情况下，有效节约成本，同时避免供电电压VSUB_VDD的工作范围过大而导致芯片损坏。

在上述实施例中，功率管MN1以及晶体管MP1例如为MOS管。本实施例中的“控制端”、“第一端”、“第二端”例如为场效应晶体管的“栅极”、“源极”和“漏极”。

应当理解，在上述实施例中的晶体管通过场效应晶体管来实现，但是本发明不以此为限制。在本发明其他的实施例中，上述实施例的晶体管可通过双极性晶体管实现，则实施例中的“控制端”、“第一端”、“第二端”分别为双极性晶体管的“基极”、“发射极”和“集电极”。

应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。