半导体器件及其制造方法

相关申请的交叉引用

本申请要求2021年11月26日提交的申请号为10-2021-0165724的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明涉及一种制造半导体器件的方法，并且更具体地，涉及一种包括储存电容器(reservoir capacitor)的半导体器件及其制造方法。

背景技术

在半导体集成电路器件中，高集成度、低电压和高速是确定半导体集成电路器件的性能的主要变量。这种半导体集成电路器件需要低电压，并且同时需要各种级别的电力。然而，众所周知，当电力被供应到半导体集成电路器件中时，可能会产生噪声，并且该噪声可能会改变该器件的信号传输特性，包括例如延迟量。

因此，在半导体集成电路器件的外围区域形成用于去除噪声的电容器，例如储存电容器。

发明内容

本发明的实施例提供了一种半导体器件，该半导体器件包括改进的储存电容器，该储存电容器具有增大的表面积以用于改进的噪声抑制。电容器可以采用设置在衬底与第二电极之间的柱形形状第一电极。本发明的实施例还提供了一种制造半导体器件的方法。

根据本发明的一个实施例，一种储存电容器包括：衬底；第一电极，该第一电极具有柱形形状并且设置在衬底之上；第一电介质层，该第一电介质层设置在衬底和第一电极之间；第二电极，该第二电极设置在衬底与第一电极之上并且覆盖第一电极的侧表面和顶表面；第二电介质层，该第二电介质层设置在第一电极与第二电极之间；以及第三电介质层，该第三电介质层设置在衬底与第二电极之间。

根据本发明的一个实施例，一种储存电容器包括：衬底，该衬底包括由器件隔离层限定的有源区和所述器件隔离层；多个沟槽，该多个沟槽形成在衬底中并且彼此间隔开；第一电介质层，该第一电介质层覆盖沟槽的底表面和侧壁；多个第一电极，该多个第一电极被部分地掩埋在沟槽中、位于第一电介质层之上，并且具有突出于衬底之上的柱形形状；第二电介质层，该第二电介质层覆盖每个第一电极的顶表面和侧表面；第三电介质层，该第三电介质层覆盖衬底的在第一电极之间暴露的部分；以及第二电极，该第二电极形成在第二电介质层和第三电介质层之上。

根据本发明的一个实施例，一种半导体器件包括：衬底，该衬底包括单元区和外围电路区；位线结构，该位线结构包括在单元区的衬底之上的位线接触插塞；第一电极，该第一电极具有柱形形状并且设置在外围电路区的衬底之上；第二电极，该第二电极设置在外围电路区中的衬底和第一电极之上，并且覆盖第一电极的侧表面与顶表面；第二电介质层，该第二电介质层设置在第一电极与第二电极之间；以及第三电介质层，该第三电介质层设置在衬底与第二电极之间。

根据本发明的一个实施例，一种制造半导体器件的方法，该方法包括：在衬底之上形成覆盖层，该衬底包括单元区和外围电路区；形成通过穿透单元区的覆盖层而使衬底暴露的位线接触孔以及通过穿透外围电路区的覆盖层而使衬底暴露的外围沟槽；通过在位线接触孔和外围沟槽中间隙填充导电材料来形成初步位线接触插塞和第一电极；在外围电路区的衬底之上形成储存电容器，该储存电容器包括具有柱形形状的第一电极；以及在单元区的衬底之上形成位线结构，该位线结构包括位线接触插塞。

本发明具有通过增大储存电容器的表面积来改进电容的效果。本发明具有通过改进储存电容器的电容来改进半导体器件的可靠性的效果。

本发明的这些和其他特征和优点通过结合以下附图对本发明示例性实施例的以下详细描述而对本领域技术人员将变得显而易见。

附图说明

图1是示出根据本发明的一个实施例的半导体器件的储存电容器的立体图。

图2是示出根据本发明的一个实施例的半导体器件的储存电容器的截面图。

图3是示出根据本发明的一个实施例的半导体器件的平面图。

图4是示出根据本发明的一个实施例的半导体器件的截面图。

图5A至图18B是示出了根据本发明的一个实施例的制造半导体器件的方法的平面图和截面图。

具体实施方式

将参考作为本发明的理想示意图的截面图、平面图和框图来描述本文中所述的各种实施例。因此，由于制造技术和/或公差，可以修改附图的结构。本发明的各种实施例可以不限于附图中所示的具体结构，而是可以包括可能根据制造工艺而产生的结构的任何变化。此外，附图中所示的任何区域和区域的形状旨在说明各种元件的区域的结构的具体示例，而并不旨在限制本发明的范围。为了描述的清楚起见，附图中所示的部件的尺寸和相对尺寸可能被夸大了。相同的附图标记自始至终指代相同的元件，并且“和/或”包括所列举的项目中的一个或更多个项目的每个组合。在本说明书中，除非在惯用语中另有说明，否则单数也包括复数。

根据本发明的一个实施例的半导体器件可以包括设置在半导体器件的外围电路区中的储存电容器。储存电容器也可以被称为“去耦电容器”。储存电容器是用于对存在于各种操作电压(诸如，例如，正电源电压VDD和接地电压VSS)之间的噪声进行过滤的器件。储存电容器的容量越高，可以供应越稳定的操作电压。

图1是示出根据本发明的一个实施例的半导体器件的储存电容器的立体图。图2是示出根据本发明的一个实施例的半导体器件的储存电容器的截面图。图1和图2中相同的附图标记表示相同的结构。

如图1和图2中所示，根据本实施例的储存电容器可以包括：衬底101，该衬底包括多个沟槽112；第一电极(LE)/114′，该第一电极具有突出于衬底之上并部分地掩埋在沟槽112中的柱形形状；第一电介质层113，该第一电介质层介于衬底101与第一电极(LE)/114′之间；第二电极结构(UE)/117/118′/119′，该第二电极结构设置在衬底101和第一电极(LE)/114′之上并且覆盖第一电极(LE)/114′的侧壁和顶表面；第二电介质层115，该第二电介质层介于第一电极(LE)/114′与第二电极结构(UE)/117/118′/119′之间；以及第三电介质层116，该第三电介质层介于衬底101与第二电极结构(UE)/117/118′/119′之间。此外，储存电容器可以包括用于将电压施加到衬底101和每个电极的第一互连件至第三互连件ML1、ML2和ML3。每个互连件可以通过第一接触件至第三接触件CT1、CT2和CT3电连接到衬底101和/或每个电极。

衬底101可以是适用于半导体工艺的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料制成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底101可以包括诸如锗的其他半导体材料。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。

第一电介质层113可以设置在衬底101与第一电极(LE)/114′之间。第一电介质层113可以包括硅氧化物。第一电介质层113可以通过热氧化工艺形成。第一电介质层113可以被形成为覆盖沟槽112的侧表面和底表面。形成在沟槽112的侧表面上的第一电介质层113可以具有倾斜轮廓，所述倾斜轮廓在厚度上朝向沟槽112的底表面增大。

第一电极(LE)/114′可以设置在衬底101与第二电极结构(UE)/117/118′/119′之间。第一电极(LE)/114′可以被配置为包括以规则的间隔而彼此间隔开的多个第一电极(LE)/114′。第一电极(LE)/114′可以分别通过第一电介质层113和第二电介质层115与衬底101和第二电极结构(UE)/117/118′/119′间隔开。

第二电介质层115可以设置在第一电极(LE)/114′与第二电极结构(UE)/117/118′/119′之间。第三电介质层116可以设置在衬底101与第二电极结构(UE)/117/118′/119′之间。第二电介质层115和第三电介质层116可以包括硅氧化物。第二电介质层115和第三电介质层116可以同时地形成。第二电介质层115和第三电介质层116可以通过热氧化工艺形成。

第二电极结构(UE)/117/118′/119′可以包括导电材料。第二电极结构(UE)/117/118′/119′可以包括半导体材料和金属材料的叠置结构。

第一互连件至第三互连件ML1、ML2和ML3可以设置在比第二电极结构(UE)/117/118′/119′高的水平高度处。第一互连件至第三互连件ML1、ML2和ML3可以设置在相同的水平高度处或不同的水平高度处。第一互连件ML1可以连接到多个第一电极114′。第一接触件CT1可以电连接第一互连件ML1和多个第一电极114′。第二互连件ML2可以连接到第二电极结构(UE)/117/118′/119′。第二接触件CT2可以将第二电极结构(UE)/117/118′/119′与第二互连件ML2电连接。第三互连件ML3可以连接到衬底101。第三接触件CT3可以电连接第三互连件ML3和衬底101。

杂质区120可以形成在储存电容器的两侧上、在衬底101中。

作为比较示例，传统的平面MOS电容器的电容由衬底、形成于衬底上的具有平面结构的第二电极、以及设置在衬底与第二电极之间的电介质层组成。相反，在根据本实施例的储存电容器中，柱形形状的第一电极(LE)/114′形成在衬底101与第二电极结构(UE)/117/118′/119′之间。因此，电容器的表面积可能会增大，从而使电容增大。

更具体地，根据本实施例的储存电容器的电容可以是第一电容C1、第二电容C2和第三电容C3的总和，该第一电容通过衬底101、第一电介质层113和第一电极(LE)/114′，第二电容C2通过第二电介质层115和第二电极结构(UE)/117/118′/119′；第三电容C3通过衬底101、第三电介质层116和第二电极结构(UE)/117/118′/119′。

尽管本实施例的储存电容器显示了三个或四个第一电极(LE)/114′，但本发明不限于此。储存电容器中所包括的第一电极的数量、第一电极之间的间距以及每个第一电极的高度和宽度可以根据需要而被调整。

图3是示出根据本发明的一个实施例的半导体器件的平面图。图4是示出根据本发明的一个实施例的半导体器件的截面图。图4是沿图3的线A-A′、线B-B′和线C-C′截取的截面图。

参考图3，半导体器件100可以包括：单元区R1，在其中形成多个存储单元；和外围电路区R2，在其中形成储存电容器。单元区R1和外围电路区R2可以通过器件隔离层102间隔开(参考图4)。

单元区R1可以包括字线、位线和电容器。单元区R1是用于储存数据的存储单元区，并且可以通过选择字线和位线而被驱动。

单元区R1可以包括由器件隔离层102限定的多个有源区103。每个有源区103可以具有岛状，该岛状具有长轴和短轴。有源区103可以通过器件隔离层102以规则的间隔而彼此间隔开。单元区R1可以包括：位线结构BL等，其在垂直于字线的方向上延伸；和字线，其由掩埋式栅极结构BG构成，即，在有源区103的长轴方向上延伸。单元区R1是用于储存数据的存储单元区，并且可以通过选择字线和位线而被驱动。

外围电路区R2可以形成在单元区R1周围并且包括用于对存储单元进行驱动和控制的电路区。具体地，根据本发明的实施例的外围电路区R2可以包括储存电容器，该储存电容器用于对存在于各种操作电压(诸如正电源电压VDD和接地电压VSS等)之间的噪声进行过滤。在本实施例中，为了描述方便，示出了一个储存电容器。

参考图4，根据本发明的实施例的半导体器件可以包括单元区R1和外围电路区R2。

单元区R1可以包括设置在衬底101中的掩埋式栅极结构BG和形成在衬底101上的位线结构BL。

掩埋式栅极结构BG可以包括：栅极沟槽105；栅极绝缘层106，该栅极绝缘层覆盖栅极沟槽105的底表面和侧壁(也称为侧表面)；掩埋式栅电极107，该掩埋式栅电极在栅极绝缘层106之上部分地填充栅极沟槽105；以及栅极覆盖层108，该栅极覆盖层形成在掩埋式栅电极107之上。源极/漏极区109和110可以形成在掩埋式栅极结构BG的两侧的衬底101中。

位线结构BL可以包括位线接触插塞114、在位线接触插塞114之上的位线118和119以及在位线118和119之上的位线硬掩模120。位线接触插塞114可以连接到形成在两个相邻的掩埋式栅极结构BG之间的源极/漏极区109。

外围电路区R2可以通过器件隔离层102与单元区R1分开。外围电路区R2的储存电容器可以包括：衬底101，该衬底包括多个外围沟槽112；第一电极114′，该第一电极部分地掩埋在外围沟槽112中并且具有突出于衬底101之上的柱形形状；第一电介质层113，该第一电介质层设置在衬底101与第一电极114′之间；第二电极结构117/118′/119′，该第二电极结构设置在衬底101和第一电极114′之上并且覆盖第一电极114′的侧表面和顶表面；第二电介质层115，该第二电介质层设置在第一电极114′与第二电极结构117/118′/119′之间；以及第三电介质层116，该第三电介质层设置在衬底101与第二电极结构117/118′/119′之间。此外，储存电容器可以包括衬底101以及用于将电压施加到每个电极的第一互连件至第三互连件ML1、ML2和ML3。互连件可以通过第一接触件至第三接触件CT1、CT2和CT3电连接到衬底101和/或电极。

第一电介质层113可以设置在衬底101与第一电极114′之间。第一电介质层113可以包括硅氧化物。第一电介质层113可以通过热氧化工艺形成。第一电介质层113可以形成为覆盖沟槽112的侧表面和底表面。形成在沟槽112的侧表面上的第一电介质层113可以具有倾斜轮廓，该倾斜轮廓在厚度上朝向沟槽112的底表面增大。

第一电极114′可以设置在衬底101与第二电极结构117/118′/119′之间。第一电极114′可以被配置为包括以规则的间隔而彼此间隔开的多个第一电极114′。第一电极114′可以通过第一电介质层113和第二电介质层115而与衬底101和第二电极结构117/118′/119′间隔开。

第二电介质层115可以设置在第一电极114′与第二电极结构117/118′/119′之间。第三电介质层116可以设置在衬底101与第二电极结构117/118′/119′之间。第二电介质层115和第三电介质层116可以包括硅氧化物。第二电介质层115和第三电介质层116可以同时地形成。第二电介质层115和第三电介质层116可以通过热氧化工艺形成。

第二电极结构117/118′/119′可以包括导电材料。第二电极结构117/118′/119′可以包括半导体材料和金属材料的叠置结构。

第一互连件至第三互连件ML1、ML2和ML3可以位于比第二电极结构117/118′/119′高的水平高度处。第一互连件至第三互连件ML1、ML2和ML3可以位于相同的水平高度或不同的水平高度处。第一互连件ML1可以连接到多个第一电极114′。第一接触件CT1可以将第一互连件ML1与多个第一电极114′电连接。第二互连件ML2可以连接到第二电极结构117/118′/119′。第二接触件CT2可以将第二电极结构117/118′/119′与第二互连件ML2电连接。第三互连件ML3可以连接到衬底101。第三接触件CT3可以将第三互连件ML3与衬底101电连接。第三接触件CT3可以接触杂质区120。

根据本发明的实施例的储存电容器的电容可以是第一电容C1、第二电容C2和第三电容C3的总和，该第一电容通过衬底101、第一电介质层113以及第一电极114′，该第二电容通过第一电极114′、第二电介质层115以及第二电极结构117/118′/119′，第三电容C3通过衬底101、第三电介质层116以及第二电极结构117/118′/119′。

单元区R1的位线接触插塞114和外围电路区R2的第一电极114′可以位于相同的水平高度处。单元区R1的位线接触插塞114和外围电路区R2的第一电极114′可以由相同的材料形成。位线接触插塞114和第一电极114′可以通过单个间隙填充工艺同时地形成。

图5A至图18B是示出根据本发明的实施例的制造半导体器件的方法的平面图和截面图。在图5A至图18B中，用“A”表示的各个图是平面图，并且用“B”表示的各个图具有沿用A表示的图的线A-A′、线B-B′和线C-C′截取的截面图。

如图5A和图5B中所示，可以提供包括单元区R1和外围电路区R2的衬底11。

衬底11可以包括：器件隔离层12和由器件隔离层12限定的有源区13。有源区13可以通过器件隔离层12以规则的间隔而彼此间隔开。单元区R1和外围电路区R2可以被器件隔离层12间隔开。

衬底11可以是适用于半导体工艺的材料。衬底11可以包括半导体衬底。衬底11可以由含硅的材料制成。衬底11可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底11可以包括诸如锗的其他半导体材料。衬底11可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化合物半导体衬底。衬底11可以包括绝缘体上硅(SOI)衬底。

器件隔离层12可以通过浅沟槽隔离(STI)工艺形成。STI工艺可以包括：对衬底11进行刻蚀以形成隔离沟槽(附图标记被省略)。然后用绝缘材料填充隔离沟槽，并且因此形成器件隔离层12。器件隔离层12可以包括硅氧化物、硅氮化物或它们的组合。化学气相沉积(CVD)或其他沉积工艺可以被用于用绝缘材料填充隔离沟槽。可以另外使用诸如化学机械抛光(CMP)的平坦化工艺。

接下来，可以在单元区R1的衬底11中形成掩埋式栅极结构BG。掩埋式栅极结构BG可以包括：栅极沟槽15；栅极绝缘层16，该栅极绝缘层覆盖栅极沟槽15的底表面和侧壁；掩埋式栅电极17，该掩埋式栅电极在栅极绝缘层16之上部分地填充栅极沟槽15；以及栅极覆盖层18，该栅极覆盖层形成在掩埋式栅电极17之上。

形成掩埋式栅极结构BG的方法如下。

首先，可以在单元区R1的衬底11中形成栅极沟槽15。栅极沟槽15可以具有与有源区13和器件隔离层12交叉的线形。栅极沟槽15可以通过在衬底11上形成掩模图案并且通过使用该掩模图案作为刻蚀掩模的刻蚀工艺来形成。为了形成栅极沟槽15，硬掩模层14可以用作刻蚀阻挡层(etch barrier)。硬掩模层14可以具有由掩模图案来图案化的形状。硬掩模层14可以在外围电路区R2中覆盖衬底的整个表面。硬掩模层14可以包括硅氧化物。硬掩模层14可以包括原硅酸四乙酯(TEOS)。栅极沟槽15的底表面可以处于比器件隔离层12的底表面高的水平高度处。

可以使单元区R1的器件隔离层12的一部分凹陷以使栅极沟槽15下方的有源区13突出。可以选择性地使栅极沟槽15下方的器件隔离层12凹陷。因此，可以形成栅极沟槽15下方的鳍状区(fin region)。鳍状区可以是沟道区的一部分。

接下来，可以在栅极沟槽15的底表面和侧壁上形成栅极绝缘层16。在形成栅极绝缘层16之前，可以对栅极沟槽15的表面的刻蚀损伤进行修复。例如，在通过热氧化形成牺牲氧化物之后，可以去除牺牲氧化物。

栅极绝缘层16可以通过热氧化形成。例如，栅极绝缘层16可以通过使栅极沟槽15的底部和侧壁氧化来形成。

在另一个实施例中，栅极绝缘层16可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积方法来形成。栅极绝缘层16可以包括高k材料、氧化物、氮化物、氧氮化物或它们的组合。高k材料可以包括铪氧化物。含铪材料可以包括铪氧化物、铪硅氧化物、铪硅氧氮化物或它们的组合。在另一个实施例中，高k材料可以包括氧化镧、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氧氮化物、氧化铝以及它们的组合。

在另一个实施例中，栅极绝缘层16可以通过沉积内衬多晶硅(linerpolysilicon)以及然后对内衬多晶硅层进行自由基氧化来形成。

在另一个实施例中，栅极绝缘层16可以通过在形成内衬硅氮化物层之后对内衬硅氮化物层进行自由基氧化来形成。

接下来，可以在栅极绝缘层16上形成掩埋式栅电极17。为了形成掩埋式栅电极17，可以在形成导电层以填充栅极沟槽15之后执行凹陷工艺。可以执行凹陷工艺作为回蚀工艺，或作为化学机械抛光(CMP)工艺和随后的回蚀工艺。掩埋式栅电极17可以具有部分地填充栅极沟槽15的凹陷形状。即，掩埋式栅电极17的顶表面可以处于比有源区13的顶表面低的水平高度处。掩埋式栅电极17的结构可以包括金属、金属氮化物或它们的组合。例如，掩埋式栅电极17可以由钛氮化物(TiN)、钨(W)或钛氮化物/钨(TiN/W)叠层形成。钛氮化物/钨(TiN/W)叠层可以具有一种结构，在其中，共形地形成钛氮化物以及然后用钨部分地填充栅极沟槽15。作为掩埋式栅电极17，可以单独使用钛氮化物，并且这可以被称为具有“仅TiN”结构的掩埋式栅电极17。钛氮化物/钨(TiN/W)叠层和多晶硅层的双栅极结构可以被用作掩埋式栅电极17。

接下来，可以在包括掩埋式栅电极17的衬底的整个表面上形成覆盖层18和18A。覆盖层18和18A可以包括绝缘材料。覆盖层18和18A可以包括硅氮化物。在另一个实施例中，覆盖层18和18A可以包括硅氧化物。在另一个实施例中，覆盖层18和18A可以具有氮化物-氧化物-氮化物(NON)结构。

覆盖层18和18A可以被划分为：栅极覆盖层18，该栅极覆盖层间隙填充掩埋式栅电极17上的栅极沟槽15；和保护覆盖层18A，该保护覆盖层覆盖硬掩模层14的顶表面。掩埋式栅极结构BG可以由栅极绝缘层16、掩埋式栅电极17和栅极覆盖层18形成。

保护覆盖层18A的顶表面可以处于比硬掩模层14的顶表面高的水平高度处。保护覆盖层18A可以覆盖硬掩模层14和掩埋式栅极结构BG两者。

接下来，可以在掩埋式栅极结构BG的两侧的衬底11上形成源极/漏极区19和20。源极/漏极区19和20可以通过诸如注入的掺杂工艺形成。源极/漏极区19可以形成在相邻的掩埋式栅极结构BG之间并且可以是要连接到位线接触插塞的区域。源极/漏极区20可以在掩埋式栅极结构BG与器件隔离层12之间形成在掩埋式栅极结构BG的外部，并且可以是要连接到存储节点接触插塞的区域。

如图6A和图6B中所示，多个位线接触孔21可以形成在单元区R1中，并且多个外围沟槽21′可以形成在外围电路区R2中。

位线接触孔21可以设置在相邻的掩埋式栅极结构BG之间。外围沟槽21′可以设置为在外围电路区R2的有源区13中通过规则的间隔而彼此间隔开。

通过使用接触掩模来对保护覆盖层18A和硬掩模层14进行刻蚀，以形成位线接触孔21和外围沟槽21′。位线接触孔21和外围沟槽21′可以同时地形成。即，可以通过使用接触掩模来同时对单元区R1和外围电路区R2的保护覆盖层18A和硬掩模层14进行刻蚀，该接触掩模覆盖单元区R1和外围电路区R2，并且在单元区R1和外围电路区R2中分别限定孔区和外围沟槽区。在另一个实施例中，位线接触孔21和外围沟槽21′可以通过各自的掩模工艺顺序地形成。

单元区R1的衬底11的一部分可以通过位线接触孔21暴露。位线接触孔21可以具有被控制为预定线宽的直径。位线接触孔21可以具有使单元区R1的有源区13的一部分暴露的形状。位线接触孔21具有比单元区R1的有源区13的短轴的宽度大的直径。因此，在用于形成位线接触孔21的刻蚀工艺中，可以对单元区R1的器件隔离层12和有源区13的一部分进行刻蚀。即，可以使位线接触孔21下方的有源区13和器件隔离层12凹陷到预定深度。因此，位线接触孔21的底部可以延伸到衬底11中。

可以通过外围沟槽21′使外围电路区R2的衬底11凹陷到预定深度。在本发明的一个实施例中，外围沟槽21′的线宽可以小于位线接触孔21的线宽。在另一个实施例中，外围沟槽21′的线宽可以与位线接触孔21的线宽相同或大于位线接触孔21的线宽。在本实施例中，相邻的外围沟槽21′之间的距离可以小于相邻的位线接触孔21之间的距离。在另一个实施例中，相邻的外围沟槽21′之间的距离可以与相邻的位线接触孔21之间的距离相同，或者可以大于位线接触孔21之间的距离。外围沟槽21′的线宽、外围沟槽21′的深度、以及设置在外围电路区R2的有源区13中的外围沟槽21′的数量可以根据需要而被调整。

如图7A和图7B中所示，第一电介质层22可以形成在由外围沟槽21′暴露的外围电路区R2中的衬底11的表面上。第一电介质层22可以包括硅氧化物。第一电介质层22可以通过热氧化工艺形成。第一电介质层22可以在氧(O

在这种情况下，还可以在由位线接触孔21暴露的单元区R1的衬底11的表面上形成硅氧化物22′。

如图8A和图8B中所示，可以形成第一单元开口掩模23。第一单元开口掩模23可以覆盖外围电路区R2的结构。第一单元开口掩模23可以包括光致抗蚀剂。

随后，可以去除形成在单元区R1中的衬底11的表面上的硅氧化物22′(参考图6B)。

随后，可以去除第一单元开口掩模23。

如图9A和图9B中所示，可以形成：初步位线接触插塞24A，该初步位线接触插塞间隙填充单元区R1的位线接触孔21；和第一电极24′，该第一电极间隙填充外围电路区R2的外围沟槽21′。

形成初步位线接触插塞24A和第一电极24′的工艺如下。

首先，在单元区R1的保护覆盖层18A和位线接触孔21上形成插塞导电层，并且可以形成外围电路区R2的保护覆盖层18A和外围沟槽21′。插塞导电层可以被应用到单元区R1的位线接触插塞和外围电路区R2的第一电极。插塞导电层可以包括相对于保护覆盖层18A具有刻蚀选择性的材料。插塞导电层可以包括硅材料。插塞导电层可以包括多晶硅。插塞导电层可以包括掺杂有杂质的多晶硅。

随后，可以对插塞导电层进行刻蚀，使得插塞导电层保留在单元区R1的位线接触孔21和外围电路区R2的外围沟槽21′中。可以通过回蚀工艺或CMP工艺来对插塞导电层进行刻蚀。插塞导电层的刻蚀停止目标可以是保护覆盖层18A。即，可以执行刻蚀工艺直到保护覆盖层18A上的所有插塞导电层被去除。在刻蚀工艺之后，可以执行清洁工艺。

如图10A至图12B中所示，可以形成用于覆盖初步位线接触插塞24A的单元保护层25、以及单元区R1的保护覆盖层18A和外围电路区R2的保护覆盖层18A。单元保护层25可以用于防止单元区R1的初步位线接触插塞24A的氧化。单元保护层25可以包括绝缘材料。单元保护层25可以包括硅氮化物。

随后，可以在单元区R1的单元保护层25上形成外围开口掩模26。外围电路区R2的单元保护层25可以被外围开口掩模26暴露。外围开口掩模26可以包括光致抗蚀剂。

随后，通过使用外围开口掩模26对外围电路区R2的单元保护层25进行刻蚀。

因此，在外围电路区R2中，可以使第一电极24′和保护覆盖层18A暴露。

随后，通过使用外围开口掩模26对外围电路区R2的硬掩模层14和保护覆盖层18A进行刻蚀。因此，衬底11的表面可以被暴露在外围电路区R2中。第一电极24′的一部分可以被掩埋在衬底11中，而其余部分可以具有突出于衬底11之上的柱形形状。

随后，可以去除外围开口掩模26。

如图13A和图13B中所示，可以形成：第二电介质层27，该第二电介质层覆盖第一电极24′的顶表面和侧表面；以及第三电介质层28，该第三电介质层覆盖外围电路区R2的衬底11的暴露表面。

第二电介质层27和第三电介质层28可以包括硅氧化物。第二电介质层27和第三电介质层28可以通过热氧化工艺同时地形成。第二电介质层27和第三电介质层28可以在氧(O

如图14A和图14B中所示，外围导电层29A可以形成在单元区R1的单元保护层25上以及外围电路区R2的第二电介质层27和第三电介质层28上。外围导电层29A可以形成为具有至少处于比第一电极24′的顶表面高的水平高度处的顶表面。外围导电层29A可以包括硅材料。外围导电层29A可以包括多晶硅。外围导电层29A可以包括掺杂有杂质的多晶硅。

如图15A至图16B中所示，可以在外围电路区R2的外围导电层29A上形成第二单元开口掩模30。单元区R1的外围导电层29A可以被第二单元开口掩模30暴露。第二单元开口掩模30可以包括光致抗蚀剂。

随后，可以通过使用第二单元开口掩模30对单元区R1的单元保护层25和外围导电层29A进行刻蚀。因此，外围导电层29B可以仅保留在外围电路区R2中。

因此，在单元区R1中，可以使保护覆盖层18A和初步位线接触插塞24A暴露。

可以使初步位线接触插塞24A凹陷到预定深度，使得初步位线接触插塞24A的顶表面设置在低于保护覆盖层18A的顶表面的水平高度处。

随后，可以去除第二单元开口掩模30。

如图17A至图18B中所示，位线导电层31A和32A可以形成在单元区R1的保护覆盖层18A和初步位线接触插塞24A上以及外围电路区R2的外围导电层29B上。位线导电层31A和32A可以用作单元区R1中的位线，以及用作外围电路区R2中的第二电极。位线导电层31A和32A可以包括含金属材料。位线导电层31A和32A可以包括金属、金属氮化物、金属硅化物或它们的组合。例如，位线导电层31A和32A可以包括阻挡层31A和电极层32A的叠置结构。

阻挡层31A可以由多层形成。例如，阻挡层31A可以具有钛层(Ti)、钨氮化物(WN)和钨硅氮化物(WSiN)的叠置结构。例如，电极层32A可以包括钨(W)。钛层(Ti)可以用作粘合层。另外，通过形成下外围导电层29B和硅化物(TiSi)，可以防止在钨氮化物(WN)层与外围导电层29B之间形成硅氮化物。钨氮化物(WN)层可以用于防止钨(W)从电极层32A扩散到下外围导电层29B。此外，下钛(Ti)层和钛氮化物(TiN)可以形成为防止硼从下外围导电层29B向上扩散。钨氮化物(WN)层可以用作用于增大电极层32A的晶粒的种子层。即，通过在钨氮化物(WN)层上形成钨(W)层，钨层的晶粒增大，从而降低电极层32A的电阻。

随后，可以在单元区R1中形成由位线接触插塞24、位线31和32以及位线硬掩模34组成的位线结构BL，并且可以在外围电路区R2中形成包括第二电极结构29、31′和32′的储存电容器。

形成单元区R1的位线结构BL和外围电路区R2的储存电容器的过程如下。

首先，可以形成外围掩模。外围掩模可以覆盖单元区R1的位线导电层32A之上的整个单元区R1和外围电路区R2，并在外围电路区R2中限定储存电容器区。

随后，可以对由外围掩模暴露的外围电路区R2的第三电介质层28、外围导电层29B以及位线导电层32A和31A进行刻蚀。

因此，外围电路区R2可以包括：衬底11，该衬底包括多个外围沟槽21′；第二电极结构29、31′和32′，该第二电极结构设置在衬底11上；第一电介质层至第三电介质层22、27、28，该第一电介质层至第三电介质层设置在衬底11与第二电极结构29、31′、32′之间，以及储存电容器。储存电容器可以被部分地掩埋在外围沟槽21′中并且包括具有突出于衬底11之上的柱形形状的第一电极24′。

第一电极24′可以设置在衬底11与第二电极结构29、31′和32′之间。第一电极24′可以被配置为包括多个第一电极，并且可以被设置为以规则的间隔而彼此间隔开。第一电极24′可以通过第一电介质层22和第二电介质层27与衬底11和第二电极结构29、31′和32′间隔开。

第一电介质层22可以设置在衬底11与第一电极24′之间。第二电介质层27可以设置在第一电极24′与第二电极结构29、31′和32′之间。第三电介质层28可以设置在衬底11与第二电极结构29、31′和32′之间。

根据本实施例的储存电容器的电容可以是第一电容C1、第二电容C2和第三电容C3的总和，该第一电容通过衬底11、第一电介质层22以及第一电极24′，第二电容通过第一电极24′、第二电介质层27以及第二电极结构29、31′和32′，第三电容C3通过衬底11、第三电介质层28以及第二电极结构29、31′和32′。单个储存电容器中包括的第一电极的数量以及每个第一电极的高度和线宽可以根据需要而被调整。

接下来，可以在储存电容器的两侧上、在衬底11中形成杂质区33。

随后，可以在单元区R1中形成覆盖整个外围电路区R2并且限定位线区的单元掩模。在形成单元掩模之前，可以在单元区R1的位线导电层31A和32A上形成位线硬掩模层。

随后，可以通过使用单元掩模顺序地对位线硬掩模层、位线导电层31A和32A以及初步位线接触插塞24A进行刻蚀。

因此，可以在单元区R1中形成包括位线接触插塞24、位线31和32以及位线硬掩模34的位线结构BL。

作为后续工艺，可以在单元区R1的位线结构BL之上形成电容器，并且可以在单元区R1中的电容器之上和外围电路区R2中的储存电容器之上形成金属互连件。金属互连件可以分别连接到电容器和储存电容器。在这种情况下，连接到外围电路区R2的储存电容器的金属互连件可以包括图1和图2中所示的互连件。

已经描述了用于上述要解决的问题的各种实施例，但是对于本领域技术人员来说显而易见的是，可以在本发明的技术精神的范围内进行各种改变和修改。