一种显示控制方法、显示控制装置及智能终端

本发明涉及大屏超高清显示技术领域，尤其涉及的是一种显示控制方法、显示控制装置及智能终端。

在高端大尺寸显示市场应用中，8K高分辨率加上120Hz高刷新率的影视效果出色，成为消费者关注的热点之一。要把8K120Hz视频内容从直播现场或者电视频道发送到电视显示终端并最终呈现给用户，传输链条的每一个节点都需要具备8K120Hz的处理能力(比如节目源的录制采编、视频压缩、内容分发、网络传输、机顶盒接收、视频解压缩、机顶盒到电视的高速传输、电视的视频处理及显示)，否则，8K120Hz视频原始图像内容的最后呈现得不到保证。但是目前显示行业在8K120Hz的生态链前后发展并不平衡，前端节目信源质量最高只有8K60Hz，而后端的8K120Hz显示模组早已成熟量产，使得低刷新率源视频无法在高刷新率的显示模组中显示，导致用户无法观看到更加流畅清晰的视频画面。

因此，现有技术还有待改进和发展。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种显示控制方法、显示控制装置、刷新率转换方法及智能终端，旨在解决现有技术中低刷新率源视频无法在高刷新率的显示模组中显示，导致用户无法观看到更加流畅清晰的视频画面的问题。

本发明解决问题所采用的技术方案如下：

第一方面，本发明实施例还提供一种显示控制装置，其中，所述装置包括：两个逻辑芯片，用于将第一刷新率的源视频转换成第二刷新率的目标视频，其中，所述第一刷新率小于第二刷新率；

逻辑板，与两个所述逻辑芯片连接，用于将所述目标视频转换成低压差分信号；

显示模组，与所述逻辑板连接，用于将所述低压差分信号显示。

第二方面，本发明实施例提供一种显示控制方法，其中，所述方法包括：

获取第一刷新率的源视频；

基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于或者等于第二刷新率；

将所述目标视频输入显示模组，并通过所述显示模组显示。

在一种实现方式中，两个所述逻辑芯片为第一逻辑芯片和第二逻辑芯片；每个所述逻辑芯片包括双倍速率同步动态随机存储器和运动补偿模块；所述基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频包括：

将所述源视频输入到所述第一逻辑芯片，通过所述第一通信协议进行解码，得到第二解码视频；

基于所述第一逻辑芯片、所述第二逻辑芯片和所述第二解码视频，得到第二刷新率的目标视频。

在一种实现方式中，所述基于所述第一逻辑芯片、所述第二逻辑芯片和所述第二解码视频，得到第二刷新率的目标视频包括：

根据所述第二解码视频和所述第一逻辑芯片，得到第一区域视频；

根据所述第二解码视频和所述第二逻辑芯片，得到第二区域视频；

将第一区域视频和第二区域视频进行合并，得到第二刷新率的目标视频。

在一种实现方式中，所述根据所述第二解码视频和所述第一逻辑芯片，得到第一区域视频包括：

将所述第二解码视频通过所述第一逻辑芯片中的所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第二视频；

通过所述第一逻辑芯片中的所述运动补偿模块将所述第二视频进行运动补偿，得到第二运动补偿视频；

将所述第二运动补偿视频进行协议编码，得到第一区域视频。

在一种实现方式中，所述根据所述第二解码视频和所述第二逻辑芯片，得到第二区域视频包括：

将所述第二解码视频通过所述第二逻辑芯片中的所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第三视频；

通过所述第二逻辑芯片中的所述运动补偿模块将所述第三视频进行运动补偿，得到第三运动补偿视频；

将所述第三运动补偿视频进行协议编码，得到第二区域视频。

在一种实现方式中，所述基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频包括：

将所述源视频分别输入到每个所述逻辑芯片，通过所述第二通信协议进行解码，得到两个第三解码视频；

根据两个所述第三解码视频，得到两个区域视频；

将两个区域视频进行合并，得到第二刷新率的目标视频。

在一种实现方式中，所述根据两个所述第三解码视频，得到两个区域视频包括：

将每个所述第三解码视频均通过所述双倍速率同步动态随机存储器进行刷新率转换，得到两个第二刷新率的第四视频；

通过所述运动补偿模块将每个所述第四视频进行运动补偿，得到两个第四运动补偿视频；

将每个第四运动补偿视频进行协议编码，得到两个区域视频。

第三方面，本发明实施例还提供一种智能终端，包括有存储器，以及一个或者一个以上的程序，其中一个或者一个以上程序存储于存储器中，且经配置以由一个或者一个以上处理器执行所述一个或者一个以上程序包含用于执行如上述任意一项所述的显示控制方法。

第四方面，本发明实施例还提供一种非临时性计算机可读存储介质，当所述存储介质中的指令由电子设备的处理器执行时，使得电子设备能够执行如上述中任意一项所述的显示控制方法。

本发明的有益效果：本发明实施例首先获取第一刷新率的源视频；然后基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于或者等于第二刷新率；最后将所述目标视频输入显示模组，并通过所述显示模组显示；可见，本发明基于两个逻辑芯片就可以将低刷新率的源视频转化为更高刷新率的视频，使得用户能观看到更加流畅清晰的视频画面。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的8K120Hz显示驱动方案原理框图。

图2为本发明实施例提供的显示控制装置的原理框图。

图3为本发明实施例提供的显示控制方法流程示意图。

图4为本发明实施例提供的一种实施方式的8K120Hz显示驱动方案技术两颗FPGA内部的模块的原理框图。

图5为本发明实施例提供的一种实施方式的8K60Hz显示驱动方案(与8K120Hz驱动方案同硬件、同平台)的原理框图。

图6为本发明实施例提供的一种实施方式的两颗FPGA输入端8K60Hz帧同步信号时序图。

图7为本发明实施例提供的一种实施方式的两颗FPGA输出端8K120Hz帧同步信号时序图。

图8为本发明实施例提供的一种实施方式的运动补偿模块前后的图像效果图。

图9为本发明实施例提供的智能终端的内部结构原理框图。

本发明公开了一种显示控制方法、显示控制装置、智能终端及存储介质，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

由于现有技术中，随着大屏显示、8K超高清分辨率、120Hz高刷新率等技术的发展，上述技术(发明点)所包括的设备存在的瓶颈及缺陷：(1)输出信号的刷新帧率最高仅8K60Hz。(2)使用至少4颗FPGA方可实现基本功能，FPGA的数据较多，增加了系统设计的复杂度，而且FPGA数量越多运行的可靠性越低。以现有的201610695970.7(发明名称：显示控制装置、显示控制方法和显示装置)为已有技术。该技术(发明点)所包括的设备，以至少4颗FPGA芯片(包括2颗数据生成芯片、2颗数据处理芯片)做为基本架构，支持输 入数据左右二分屏、也支持输入数据左右、上下四分屏解码与处理，最后送出驱动TCON点亮屏幕，但该技术仅支持8K60Hz。

市场上已量产的大部分8K120Hz整机(电视机)的方案，缺陷：1.通过加入一颗图像缩放IC(Scalar IC)来完成4K放大到8K解析度，放大后的图像是有损的会丢失部分细节画质效果差。2.图像缩放IC(Scalar IC)因其开发技术复杂，生产量少，且技术掌握在少数几家开发商，因此其采购价格非常昂贵。且该技术不支持8K60Hz信号源输入。以现有市场上已量产的大部分8K120Hz整机(电视机)的方案如图1所示，输入信源仅支持4K解析度(3840x2160),通过加入一颗图像缩放IC(Scalar IC)来完成4K放大到8K，最后点亮屏幕。虽然也可以满足基本的影视效果，但是此方案缺点是图像放大过程是有损的，画质效果有所损失。

为了解决现有技术的问题，本实施例提供了一种显示控制方法，可以将低刷新率的源视频转化为更高刷新率的视频，使得用户能观看到更加流畅清晰的视频画面。具体实施时，首先获取第一刷新率的源视频；然后将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于或者等于第二刷新率；最后将所述目标视频输入显示模组，并通过所述显示模组显示。

示例性设备

本实施例提供一种显示控制装置，所述装置包括：

两个逻辑芯片，用于将第一刷新率的源视频转换成第二刷新率的目标视频，其中，所述第一刷新率小于第二刷新率；

逻辑板，与两个所述逻辑芯片连接，用于将所述目标视频转换成低压差分信号；

显示模组，与所述逻辑板连接，用于将所述低压差分信号显示。

具体地，如图2所示本发明中的源视频信号可以来自SoC的商业显示设备(包括但不限于商业广告显示屏)的VbyOne信号，也可以来自电脑(或机顶盒)输出HDMI2.1或者DP信号。源视频的第一刷新率较低，通过两个逻辑芯片可以转换为更高刷新率的目标视频，然后通过逻辑板将两个所述逻辑芯片(Tcon板)输出的目标视频转换成低压差分信号(LVDS),最后通过所述逻辑板连接的显示模组将所述低压差分信号显示，也就是说通过逻辑板驱动点亮所述显示模组。

示例性方法

本实施例提供一种显示控制方法，该方法可以应用于大屏超高清显示的智能终端。具体如图3所示，所述方法包括：

步骤S100、获取第一刷新率的源视频；

具体地，第一刷新率为60Hz或者更低，源视频的分辨率可以为4K或者8K，在本实施例中，源视频的分辨率为8K，刷新率为60Hz。先获取8K60Hz的源视频，为后续进行刷新率转换做准备。

得到源视频后，就可以执行如图3所示的如下步骤：S200、基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于第二刷新率；

具体地，现有技术通过4颗逻辑芯片来完成刷新率的转换，需要消耗更大的资源，而本发明只需要采用两颗逻辑芯片，可以节省一半的资源。此外，现有技术中也有将60Hz转换为120Hz的技术，但是其基于2K以下的分辨率，无法对4K乃至8K等更高分辨率的视频进行刷新率的转换，会使得分辨率降低，导致视频质量低下。逻辑芯片可以为ASIC芯片，FPGA芯片等，在本实施例中，逻辑芯片为FPGA芯片，也就是说将第一刷新率的源视频转换为第二刷新率的目标视频是通过FPGA芯片来完成刷新率转换。为了节省资源，本发明采用2颗所述逻辑芯片，相对于只使用1颗大容量逻辑资源FPGA芯片成本更低，因为8K120Hz超高清显示的算法若只通过一颗FPGA芯片实现，由于超高清算法的复杂度很高，数据处理量很大，其所需要的逻辑资源也是非常高的，因此实现8K120Hz所采用的一颗FPGA芯片需要选用资源量大、专用差分高速收发器(Serdes)较多的高级FPGA芯片，其成本是非常昂贵的)。其次，本发明使用的两颗中等逻辑资源的FPGA，内部模块完全相同，开发程序也完全相同，可加快工程开发所耗时间。

进一步地，本发明可根据实际需求应用，在同硬件、同平台下即可适用于市场上的两种显示模组(8K60Hz显示模组、8K120Hz显示模组),如图3所示，增加布局市场灵活性，进一步节省采购成本。8K60Hz显示模组为现有技术，在此不再赘述。

在本实施例中，第二刷新率为120Hz,第二刷新率高于第一刷新率；由于现有技术只能产生8K60Hz的源视频，而无法产生8K120Hz的源视频，使得成熟量产的后端8K120Hz显示模组无法得到广泛应用，故本申请通过将8K60Hz的源视频转化为8K120Hz视频，使得用户能观看到更加流畅清晰的视频画面。与现有的8K120Hz显示驱动方案(如图1)相对比，具有更真实细腻的显示效果，同时可减少运动拖影、运动抖动的问题，使得运动画面更加流畅清晰。此系统可打破现有的数字电视广播网络无8K120Hz信源的瓶颈，保证8K120Hz用户端的最优显示，并且系统运行可靠性高，生产成本低，便于快速推广。

此外，输入接口类型包括VbyOne输入接口、HDMI2.1/DP1.4输入接口，两种接口输入的源视频都需要采用两个逻辑芯片，但是源视频与逻辑芯片具体的连接方法不同，通过两个所述逻辑芯片进行刷新率转换，都可以得到第二刷新率的目标视频。因此，本发明应用 更广泛，可应用于没有SoC的商业显示设备(包括但不限于商业广告显示屏)，也可以直接使用电脑(或机顶盒)输出HDMI2.1或者DP信号，接入本发明所示的系统，如图3所示，即可驱动点亮该商业显示设备。

在一种实现方式中，两个所述逻辑芯片为第一逻辑芯片和第二逻辑芯片；每个所述逻辑芯片包括双倍速率同步动态随机存储器和运动补偿模块；步骤S200包括如下步骤：

S201、将所述源视频输入到所述第一逻辑芯片，通过所述第一通信协议进行解码，得到第二解码视频；

S202、基于所述第一逻辑芯片、所述第二逻辑芯片和所述第二解码视频，得到第二刷新率的目标视频。

具体地，在步骤S201中，第一逻辑芯片和第二逻辑芯片均为FPGA芯片，其内部构造一样，第一刷新率为60Hz，第二刷新率为120Hz，视频源来自机顶盒/电脑，通过HDMI2.1/DP1.4接口输入，HDMI2.1/DP1.4协议能传输32 lane，因一路HDMI2.1/DP1.4接口即可满足8K60Hz的传输带宽最低需求，所以全部(整图)8K60Hz画面皆输入到两颗FPGA中的任意一颗FPGA芯片即可(比如图3中举例说明只传输到FPGA#1)，通过任意一颗FPGA芯片中的HDMI2.1/DP1.4协议进行解码，得到第二解码视频，最后根据第二解码视频、第一逻辑芯片和第二逻辑芯片就可以得到第二刷新率的目标视频。

步骤S202包括如下步骤：

S2021、根据所述第二解码视频和所述第一逻辑芯片，得到第一区域视频；

S2022、根据所述第二解码视频和所述第二逻辑芯片，得到第二区域视频；

S2023、将第一区域视频和第二区域视频进行合并，得到第二刷新率的目标视频。

具体地，根据所述第二解码视频和所述第一逻辑芯片，得到第一区域视频为将所述第二解码视频通过所述第一逻辑芯片中的所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第二视频；通过所述第一逻辑芯片中的所述运动补偿模块将所述第二视频进行运动补偿，得到第二运动补偿视频；将所述第二运动补偿视频进行协议编码，得到第一区域视频。实际中，所述第一逻辑芯片和所述第二逻辑芯片的内部模块构造一样，此时通过任一逻辑芯片中的HDMI2.1/DP1.4协议解码得到第二解码视频后续经过的模块是相同的，只是分别位于第一逻辑芯片和第二逻辑芯片。第二解码视频通过第一逻辑芯片中的所述运动补偿模块将所述第二视频进行运动补偿，得到第二运动补偿视频，然后进行协议编码，得到第一区域视频；根据所述第二解码视频和所述第二逻辑芯片，得到第二区域视频具体为将所述第二解码视频通过所述第二逻辑芯片中的所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第三视频；通过所述第二逻辑芯片中的所述运 动补偿模块将所述第三视频进行运动补偿，得到第三运动补偿视频；将所述第三运动补偿视频进行协议编码，得到第二区域视频。基于同样的道理，第二解码视频通过第二逻辑芯片中的所述运动补偿模块将所述第三视频进行运动补偿，得到第三运动补偿视频，然后进行通过VbyOne协议进行协议编码，得到第二区域视频。第一区域视频和第二区域视频可以为一个屏幕区域的上下半屏视频，也可以为一个屏幕区域的左右半屏视频。例如：FPGA#1将HDMI2.1/DP1.4协议解码出的8K60Hz画面的右半屏画面，通过图像互传信号，传输给FPGA#2。之后两颗FPGA后续的图像数据处理部分，两块FPGA芯片的处理模式完全相同。在本实施例中，第一区域视频和第二区域视频分别为一个屏幕区域的左右半屏视频。最后将第一区域视频和第二区域视频进行合并，得到第二刷新率的目标视频，目标视频为一个完整的屏幕视频。运动补偿模块采用动态映像系统，在传统的两帧图像之间加插一帧运动补偿帧，将刷新率提高，这样运动画面更加清晰流畅，优于常态响应效果。

在另外一种实现方式中，由于2个逻辑芯片的内部结构完全相同。所述基于两个逻辑芯片，将所述源视频进行刷新率转换，得到第二刷新率的目标视频包括如下步骤：将所述源视频分别输入到每个所述逻辑芯片，通过所述第二通信协议进行解码，得到两个第三解码视频；将每个所述第三解码视频均通过所述双倍速率同步动态随机存储器进行刷新率转换，得到两个第二刷新率的第四视频；通过所述运动补偿模块将每个所述第四视频进行运动补偿，得到两个第四运动补偿视频；将每个第四运动补偿视频进行协议编码，得到两个区域视频；将两个区域视频进行合并，得到第二刷新率的目标视频。

在本实施例中，第一刷新率为60Hz，第二刷新率为120Hz，此时前端8KSoC输出的视频信号源为8K60Hz画面，通过VbyOne协议发送到FPGA的接收端，其中需要32lane差分信号(每lane速率为2.97Gbps)才能满足8K60Hz的传输带宽最低需求(备注：8K60Hz的传输带宽约90Gbps，至少要求32 lane VbyOne信号才能满足传输需求。而VbyOne协议只能传输16lane，本发明故将16lane的8K60Hz的源视频分布输入至每个所述逻辑芯片中，通过VbyOne协议进行解码，得到每个所述逻辑芯片对应的第三解码视频，其中，前16lane传输的是8K60Hz视频的左半屏画面，后16lane传输的是8K60Hz视频的右半屏画面。然后将每个所述第三解码视频均通过所述双倍速率同步动态随机存储器进行刷新率转换，得到每个所述逻辑芯片对应的第四视频；这样第四视频有两个，通过所述运动补偿模块将每个所述第四视频进行运动补偿，得到每个所述逻辑芯片对应的第四运动补偿视频，第四运动补偿视频有两个，接着将每个第四运动补偿视频通过VbyOne协议进行协议编码，得到每个所述逻辑芯片对应的区域视频；实际中，8K120Hz的传输带宽约180Gbps至少要求64lane的VbyOne信号才能满足传输需求)。在本实施例中，两个区域视频分别为左右半屏视频。最 终将两个区域视频进行合并，得到第二刷新率的目标视频。在本实施例中，FPGA#1的作用是对接收端收到的VbyOne信号(16lane)进行协议解码，解码出左半屏画面之后，再将画面的刷新率从60Hz转换到120Hz，最后使用VbyOne协议对该120Hz左半屏画面编码成32 lane VbyOne信号发送到8K120Hz Tcon板端(Tcon Board)，Tcon板驱动并点亮8K120Hz显示模组。相同地，FPGA#2的作用与FPGA#1一样。此外两颗FPGA之间可互传像素时钟同步信号，确保输出到Tcon板的左、右半屏画面时间上完全同步，避免出现画面撕裂问题。

在另一种实现方式中，当所述第一刷新率等于所述第二刷新率时，相当于源视频的刷新率不变，通过刷新率转换之前和之后的刷新率不变，此时采用一个逻辑芯片即可。在本实施例中，视频源为8K60Hz，当显示模组也为8K60Hz时，1颗FPGA芯片内部的模块与图4之中的FPGA#1部分(或者FPGA#2部分)一致。此时，仅需要1颗FPGA即可实现全部功能，且与8K120Hz架构图(如图4)使用相同的硬件电路、相同FPGA芯片、以及FPGA芯片内部相同的模块。不同点在于只需使用1颗FPGA(如图5中举例以FPGA#1说明)以及FPGA内部的模块预设置不同。

当所述第一刷新率等于所述第二刷新率时，通过第一通信协议进行解码，得到第一解码视频；将所述第一解码视频通过所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第一视频；通过所述运动补偿模块将所述第一视频进行运动补偿，得到第一运动补偿视频；将所述第一运动补偿视频进行协议编码，得到第二刷新率的目标视频。

具体地，第一通信协议为HDMI2.1/DP1.4，此时，视频源来自机顶盒/电脑，通过HDMI2.1/DP1.4接口输入，当第一刷新率等于第二刷新率时，比如输入8K60Hz的源视频，目标视频为8K60Hz，先通过HDMI2.1/DP1.4协议将8K60Hz的源视频进行解码，得到第一解码视频。然后将所述第一解码视频通过所述双倍速率同步动态随机存储器进行刷新率转换，得到第二刷新率的第一视频；此时为了保持8K60Hz的FPGA芯片内部模块结构和8K120Hz的FPGA芯片内部模块结构相同，故FPGA芯片仍然包括双倍速率同步动态随机存储器，只是不做插值，使得输出和输入的数据速率相同，这样，得到的第一视频和第一解码视频的刷新率相同。然后通过所述运动补偿模块将所述第一视频进行运动补偿，得到第一运动补偿视频；这样，第一运动补偿视频呈现更真实细腻的显示效果，同时可减少运动拖影、运动抖动的问题，使得运动画面更加流畅清晰。最后将所述第一运动补偿视频进行HDMI2.1/DP1.4协议编码，得到第二刷新率的目标视频。

进一步地，两颗FPGA无约束关系，可任意调换位置，本发明中的FPGA内部模块的实现方式如下：

两颗FPGA的内部模块部分，如图4所示。其中FPGA#1与FPGA#2所处理的数据总量、 实现的功能是相同的(不同点在于FPGA#1处理的是左半屏图像数据，FPGA#2处理的是右半屏图像数据)，因此FPGA#1与FPGA#2内部模块是一致的。

在FPGA#1内部，VbyOne协议解码模块或者HDMI2.1/DP1.4协议解码模块解码输出左半屏的图像数据，将会缓存在异步FiFo之中(该FiFo容量较小，例如8K解析度半行3840个像素存储空间)，然后在FPGA#1与FPGA#2内部的输入端帧同步控制模块的约束下，使得FPGA#1中的左半屏图像数据与FPGA#2中的右半屏图像数据在时间上同步对齐，输出给后端的DDR读写控制模块，同时也输出给后端的双口RAM1模块(双口RAM1的缓存容量约为5行,每行7680个像素，用于运动补偿模块做插值计算)。

其中输入端帧同步控制模块负责约束两颗FPGA收到的左右半屏图像数据，实现时序如图6所示，图中表示了一帧时间内图像的数字信号时序图，其中一帧有M行，每行有N个像素(即8K画面M＝4320；N＝7680)。此时FPGA#1需要传输给FPGA#2的输入帧同步信号包括：(1)Pixel CLK1：左半屏图像像素时钟，频率约75MHz，该时钟由FPGA#1内部的PLL产生；(2)输入DE1：左半屏图像数据有效信号，该信号由前端VbyOne协议解码模块或者HDMI2.1/DP1.4协议解码模块产生，当该信号高表示此时的像素数据有效。相同地，FPGA#2需要传输给FPGA#1的输入帧同步信号包括Pixel CLK2：右半屏图像像素时钟，频率约75MHz，该时钟由FPGA#2芯片内部的PLL产生；(3)输入DE2：右半屏图像数据有效信号，该信号由前端VbyOne协议解码模块或者HDMI2.1/DP1.4协议解码模块产生，当该信号高表示此时的像素数据有效。经过上述的信号互传，FPGA#1将计算出与FPGA#2内部像素数据的时间差(如图6中举例为FPGA#1(左半屏)的输入像素数据比FPGA#2(右半屏)的输入像素数据快2个时钟周期)。相同地，FPGA#2也会计算出与FPGA#1内部像素数据的时间差(即FPGA#2(右半屏)的输入像素数据比FPGA#1慢2个时钟周期)。之后可在预设的位置触发帧同步(如图6中举例位置为FPGA#2的输入第1行第1个像素数据开始触发帧同步，实际应用当中可依据异步FiFo的容量来选择触发位置)，在触发位置开始将从异步FiFo连续读取出缓存的图像数据。通过以上步骤，即可实现两颗FPGA输入的左右半屏图像数据，在时间上保证每一帧都是同步对齐的，避免出现左右半屏输入图像画面撕裂问题。输入端8K60Hz帧同步，以及输出端8K120Hz帧同步。使用异步FiFo(小容量)作为图像输入端缓存器。

DDR读写控制模块，负责将前一模块(异步FiFo)送出的图像数据，实时地写入到DDR存储单元中。与此同时，在输出端帧同步控制模块的约束下，从DDR存储单元中连续读取前一帧的图像数据，并送出给双口RAM2模块(双口RAM2的缓存容量约为5行,每行7680个像素，用于运动补偿模块做插值计算)。使用双口RAM(大容量)作为图像输出端缓存 器，便于运动补偿模块的插值计算。

输出端帧同步控制模块，其功能是自主产生8K120Hz图像的像素扫描总时序，其中两颗FPGA通过输出帧同步信号联系，保证两颗芯片内部的8K120Hz扫描时序每一帧都是同步对齐的。其中，可预设其中一颗FPGA自主产生8K120Hz像素扫描的DE信号(如图7中的举例为FPGA#1自主产生并输出DE1信号)，而后将此信号传输到另一颗FPGA(如图7中的举例为FPGA#2)，另一颗FPGA芯片将采样到此信号，但是因为采样需要耗时1个时钟周期，所以FPGA#2接收到来自FPGA#1的DE1信号将延时1时钟。

所以输出端帧同步模块，需要在FPGA#1与FPGA#2之间传输的同步信号只有一个：8K120Hz像素扫描的DE信号。其中，可预设FPGA#1传输到FPGA#2，也可预设FPGA#2传输到FPGA#1(如图7中的举例为FPGA#1传输到FPGA#2)。

在输出端帧同步模块中，可预设触发帧同步位置(如图7之中的举例，其触发帧同步位置为FPGA#2接收到来自FPGA#1的DE1信号的第1行第1个像素数据位置)，经过帧同步处理之后，FPGA#1与FPGA#2的输出DE将同步对齐，如图7所示，FPGA#1芯片内输出端帧同步模块内部的同步之后的自产生输出DE 1，与FPGA#2芯片内输出端帧同步模块内部的同步之后的自产生输出DE2将同步对齐。

在FPGA#1芯片内部的[输出端帧同步模块]之中，同步之后的自产生输出DE1信号将控制着[DDR读写控制模块]，从DDR存储单元读取上一帧的像素图像数据(左半屏)。

相同地，在FPGA#2芯片内部的[输出端帧同步模块]之中，同步之后的自产生输出DE2信号将控制着[DDR读写控制模块]，从DDR存储单元读取上一帧的像素图像数据(右半屏)。

从DDR存储单元连续读取到前一帧图像数据，将会缓存到双口RAM2之中。运动补偿模块将收到双口RAM1的当前帧(第K帧)图像数据，以及双口RAM2中的前一帧(第K-1帧)图像数据，运动补偿模块将会对这两帧8K60Hz的图像数据进行分析计算，并输出带有运动补偿效果的8K120Hz图像，如图8所示。输出的带有运动补偿的8K120Hz图像具有运动增强效果，可减少画面拖影、抖动问题，使得运动场景更加流畅清晰。

FPGA#1最后将带有运动补偿的8K120Hz图像(左半屏)使用VbyOne协议进行协议编码成32 lane VbyOne信号，发送到后端Tcon板，驱动点亮左半屏幕。FPGA#2最后将带有运动补偿的8K120Hz图像(右半屏)使用VbyOne协议进行协议编码成32 lane VbyOne信号，发送到后端Tcon板，驱动点亮右半屏幕。

得到第二刷新率的目标视频后，就可以执行如图3所示的如下步骤：S300、将所述目标视频输入显示模组，并通过所述显示模组显示。

在本实施例中，显示模组为Tcon板，将所述目标视频输入到后端Tcon板后，驱动点亮 显示模组。

基于上述实施例，本发明还提供了一种智能终端，其原理框图可以如图9所示。该智能终端包括通过系统总线连接的处理器、存储器、网络接口、显示屏、温度传感器。其中，该智能终端的处理器用于提供计算和控制能力。该智能终端的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该智能终端的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种显示控制方法。该智能终端的显示屏可以是液晶显示屏或者电子墨水显示屏，该智能终端的温度传感器是预先在智能终端内部设置，用于检测内部设备的运行温度。

本领域技术人员可以理解，图9中的原理图，仅仅是与本发明方案相关的部分结构的框图，并不构成对本发明方案所应用于其上的智能终端的限定，具体的智能终端可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种智能终端，包括有存储器，以及一个或者一个以上的程序，其中一个或者一个以上程序存储于存储器中，且经配置以由一个或者一个以上处理器执行所述一个或者一个以上程序包含用于进行以下操作的指令：

获取第一刷新率的源视频；

将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于或者等于第二刷新率；

将所述目标视频输入显示模组，并通过所述显示模组显示。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

综上所述，本发明公开了一种显示控制方法、显示控制装置、智能终端及存储介质， 所述方法包括：获取第一刷新率的源视频；将所述源视频进行刷新率转换，得到第二刷新率的目标视频；其中，所述第一刷新率小于或者等于第二刷新率；将所述目标视频输入显示模组，并通过所述显示模组显示。本发明可以将低刷新率的源视频转化为更高刷新率的视频，使得用户能观看到更加流畅清晰的视频画面。

详细效果描述为：

本发明提出了一种8K120Hz显示控制系统及显示装置，支持将8K60Hz输入信源刷新率转换到120Hz输出并驱动显示模组(包括但不限于LCD、LED 8K120Hz显示大屏)，与现有的8K120Hz显示驱动方案(如图1)相对比，具有更真实细腻的显示效果，同时可减少运动拖影、运动抖动的问题，使得运动画面更加流畅清晰。此系统可打破现有的数字电视广播网络无8K120Hz信源的瓶颈，保证8K120Hz用户端的最优显示，并且系统运行可靠性高，生产成本低，便于快速推广。

本发明采用2颗中等逻辑资源的FPGA芯片即可实现全部功能，相对于只使用1颗大容量逻辑资源FPGA芯片成本更低。(原因：8K120Hz超高清显示的算法若只通过一颗FPGA芯片实现，由于超高清算法的复杂度很高，数据处理量很大，其所需要的逻辑资源也是非常高的，因此实现8K120Hz所采用的一颗FPGA芯片需要选用资源量大、专用差分高速收发器(Serdes)较多的高级FPGA芯片，其成本是非常昂贵的)。其次，本发明使用的两颗中等逻辑资源的FPGA，内部模块完全相同，开发程序也完全相同，可加快工程开发所耗时间。

本发明可根据实际需求应用，在同硬件、同平台下即可适用于市场上的两种显示模组(8K60Hz显示模组、8K120Hz显示模组)增加布局市场灵活性，进一步节省采购成本。

应用更广泛，可应用于没有SoC的商业显示设备(包括但不限于商业广告显示屏)，直接使用电脑(或机顶盒)输出HDMI2.1或者DP信号，接入本发明所示的系统(如图3)，即可驱动点亮该商业显示设备。

基于上述实施例，本发明公开了一种显示控制方法，应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。