一种半导体功率器件及其制作方法

技术领域

本发明涉及半导体器件技术领域，具体涉及一种半导体功率器件及其制作方法。

背景技术

随着产品应用的发展，对功率金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect-Transistor，MOSFET)器件的可靠性的要求越来越高，普通的MOSFET由于设计的局限性，终端结构器件耐压没有充分提高，器件体内的电势分布很不均匀，从而不能起到分压环的作用，使得功率器件通过高温反偏(High TemperatureReverse Bias，HTRB)带来了很大的难度，从而对器件的可靠性带来潜在的风险。

发明内容

本发明提出了一种半导体功率器件及其制作方法，通过本发明提供的半导体功率器件及其制作方法，提高半导体器件的耐压，能够提高半导体功率器件的可靠性，提升器件性能。

为解决上述技术问题，本发明是通过如下的技术方案实现的。

本发明提出一种半导体功率器件，至少包括：

衬底，包括终端沟槽区和源区；

多个源区沟槽，设置在所述源区的所述衬底内；

栅区沟槽，设置在所述终端沟槽区和所述源区之间的所述衬底内，且栅区沟槽的深度大于所述源区沟槽的深度；以及

多个终端主沟槽，设置在所述终端沟槽区的所述衬底内，所述终端主沟槽的深度等于所述栅区沟槽的深度，且由所述源区至所述终端沟槽区的方向，所述终端主沟槽的开口宽度递增。

在本发明一实施例中，所述终端主沟槽至少包括第一终端主沟槽、第二终端主沟槽和第三终端主沟槽。

在本发明一实施例中，所述第一终端主沟槽靠近所述栅区沟槽设置，所述第三终端主沟槽远离所述栅区沟槽设置，所述第二终端主沟槽设置在所述第一终端主沟槽和所述第三终端主沟槽之间。

在本发明一实施例中，所述半导体功率器件还包括截止沟槽，所述截止沟槽设置在所述第三终端主沟槽远离所述第二终端主沟槽的一侧。

在本发明一实施例中，所述第一终端主沟槽、所述第二终端主沟槽和、所述第三终端主沟槽和所述截止沟槽的开口宽度呈等差数列，且公差为0.1μm-1.5μm。

在本发明一实施例中，相邻的所述终端主沟槽以及所述截止沟槽与相邻的所述终端主沟槽之间的距离相等。

在本发明一实施例中，所述栅区沟槽的开口宽度大于所述源区沟槽的开口宽度，小于所述终端主沟槽的开口宽度。

在本发明一实施例中，所述栅区沟槽的与所述源区沟槽的深度差为0.1μm～0.5μm。

在本发明一实施例中，所述栅区沟槽与邻近的所述终端主沟槽之间的距离大于相邻的所述终端主沟槽之间的距离。

本发明还提供一种半导体功率器件的制作方法，至少包括以下步骤：

提供一衬底，所述衬底包括终端沟槽区和源区；

在所述源区的所述衬底内形成多个源区沟槽；

在所述终端沟槽区和所述源区之间的所述衬底内形成栅区沟槽，且栅区沟槽的深度大于所述源区沟槽的深度；以及

在所述终端沟槽区的所述衬底内形成多个终端主沟槽，所述终端主沟槽的深度等于所述栅区沟槽的深度，且由所述源区至所述终端沟槽区的方向，所述终端主沟槽的开口宽度递增。

在本发明一实施例中，多个所述终端主沟槽依次通过刻蚀形成。

综上所述，本发明提供一种半导体功率器件及其制作方法，能够提高器件的击穿电压，提高半导体功率器件的耐压。通过控制终端主沟槽和截止沟槽的开口宽度呈等差数列递增，终端结构稳定，电势分布均匀，极大改善了器件的可靠性。提高了高温反偏的可靠性，提高半导体功率器件的性能。半导体功率器件的制作工艺与现有制作工艺兼容，有利于半导体器件功率的批量生产。

当然，实施本发明的任一方式并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例中半导体功率器件的平面分布示意图。

图2为沿图1沿A-A方向形成硬质掩膜层和第一光阻层的剖视图。

图3为沿图1沿A-A方向形成源区沟槽和栅区沟槽的剖视图。

图4为沿图1沿A-A方向形成第二光阻层的剖视图。

图5为沿图1沿A-A方向形成第一终端主沟槽的剖视图。

图6为沿图1沿A-A方向形成多个终端主沟槽和截止沟槽的剖视图。

图7为沿图1沿A-A方向形成栅极介质层和栅极材料层的剖视图。

图8为沿图1沿A-A方向形成P型阱区的剖视图。

图9为沿图1沿A-A方向形成N型源区的剖视图。

图10为沿图1沿A-A方向形成第一接触孔和第二接触孔的剖视图。

图11为沿图1沿A-A方向形成金属层的剖视图。

图12为本发明一实施例中半导体功率器件的示意图。

图13为本发明对比例中半导体功率器件的示意图。

图14为图13半导体功率器件的终端仿真结构及电势分布示意图。

图15为图14沿A1-A1方向的横向电势分布示意图。

图16为图14沿A2-A2方向的横向电势分布示意图。

图17为图14沿A3-A3方向的横向电势分布示意图。

图18为图12半导体功率器件的终端仿真结构及电势分布示意图。

图19为图18沿B1-B1方向的横向电势分布示意图。

图20为图18沿B2-B2方向的横向电势分布示意图。

图21为图18沿B3-B3方向的横向电势分布示意图。

图22为图14仿真结构器件整体电场分布及沿A2-A2方向的横向电场分布示意图。

图23为图18仿真结构器件整体电场分布及沿B2-B2方向的横向电场分布示意图。

标号说明：

10、衬底；100、源区；200、栅区；300、终端沟槽区；11、硬质掩膜层；12、第一光阻层；121、第一凹部；122、第二凹部；13、源区沟槽；14、栅区沟槽；15、第二光阻层；151、第三凹部；161、第一终端主沟槽；162、第二终端主沟槽；163、第三终端主沟槽；164、截止沟槽；17、栅极介质层；18、栅极材料层；19、栅区连接沟槽；191、栅区接触孔；20、P型阱区；201、栅区场限环；202、第一终端场限环；203、第二终端场限环；204、截止场限环；205、附加截止场限环；21、N型源区；22、介质层；231、第一接触孔；232、第二接触孔；241、源区金属；242、栅区金属；243、终端金属；25、背面金属层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。

请参阅图1所示，本申请提供一种半导体功率器件的平面布局示意图，半导体功率器件例如包括衬底10以及设置在衬底10上的源区沟槽13、栅区沟槽14、终端主沟槽和截止沟槽164。其中，栅区沟槽14与源区沟槽13垂直分布，栅区沟槽14、终端主沟槽和截止沟槽164平行分布。栅区沟槽14的宽度大于源区沟槽13的宽度。终端主沟槽至少包括第一终端主沟槽161、第二终端主沟槽162和第三终端主沟槽163，从源区沟槽向终端主沟槽的方向，第一终端主沟槽161、第二终端主沟槽162、第三终端主沟槽163和截止沟槽164的宽度呈等差数列递增，能够使功率器件的电势分布均匀，提高器件的性能。半导体功率器件还包括栅区连接沟槽19，设置在栅区沟槽14相对于源区沟槽13的一侧，且栅区连接沟槽19与栅区沟槽14垂直分布，且栅区连接沟槽19远离栅区沟槽14的一侧设置有栅区接触孔191，以便于后续和栅区金属层的连接。且本申请中的终端主沟槽的分布应用在不同半导体功率器件中，提高功率器件的性能。本申请还提供半导体功率器件的制作方法，以图1中A-A方向的剖视图对制作方法进行阐述。

请参阅图1至图2所示，在本发明一实施例中，提供一衬底10，衬底10包括源区100、栅区200和终端沟槽区300，栅区200和终端沟槽区300定义为终端区，在终端沟槽区300远离栅区200的一侧，还设置划片槽区(图中未显示)，以对半导体功率器件进行划片，在实施例中，不做详细描述。其中，衬底10例如选自碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、磷化铟(InP)、砷化镓(GaAs)、硅锗(GeSi)、蓝宝石、硅片或者其它III/V族化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如选择硅片，且衬底10例如N型掺杂衬底。在其他实施例中，衬底10依据制作的半导体功率器件进行选择。

请参阅图2所示，在本发明一实施例中，在衬底上形成硬质掩膜层11，硬质掩膜层11例如为氧化硅(SiO

请参阅图2所示，在本发明一实施例中，在形成硬质掩膜层11后，在硬质掩膜层11上形成第一光阻层12，对第一光阻层12进行曝光和显影等工艺，在第一光阻层12上形成多个第一凹部121和第二凹部122。其中，第一凹部121暴露源区100上部分硬质掩膜层11，以定义源区沟槽的位置，第二凹部122暴露栅区200上部分硬质掩膜层11，以定义栅区沟槽的位置。在本实施例中，第二凹部122的开口大于第一凹部121的开口。

请参阅图2至图3所示，在本发明一实施例中，在形成第一凹部121和第二凹部122后，以第一光阻层12为掩膜，通过干法刻蚀或湿法刻蚀去除第一凹部121和第二凹部122暴露的硬质掩膜层11和部分衬底10，形成源区沟槽13和栅区沟槽14。在本实施例中，例如通过干法刻蚀去除硬质掩膜层11和部分衬底10，且干法刻蚀的刻蚀气体例如包括氯气(Cl

请参阅图3所示，在本发明一实施例中，源区沟槽13的深度具体依据半导体功率器件的制作要求进行确定。其中，由于第二凹部122的开口大于第一凹部121的开口，形成的栅区沟槽14的开口宽度大于源区沟槽13的开口宽度，具体宽度差依据制作要求进行选择。且在刻蚀过程中，因凹部开口不同，形成的栅区沟槽14的深度大于源区沟槽13的深度，深度差例如为0.1μm-0.5μm，可以通过对凹部开口大小以及刻蚀条件，控制源区沟槽13和栅区沟槽14的开口宽度差以及深度差。在其他实施例中，深度差也可以依据半导体功率器件的设计进行确定，以分散电势分布，提高半导体功率器件的耐压。

请参阅图3至图4所示，在本发明一实施例中，在形成源区沟槽13和栅区沟槽14后，在硬质掩膜层11上、源区沟槽13和栅区沟槽14内重新形成第二光阻层15，对第二光阻层15进行曝光和显影等工艺，在第二光阻层15上形成第三凹部151，第三凹部151暴露终端沟槽区300上部分硬质掩膜层11，以定义第一终端主沟槽的位置。在本实施例中，第三凹部151的开口大于第二凹部的开口。

请参阅图4至图6所示，在本发明一实施例中，在形成第三凹部151后，以第二光阻层15为掩膜，通过干法刻蚀或湿法刻蚀去除第三凹部151暴露的硬质掩膜层11和部分衬底10，形成第一终端主沟槽161，第一终端主沟槽161的深度和栅区沟槽14的深度相等。在形成第一终端主沟槽161后，例如通过湿法刻蚀或灰化处理去除第二光阻层15，再次形成新的光阻层，重复形成第一终端主沟槽161的过程，形成第二终端主沟槽162。重复上述终端主沟槽的形成步骤，依次在衬底10内形成多个终端主沟槽和截止沟槽164。因多个终端主沟槽和截止沟槽的开口宽度不同，通过分步进行刻蚀，以确保多个终端主沟槽和截止沟槽的深度相等。

请参阅图6所示，在本发明一实施例中，不限制终端主沟槽的个数，例如为3-5个，又例如为三个，即至少包括第一终端主沟槽161、第二终端主沟槽162和第三终端主沟槽163。其中，第一终端主沟槽161、第二终端主沟槽162、第三终端主沟槽163和截止沟槽164由源区100至终端沟槽区300的方向依次设置在终端沟槽区300内，且第一终端主沟槽161、第二终端主沟槽162、第三终端主沟槽163和截止沟槽164的开口宽度依次增大，且呈等差数列排布，且公差例如为0.1μm-1.5μm。第一终端主沟槽161、第二终端主沟槽162和第三终端主沟槽163的深度与栅区沟槽14的深度相等，即大于源区沟槽13的深度，且第一终端主沟槽161的开口宽度大于栅区沟槽14的开口宽度。在本发明一实施例中，第一终端主沟槽161的开口宽度例如为0.2μm-1.2μm。通过控制终端主沟槽和截止沟槽的开口宽度，使半导体功率器件的电势均匀分布，从而大幅改善半导体功率器件的性能。通过控制栅区沟槽、终端主沟槽和截止沟槽的深度大于源区沟槽的深度，有利于提高器件的击穿电压，提升器件性能。

请参阅图6至图7所示，在本发明一实施例中，在形成多个终端主沟槽和截止沟槽164后，去除硬质掩膜层11，硬质掩膜层11例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等，以减少对衬底10的损伤。在去除硬质掩膜层11后，在源区沟槽13、栅区沟槽14、终端主沟槽和截止沟槽164的侧壁和底部以及衬底10的表面上形成栅极介质层17。在本实施例中，栅极介质层17例如为氧化硅，且例如通过热氧化法、原位水汽生长法或化学气相沉积等方法形成，又例如通过干氧氧化或湿氧氧化法形成。在形成过程中，反应温度例如为1000℃～1150℃，又例如1050℃，通入混有少量氢气的氧气，氢气和氧气在衬底10的表面和沟槽内壁上形成水蒸气、OH自由基和O自由基等物质的混合物，与暴露的硅发生氧化反应，形成栅极介质层17。控制氢气和氧气的比例以及气体流量，控制栅极介质层17的厚度，本发明并不限制栅极介质层17的厚度，可根据制作的半导体功率器件的要求进行选择，发明不作具体限定。

请参阅图6至图7所示，在本发明一实施例中，在栅极介质层17形成后，栅极介质层17上沉积栅极材料层18，直至凸出于衬底10的表面，且栅极材料层18例如为金属栅极材料或多晶硅材料等。在本实施例中，栅极材料层18例如为N型掺杂的多晶硅材料，掺杂离子例如为磷(P)、砷(As)或锡(Sn)等N型离子。且栅极材料层18例如通过低压化学气相沉积法等方法制备，然后采用平坦化工艺，例如通过化学机械抛光工艺对栅极材料层18进行平坦化工艺，确保沟槽内的栅极材料层18的顶部与栅极介质层17的顶部在同一平面内。再对源区沟槽13、栅区沟槽14、终端主沟槽和截止沟槽164内的栅极材料层18进行回刻，使栅极材料层18的表面略低于衬底10的表面。

请参阅图7至图8所示，在本发明一实施例中，在回刻栅极材料层18后，以衬底10上的栅极介质层17为离子注入缓冲层，向整个衬底10内注入硼(B)或氟化硼离子等P型杂质，在衬底10内形成P型阱区20，P型阱区20从衬底10的表面向衬底10内延伸，且P型阱区20深度小于源区沟槽13的深度。其中，P型阱区20杂质的注入浓度例如为1×10

请参阅图8至图9所示，在本发明一实施例中，在形成P型阱区20后，源区100的P型阱区20内注入砷(As)或锡(Sn)等N型杂质，以形成N型源区21，N型源区21从衬底10的表面向衬底10内延伸，且N型源区21深度小于P型阱区20的深度。其中，N型源区21的杂质的注入浓度例如为1×10

请参阅图9所示，在本发明一实施例中，在形成P型阱区20后，将栅区沟槽14和第一终端主沟槽161之间的P型阱区20定义为栅区场限环201，第一终端主沟槽161和第二终端主沟槽162之间的P型阱区20定义为第一终端场限环202，第二终端主沟槽162和第三终端主沟槽163之间的P型阱区20定义为第二终端场限环203，第三终端主沟槽163和截止沟槽164之间的P型阱区20定义为截止场限环204，将截止沟槽164远离第三终端主沟槽163一侧的P型阱区20定义为附加截止场限环205，即截止沟槽164与划片槽区之间的P型阱区20定义为附加截止场限环205。其中，第一终端场限环202和第二终端场限环203定义为沟槽主场限环，栅区场限环201、第一终端场限环202、第二终端场限环203、截止场限环204和附加截止场限环205定义为终端场限环。在本实施例中，栅区场限环201的宽度例如为10μm～12μm，以确保栅区金属的可靠性，由于栅区金属可靠性对其宽度要求的原因，附加截止场限环205的宽度例如为5μm～10μm。第一终端场限环202、第二终端场限环203、截止场限环204的宽度相等，但第一终端主沟槽161、第二终端主沟槽162、第三终端主沟槽163和截止沟槽164的宽度递增，因此，第一终端场限环202、第二终端场限环203和截止场限环204之间的间距增加，使电势均匀分布，从而大幅改善器件的性能。

请参阅图9至图10所示，在本发明一实施例中，在形成N型源区21后，去除衬底10上的栅极介质层17，栅极介质层17例如通过干法刻蚀或湿法刻蚀去除。在本实施例中，例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或BOE溶液等。在衬底10、栅极介质层17和栅极材料层18上形成介质层22，其中，介质层22例如为氧化硅、氟化硅(SiF)、碳氧化硅(SiOC)或氟氧化硅(SiOF)等低介电常数(Low-K)材料，且介质层22例如通过化学气相沉积或低压化学气相淀积法(Low Pressure Chemical Vapor Deposition，LPCVD)等方法沉积，介质层22的厚度依据制作要求进行选择。

请参阅图10所示，在本发明一实施例中，在形成介质层22后，刻蚀介质层22和部分衬底10，形成接触孔开口(图中未显示)。在形成接触孔开口后，在接触孔开口底部进行BF

请参阅图1、图10至图11所示，在本发明一实施例中，在形成接触孔后，在介质层22和接触孔上形成金属层，金属层例如为金属铝层等，且金属层例如通过物理气相沉积等方法沉积，其沉积的厚度例如为3μm-5μm，又例如为4μm等。在形成金属层后，在金属层上形成图案化的光阻层(图中未显示)。对金属层进行刻蚀，形成源区金属241、栅区金属242和终端金属243。其中，源区金属241设置在第一接触孔231上，并连通第一接触孔231，栅区金属242设置在栅区沟槽14上，栅区金属242与栅区接触孔191连通，终端金属243设置在第终端主沟槽和截止沟槽164上，且与第二接触孔232连通。

请参阅图11和图12所示，在本发明一实施例中，在衬底10上形成金属层后，在衬底10的背面形成背面金属层25。具体的，在衬底10相对于金属层的一侧，对衬底10进行减薄，且衬底10减薄的厚度例如为100μm～200μm，在减薄衬底10后，再形成背面金属层25。背面金属层25例如为金属钛、镍或银等层组成的复合金属层，且背面金属层25例如通过物理气相沉积等方法沉积，其沉积的厚度例如为1μm-3μm。本实施例提供的半导体功率器件，终端结构稳定，电势分布均匀，极大改善了器件的可靠性，特别是高温反偏的可靠性，提高半导体功率器件的耐压水平，提高器件性能。且本申请提供的半导体功率器件的制作工艺与现有制作工艺兼容，有利于半导体功率器件的批量生产。

请参阅图13所示，在本发明一对比实施例中，在形成半导体功率器件时，栅区沟槽14、终端主沟槽以及截止沟槽164的深度和源区沟槽13的深度相等，且栅区沟槽14的开口宽度大于源区沟槽13的开口宽度，小于终端主沟槽以及截止沟槽164的开口宽度，第一终端主沟槽161、第二终端主沟槽162以第三终端主沟槽163的开口宽度等于截止沟槽164的开口宽度。栅区场限环201的宽度例如为10μm～12μm，以确保栅区金属的可靠性，为防止栅区金属出现裂开等缺陷，附加截止环105的宽度例如为5μm～10μm。第一终端场限环202、第二终端场限环203、截止场限环204和附加截止场限环205的宽度相等，且相邻之间的场限环的的间距相等。在本实施例中，在半导体功率器件中，电势分布很不均匀，场限环不能起到分压环的作用，造成一些场限环没有分压，另一些场限环承担的电压过大，使得器件通过高温反偏(HTRB)带来了很大的风险，从而对器件的可靠性带来潜在的风险。

请参阅图13至图17所示，在本发明一对比实施例中，示出了图13所示的半导体功率器件终端仿真结构及电势分布示意图。图15是图14沿A1-A1方向的横向电势分布示意图，图16是图14沿A2-A2方向的横向电势分布示意图，图17是图14沿A3-A3方向的横向电势分布示意图。从图15中可以看出，第一终端场限环202、第二终端场限环203、截止场限环204和附加截止场限环205承担的耐压分别为23V、6V、5V和4V，四个场限环的耐压很不均匀，特别是第一终端场限环202的耐压比第二终端场限环203、截止场限环204和附加截止场限环205的耐压平均高18V。从图16和图17可以看出，第一终端场限环202下方的电势相比第二终端场限环203、截止场限环204和附加截止场限环205下方的电势有剧烈的上升，使得电势分布很不均匀。因此，造成半导体功率器件的电势分布不均匀，使得器件通过高温反偏带来了很大的风险，从而对器件的可靠性带来潜在的风险，不利于功率器件的使用。

请参阅图12、图18至图21所示，在本发明一实施例中，示出了图12提供的半导体功率器件终端仿真结构及电势分布示意图。图19是图18沿B1-B1方向的横向电势分布示意图，图20是图18沿B2-B2方向的横向电势分布示意图，图21是图18沿B3-B3方向的横向电势分布示意图。从图18至图21的四个电势分布图可以看出，无论是终端场限环里面还是场限环下面的区域，电势分布都非常均匀，没有出现电势大幅上升的情况，有效解决了图13存在的沟槽型功率MOSFET器件中终端设计缺陷所带来的电势分布不均匀的问题，极大改善了器件的可靠性。

请参阅图22至图23所示，在本发明一实施例中，图22是图14的仿真结构器件整体电场电势分布及沿A2-A2方向的横向电场分布示意图，图23是图18的仿真结构器件整体电场分布及沿B2-B2方向的横向电场分布示意图。从这两个图可以看出，通过调整终端主沟槽和截止沟槽的宽度成等差数列排列，即从源区100至终端沟槽区的方向，沟槽宽度逐渐增大，能够改变电场分布，使半导体功率器件的电场分布由向下的大小递减的类锯齿形分布，变为向下的大小递减的类锯齿形电场分布加宽度逐渐增大的类波谷形电场分布，宽度逐渐增大的类波谷形电场分布能够使各个场限环下方的电势不断类似均匀增加，从而使电势均匀分布。通过重新调整终端沟槽的宽度，即栅区沟槽、终端主沟槽和截止沟槽的宽度逐渐增大起到了很大的作用，使在沿增大的沟槽横向展宽方向上(近似对应电场波谷的宽度)幅度逐渐减小的电场曲线积分即各个场限环的耐压基本稳定。上述仿真结构图18和图23中，源区沟槽与终端沟槽深度相同。对于终端沟槽深度大于源区沟槽的情况，电势分布的情况基本相同，都是近似均匀分布，但击穿电压更高。故本申请通过使栅区沟槽、终端主沟槽和截止沟槽的宽度逐渐增加且成等差数列排列，能极大改善电势分布的均匀性，从而提高器件可靠性。

综上所述，本发明提供一种半导体功率器件及其制作方法，通过控制终端沟槽的深度，提高器件的击穿电压，提高半导体功率器件的耐压。通过控制终端主沟槽和截止沟槽的开口宽度呈等差数列递增，终端结构稳定，电势分布均匀，极大改善了器件的可靠性。提高了高温反偏的可靠性，提高半导体功率器件的性能。半导体功率器件的制作工艺与现有制作工艺兼容，有利于半导体器件功率的批量生产。

在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。