半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

第五代移动通讯技术(5G)及人工智能(Artificial Intelligence,AI)应用的爆炸式增长导致全球数据中心(global data center)的数据流量呈指数级增长，从2016年的6.8皆位元组(zettabyte)(6.8×10

现今，基板行业领导者提供最好的主流细线宽/线距(L/S)(fine-line width/space)能力(转化为细间距能力)，是使用ABF(来自日本Ajinomoto Fine-Techno Company的Ajinomoto增层膜(build-up film))的增层制程(build-up processes)，视产品复杂性而定，可得到约6+微米(μm)/6+μm L/S或8+μm/9+μm的L/S。鉴于此些最好主流L/S增层能力，对于以往任何时候都大的层压基板尺寸及比以往任何时候都多的层数，基于BT树脂(bismaleimide triazine resin，由日本三菱瓦斯公司(Mitsubishi Gas Company)开发)及ABF树脂的大型面板(例如20”×24”)，将不可避免地导致层压基板制程中基板良率降低且成本增加。尽管基板业及相关设备行业持续努力在面板级基板处理中扩展到超细线宽及线距以减少已知应用的基板尺寸及层数，但距主流面板级增层基板制程可缩小到2μm/2μm的L/S且高良率的能力还落后几年，特别是对于需要前述空前的大基板尺寸及高层数的应用而言。

随着硅技术从5奈米发展到3奈米甚至更小，为了处理在可预见的未来爆炸式增长的数据流量，数据中心的处理器芯片功率持续增长，从CPU的300瓦(W)/芯片和GPU的700W/芯片到1000W甚至更高。对于某些AI应用(例如Cerebras的晶圆级SoC)，芯片功率已达到了惊人的20kW/芯片。不管用于封装这些先进芯片的先进SiP类型如何，此种失控的芯片功率趋势，给现今最先进的层压基板带来了严峻的热管理、制程及可靠性挑战，此些基板已经最大限度地发挥其对未来的先进IC及先进SiP的支持能力。

用于制造先进层压基板的BT及ABF树脂是已知热的不良导体。包含在核芯(core)的BT/玻璃纤维(glass fabric)的层压基板已知是热的不良导体。它们的导热率通常在0.3和0.6W/(m·K)之间，远低于硅(148W/(m·K))或铜(386W/(m·K))。先进层压基板具有高导热性以帮助消散由先进IC节点构建的高功率处理器产生的前所未有的热量，变得越来越重要。

为了最小化在芯片操作期间施加在层压基板与芯片(例如，处理器IC)之间或层压基板与硅中介层之间的覆晶(flip chip)接点上的应力，建议先进层压基板具有更接近于硅(～3ppm/℃)的热膨胀系数(coefficient of thermal expansion,CTE)。层压基板的热膨胀系数在x-y(或在平面)方向上通常为16～18ppm/℃，比在z方向上高得多。层压基板的高热膨胀系数会产生严重后果，特别是当涉及未来的HPC、数据中心及高端AI应用的大型芯片及/或大型硅中介层。层压基板与硅之间较大热膨胀系数不匹配会损坏焊点，因为层压基板的膨胀率高于大型硅中介层或硅芯片。芯片操作与热循环期间反复的膨胀不匹配会于焊点产生剪力(shear force)，此将产生应力并随时间的推移导致提早产生微裂纹的可靠性失效(micro-cracking reliability failure)。随基板尺寸、层数、芯片/中介层尺寸及芯片功率的增加，问题往往加剧。因此，为了缓解这个问题，急需定制大型多层先进层压基板，以同时实现先进IC及先进SiP缩小的超精细间距，且具有更低的有效热膨胀系数及更高的有效导热率(effective thermal conductivity)。

在涉及将二个或更多芯片连接到大的、高层数增层层压基板的先进SiP中，在需要更细的线宽、间距及凸块间距的二个芯片下方之层压基板中嵌入硅互连基板(其使用成熟硅技术制造)也是有助益的。一个典型例子是嵌入在层压基板中的英特尔EMIB(嵌入式多芯片互连桥)。嵌入在硅互连基板的物件，可以是被动元件或主动元件，可藉由在超出紧邻硅互连的区外的层压基板区域应用较粗线及间距，帮助提高基板良率。对于2.5D IC封装，硅中介层及支持硅互连的先进层压基板(嵌入或安装在层压基板上)均可考虑作为芯片承载基板。当使用2.5D硅中介层时，它们通常安装在先进层压基板上。

除了在先进层压基板中嵌入「被动硅互连桥」外，将「主动」开关DC-DC稳压器(及随附的电感器和/或电容器)，或所谓整合稳压器(integrated voltage regulator,IVR；将被动元件集成在同一封装中)从印刷电路板转移到处理器封装，也就是将IVR(或带有电感器及去耦电容器的稳压器)与处理器共封装(co-package)在同一封装体也是HPC、数据中心、AI及其它高端应用的产业趋势。此可显著地提高系统效率改善，并为占当今全球电力消耗1％～1.5％的数据中心节省多达30％～50％的系统能源。开关稳压器(switchingregulator)使用一个开关元件，其通常是一个或二个金属氧化物半导体场效应电晶体(metal-oxide semiconductor field-effect transistor,MOSFET)及一个能量存储设备(energy storage device)(电感器)，以有效地将输入电压调节至较低(「降压」)或更高(「升压」)的输出电压。直到近期，事实证明很难将电感器包含在封装内，此主要是由于电感器的尺寸相当大。大型及高层数基板提供了相对较大的未开发空间，可将IVR或稳压器(voltage regulator)及大型电感器(甚至去耦电容器)嵌入在先进SiP中。

发明内容

为了支持基于先进IC节点构建的未来先进高功率处理器，未来大型多层先进层压基板需同时具有(a)超细L/S(或等同于间距)；(b)低的有效的热膨胀系数及高的有效的导热率；(c)嵌入硅互连；及(d)嵌入接地及法拉第屏蔽(Faraday shielded)的稳压器。

实施例1：提供了一种半导体装置。半导体装置包括一核芯、一第一增层结构及一输入/输出导电结构。核芯具有一第一表面及一第二表面。第一增层结构形成于第一表面及/或第二表面上，且包括数个第一增层导电部。输入/输出导电结构形成于第一增层结构上方，且包括数个输入/输出导电部。其中输入/输出导电部的一输入/输出线宽/线距(L/S)与此些第一增层导电部之一第一L/S相异。

基于实施例1的实施例2：第一增层结构形成于核芯的第一表面上，半导体装置更包括一第二增层结构。第二增层结构形成于核芯之第二表面上且包括数个第二增层导电部。其中，输入/输出L/S或此些第二增层导电部之一第二L/S与此些第一增层导电部之第一L/S相异。

基于实施例1的实施例3：输入/输出L/S小于第一增层导电部的第一L/S。

基于实施例1的实施例4：输入/输出导电结构为一晶圆级或一面板级(panel-level)扇出(fanout)重布层(redistribution layer,RDL)结构或一晶圆后段制程(back-end-of-line,BEOL)结构。

基于实施例1的实施例5：第一增层结构位于核芯与输入/输出导电结构之间。

基于实施例1的实施例6：核芯包括数个介电层及数个导电孔。此些介电层系彼此堆叠。此些导电孔穿过此些介电层且电性连接第一增层结构与第二增层结构。

基于实施例1的实施例7：核芯包括数个复合金属块或一复合金属板。此些复合金属块或复合金属板具有数个开口或数个空腔。绝缘层包围此些复合金属块。此些导电孔穿过绝缘层并电性连接第一增层结构与第二增层结构。

基于实施例1的实施例8：半导体装置更包括一半导体元件，半导体元件电性连接且配置于输入/输出导电结构上，其中输入/输出导电结构系接地且受到法拉第屏蔽。

基于实施例1的实施例9：输入/输出导电部之最小的输入/输出L/S介于1微米至5微米之间。

基于实施例1的实施例10：半导体装置更包括一半导体晶圆及一冷却板。半导体晶圆具有一第一侧与一相对于第一侧的第二侧且包括形成于第二侧上的数个电路。冷却板配置于第一侧。其中，核芯、输入/输出导电结构、第一增层结构与第二增层结构形成用于互连之一基板(substrate for interconnection)，基板配置于半导体晶圆之第二侧，且透过输入/输出导电结构电性连接于位于半导体晶圆之第二侧之此些电路，并透过第二增层结构电性连接于一印刷电路板。

基于实施例1的实施例11：半导体装置更包括一散热器(heatsink)、一高导热性之散热片(heat spreader)及一支持整个芯片或数个小芯片(chiplets)的硅互连元件。散热片内具有或不具有活塞，且散热片位于散热器下方。其中此硅互连元件配置在具有高导热材料的一第一低应力导热层(low-stress thermal conductor layer)或位于散热器下方之第一低应力导热层之二侧之一热界面材料(thermal interface material)与输入/输出导电结构之间，且电性连接于输入/输出导电结构。其中，整个半导体装置透过风冷(aircooling)、直接芯片液冷(direct-to-chip liquid cooling)或液体浸没式(liquidimmersion cooling)的方式进行冷却。

基于实施例1的实施例12：半导体装置更包括一中介层、至少一存储元件及一处理器。中介层配置于输入/输出导电结构上。至少一存储元件配置于中介层上。处理器配置于中介层上。其中，至少一存储元件与处理器并排设置。

基于实施例1的实施例13：半导体装置更包括一中介层、至少一处理器及一存储元件。中介层配置于输入/输出导电结构上。至少一处理器配置于输入/输出导电结构或中介层上。存储元件安装在各处理器之顶部。

基于实施例1的实施例14：半导体装置更包括一电子元件、一包覆体及位于包覆体上一共形金属元件(conformal metal component)及一间隔屏蔽元件(compartmentshield component)。电子元件配置在用于互连之输入/输出导电结构上。包覆体形成于输入/输出导电结构上并包覆电子元件。共形金属元件及间隔屏蔽元件覆盖包覆体且电性连接于数个接地平面(ground plane)。

基于实施例1的实施例15：半导体装置更包括一半导体芯片，内埋于核芯。

实施例16：半导体装置的制造方法包括以下步骤：形成一核芯，其中核芯具有一第一表面及一第二表面；于第一表面及/或第二表面上形成一第一增层结构，其中第一增层结构包括数个第一增层导电部；以及，在第一增层结构上方形成一输入/输出导电结构，其中输入/输出导电结构包括数个输入/输出导电部。其中，输入/输出导电结构的一输入/输出L/S与第一增层导电部之一第一L/S相异。

基于实施例16的实施例17：其中第一增层结构形成于核芯的第一表面上；制造方法包括：形成一第二增层结构于核芯之第二表面上，其中第二增层结构包括数个第二增层导电部。其中，输入/输出L/S与此些第二增层导电部之一第二L/S相异。

基于实施例16的实施例18：输入/输出L/S小于第一增层导电部之L/S，最小之输入/输出L/S介于1μm至5μm之间。

基于实施例16之实施例19：输入/输出导电结构采用一晶圆级或一面板级扇出重布层制程或一晶圆后段制程制作。

基于实施例16的实施例20：制造方法更包括：配置一半导体元件在一基板之输入/输出导电结构上，其中半导体元件电性连接于输入/输出导电结构。

基于实施例16的实施例21：制造方法更包括：配置一电子元件在一基板之输入/输出导电结构上；形成一包覆体在输入/输出导电结构上，其中包覆体包覆电子元件；以及，形成一共形金属元件覆盖包覆体，其中共形金属元件电性连接于基板的数个接地平面。

基于实施例16的实施例22：制造方法更包括：埋入一半导体芯片在核芯内。

在阅读了以下各种附图中所示的优选实施例的详细描述之后，本发明的这些和其他目标对于本领域中具有通常知识者来说无疑将变得显而易见。

附图说明

图1绘示依照本揭露一实施例之半导体装置100的示意图。

图2绘示依照本揭露另一实施例的半导体装置200的示意图。

图3绘示依照本揭露另一实施例的半导体装置300的示意图。

图4绘示依照本揭露另一实施例的半导体装置400的示意图。

图5绘示依照本揭露另一实施例的半导体装置500的示意图。

图6绘示依照本揭露另一实施例的半导体装置10的示意图。

图7绘示依照本揭露实施例的半导体装置20的示意图。

图8绘示依照本揭露实施例的半导体装置30的示意图。

图9绘示依照本揭露实施例的半导体装置40的示意图。

图10绘示依照本发明另一实施例之半导体装置50的示意图。

图11A～11H绘示图2之半导体装置200的制造过程图。

图12A～12H绘示图4之半导体装置400的制造过程图。

附图标记说明

10,20,30,40,50,100,200,300,400,500:半导体装置

11:半导体晶圆

11s1:第一侧

11s2:第二侧

12,26:冷却板

13:基板

14:印刷电路板

11A:基材

11B:BEOL/RDL

11C:电路

21:散热器

22:硅互连元件

23:hat

24:第一低应力导热层

25:第二低应力导热层

31:中介层

32,42:存储元件

33,43:处理器

41:包覆体

51A:第一电子元件

51B:第二电子元件

52A:第一共形金属元件

52B:第二共形金属元件

53A:第一包覆体

53B:第二包覆体

54:金属

110,210,310,410:核芯

110b:第二表面

110u:第一表面

111,122,132,142:介电层

112,313:导电孔

120:第一增层结构

121:第一增层导电部

130:输入/输出导电结构

131:输入/输出导电部

140:第二增层结构

141:第二增层导电部

150:第一阻焊层

160:第二阻焊层

211A:第一介电层

211B:第二介电层

211C,314:导电部

211B1:凹陷

270:电子元件

271:导电接点

311:复合金属块

312,312A,312B,412,412A,412B:绝缘层

412a:凹陷

580:包覆体

C1:临时载体

具体实施方式

本发明关于大型、多层数、超细L/S层压基板的创建及制造—具有或不具有热膨胀匹配的高散热核芯，以及位于基板的主要核芯层具有或不具有嵌入式主动电路(例如IVR)及/或被动元件(例如，硅互连、电容器或电感器)，此远远领先于现今面板级基板行业的先进SiP及其它支持HPC、数据中心、AI及其它高端应用的高端覆晶封装能力。

随着先进的硅技术从5奈米(nm)缩小到2nm以支持HPC、数据中心和AI应用，即使结合2.5D硅中介层以取代先进层压基板的一些互连设计，仍需要更大(≥13公分(cm)宽度×13cm宽度)及更高层数(≥26层)、最先进的有机层压基板(organic laminate substrate)来满足先进处理器IC，前述先进处理器例如是中央处理器(central processing unit,CPU)、图形处理单元(graphics processing unit,GPU)、网络处理器(network processorunit,NPU)及现场可编程门阵列(field-programmable gate array,FPGA)。一个极端、先进或最先进的SiP，例如2.5D IC封装，其中带有硅通孔(through silicon via,TSV)的硅中介层做为芯片或IC与层压基板之间的桥梁，芯片可以包括一个逻辑芯片、一个计算处理器芯片(例如FPGA)、一个基础芯片(base die)及几个3D多芯片高频宽存储器(High BandwidthMemory,HBM)DRAM堆叠(stack)。此些芯片互连，或透过TSV、重布层(redistributionlayers,RDL)及/或铜柱微凸块(copper pillar micro-bump)连接到中介层。除了2.5D IC，用于处理器的先进SiP更还包括3D IC、扇出(fan out)、嵌入式(embedded)SiP、硅光子(silicon photonic)、小芯片系统级封装(chiplets-in-SiP)及其组合，此些全部都需要不同复杂度的先进层压基板，此些基板都在本发明实施例的范围。

随着先进硅技术从5奈米缩小到3奈米，甚至更小，相应的先进封装技术也在线路、间距及覆晶凸块间距方面进行微缩。对于2.5D IC、3D IC及扇出SiP应用，使用聚酰亚胺(polyimide)/铜重布层，用于2.5D硅中介层及以晶圆级为主的扇出重布层(300毫米直径)加工的主流L/S已达到2μm/2μm。同时，如前述，视基板复杂度而定，基于ABF/铜等的面板级(20”×24”)基板L/S能力也已发展到6+μm/6+μm或10+μm/10+μm。主流晶圆级与主流面板级基板L/S能力之间在高良率方面存在差距。然，当涉及到最终设备能力时，晶圆级能力并不局限于2μm/2μm的L/S。以主流的2.5D中介层为例，其互连层可使用成熟的65奈米IC后段制程(back-end-of-the-line,BEOL)设备，制作2μm/2μm的L/S，并且可以使用合适的电介质轻松扩展到小于1μm/1μm的线宽及线距。另一方面，基于氧化物/铜或氧化物/铝的IC BEOL制程已能够实现1μm/1μm或更小的L/S。为能实现超精细的L/S，本发明须结合晶圆级(例如，扇出)、IC BEOL及面板级基板技术及能力制作大尺寸，高层数的层压基板，其L/S为2μm/2μm及更小，且具有嵌入式低热膨胀系数、高导热性材料及嵌入式主动元件，如IVR及/或被动元件(有需要时)。

对于HPC、数据中心、AI及其它高端应用，如前述，近期在基板中嵌入被动硅互连越来越受欢迎。对于手机应用，在应用处理器的层压基板中嵌入去耦电容器等被动元件已成主流。此「被动元件」当然可嵌入到大型、高层数层压基板中。在大型、高层数超细L/S层压基板中嵌入「主动」IVR(或等效的电压调节电路及附加之被动元件)作为演示目的的例子，而透过在层压基板内形成接地法拉第笼(grounded Faraday cage)来避免电磁干扰(electromagnetic interference,EMI)效应。

电源调节解决方案需要许多外部独立元件来支持覆晶结合到基板的处理器IC。在一解决方案中，基于使用电源转换器元件的各种微电子应用，例如配置在印刷电路板上且相距处理器SoC(顶层结构)一较长距离的电源管理/控制IC、电源开关、大型电感器及大型电容器(bulky capacitor)，DC-DC电源转换器或稳压器(例如降压转换器)，将电源从高电压转换为低电压。长距离会消耗功率转换器的功率，并在从印刷电路板到处理器的连线中，由于热传导损耗(＝I

为了制造由增层及核芯层(视需要而定)组成的基板底部(即BGA球侧)，本发明结合L/S为6+μm/6+μm的主流增层基板制程与晶圆级制程，例如晶圆级(例如，扇出)或IC BEOL制程，其中晶圆级制程是为了制造包含顶面超细L/S重布层(RDL)的基板顶部(例如，芯片侧)，以建立顶面重布层为超细线及间距，例如2μm/2μm(或更细)，超越了6+μm/6+μm的最先进基板能力的大型、高层数、超细L/S基板。由于晶圆级(例如扇出型)制程中使用的聚酰亚胺电介质(polyimide dielectric)的固化通常需要超过400℃的温度，此将导致底部基板中的环氧树脂(例如，BT和ABF)产生气体及分解，因此有必要在晶圆级(例如，扇出)制程中使用低固化温度聚合物(例如，低固化温度聚酰亚胺)，其固化(例如，最高约250℃)不会导致环氧树脂产生气体或分解。BT树脂的降解温度约为334℃。基于前述理由，在规划IC BEOL制程时，沉积温度不应太高(例如，最高约250℃)。由于玻璃载体键合及解键合(debonded)的成熟度支持几乎所有最高端先进封装技术(如扇出、2.5D IC、3D存储器堆叠及3D IC)，本发明揭露了一种制程，其依次包括以下关键步骤以建立大型、高层数、超细L/S(与基板制程相比超薄)层压基板：

使用通常用于扇出制程的结合层/离型层，键合一局部增层基板结构(底部基板结构)在玻璃载体上，其中增层基板结构可以带有顶部及底部ABF基的增层重布层的BT/玻璃核芯，或带有ABF基的增层的无芯基板(或基于需要薄的超细间距层压基板的应用，带有嵌入式走线于ABF基的增层中的无芯基板)。当底部基板结构具有足够刚性时，例如核芯层，可不需要玻璃载体。

注1：为了降低成本，可以使用前述标准基板面板尺寸(例如，20”×24”)构建底部基板结构。然，它最好应该被切割成几个相同尺寸的子面板(例如，10”×12”)或12”晶圆，以便进行晶圆级或IC BEOL制程(通常尺寸为12”)。

注2：当需要核芯层时，前述部分基板结构中使用的核芯可以是基于标准BT/玻璃核芯层，或低热膨胀系数的高导热材料，例如，复合金属(clad metal)包含Cu-Invar-Cu、金刚石(在地球上所有已知材料中具有最高的导热率)或氮化铝(AlN)。虽然AlN及金刚石的热性能(例如热膨胀系数及导热率)是恒定且固定的，但使用Cu-Invar-Cu或Cu-Mo-Cu等复合金属可透过调整各层的厚度来制定其热性能。

请参照图1，其绘示依照本揭露一实施例之半导体装置100的示意图。半导体装置100包括核芯110、第一增层结构120、输入/输出导电结构130、第二增层结构140、具有接垫开口之第一阻焊层150及具有接垫开口的第二阻焊层160。核芯110具有第一表面110u及相对于第一表面110u的第二表面110b。第一增层结构120形成于第一表面110u上，且包括多个第一增层导电部121。输入/输出导电结构130形成于第一增层结构120上方，且包括多个输入/输出导电部131。多个输入/输出导电部131的一输入/输出L/S(宽度/线距)与多个第一增层导电部121的一第一L/S不同。

如图1所示，核芯110例如是层压结构(laminate structure)。此外，核芯110包括多个介电层111以及多个导电孔112。介电层111彼此堆叠。导电孔112穿过介电层111并电性连接第一增层结构120与第二增层结构140。介电层111例如由包含BT/玻璃之材料所形成。

如图1所示，在本实施例中，第一增层结构120位于核芯110与输入/输出导电结构130之间。第一增层结构120可以是单层结构或多层结构。以多层结构来说，第一增层结构120更包括多个介电层122，其中此些第一增层导电部121之一者可穿过此些介电层122之一者以连接此些第一增层导电部121之另一者，该第一增层导电部121之另一者形成于介电层122的一表面上。介电层122例如由包含ABF的材料所形成。

如图1所示，输入/输出导电结构130为超细(ultrafine)L/S导电结构。在一实施例中，输入/输出导电结构130是晶圆级(或新的面板级扇出)重布层结构或低沉积温度的晶圆BEOL结构。因此，输入/输出L/S小于第一增层结构之L/S。在一实施例中，最小输入/输出L/S的范围可以在1μm和5μm之间，其中1μm是基于晶圆BEOL制程，而5μm或更小可以是基于晶圆制程。因此，相较于第一增层结构120，半导体装置100可基于输入/输出导电结构130提供更多数量的输入/输出(I/O)。

输入/输出导电结构130可以是单层结构或多层结构。以多层结构来说，输入/输出导电结构130更包括多个介电层132，多个输入/输出导电部131之一者可穿过多个介电层132之一者以连接多个输入/输出导电部131之另一者，其中该输入/输出导电部131之另一者形成在介电层132的一表面上。介电层132例如由包括低固化温度、精细L/S聚酰亚胺或低沉积温度IC BEOL氧化物所形成。介电层132是超细间距介电层。

如图1所示，第二增层结构140形成于核芯110的第二表面110b上，且包括多个第二增层导电部141。第二增层结构140可为单层结构或多层结构。以多层结构来说，第二增层结构140更包括多个介电层142，其中此些第二增层导电部141之一者可穿过此些介电层142之一者以连接此些第二增层导电部141之另一者，其中该第二增层导电部141之另一者形成于电介层142的一表面上。电介层142例如由包含BT或ABF的材料所形成。

如图11所示，在一实施例中，第一增层导电部121可以是走线、导电孔、导电接垫等，输入/输出导电部131可以是走线、导电孔、导电接垫、导电柱(conductive pillar)等，而第二增层导电部141可以为走线、导电孔、导电接垫、导电柱等。

如图1所示，第一阻焊层150覆盖输入/输出导电结构130并露出此些输入/输出导电部131之至少一者。第二阻焊层160覆盖第二增层结构140并露出此些第二增层导电部141之至少一者。

请参照图2，其绘示依照本揭露另一实施例的半导体装置200的示意图。半导体装置200包括核芯210、第一增层结构120、输入/输出导电结构130、第二增层结构140、第一阻焊层150、第二阻焊层160及至少一电子元件(半导体元件或半导体芯片)270。

半导体装置200包括与半导体装置100相似或相同的特征，二者间的至少一个区别在于半导体装置200更包括电子元件270，且核芯210与核芯110在结构上不同。

如图2所示，核芯210包括多个导电孔112、多个第一介电层211A、多个第二介电层211B以及多个导电部211C。第一介电层211A配置于嵌入式电子元件270的相对二侧。此些第二介电层211B之至少一者为预先穿孔(pre-punched)的半固化层(prepreg layer)，以容置电子元件270。此外，一些第二介电层211B具有凹陷211B1，电子元件270设于凹陷211B1内。另外，第二介电层211B为预先穿孔的半固化层，其材料例如为BT/玻璃纤维(glassfabric)。导电部211C形成于第一介电层211A的相对二侧。至少一导电孔112穿过第一介电层211A与第二介电层211B，以电性连接导电部211C。

如图2所示，在一实施例中，电子元件270例如是主动元件、被动元件或这些元件中的一个以上。例如，电子元件270可以是接地法拉第屏蔽IVR、稳压元件(例如第一稳压元件)、稳压电路或子电路。在另一实施例中，电子元件是硅互连基板(silicon interconnectsubstrate)，其可以是被动或主动元件。电子元件270包括至少一导电接点271，例如电性连接第二增层结构140，并通过核芯210及第一增层结构120电性连接输入/输出导电结构130。

如本文所揭露，可以在有机层压基板中形成法拉第屏蔽以围绕或笼罩嵌入式装置及元件，例如笼状图案中的IVR、功率调节器相关元件、其它EMI敏感电路及/或杂讯电路(noisy circuitry)，以最小化EMI影响并最大限度地提高处理器性能及能效。可将IVR从基板的顶侧和/或底侧移动到基板内部，就在处理器下方。IVR的法拉第屏蔽是透过将IVR包围在由IVR顶部及底部的金属层所定义的笼子(cage)中并透过连接顶部与底部金属层的基板通孔而实现。顶层和底层可以是基板内部的重新分布及增层结构的一部分。它们可以出现在基板的顶面及底面，也可以嵌入基板内部。在一实施例中，当使用硅作为基板时，确保免受基板耦合之法拉第屏蔽保护所需的基板通孔间距是波长的1/10。对于60GHz～100GHz范围内的典型RF应用，波长约为2mm，所需的基板通孔间距应约为200μm，以防止60GHz杂讯。对于高达200GHz的保护，须将基板通孔间距降至50μm左右。实务上，可视基板种类及频率，改变基板通孔间距，以得出最佳间距。

在制作超细间距基板时，还可以嵌入低热膨胀系数、高散热、高导热的芯材，以控制所得超细间距先进层压基板的有效热膨胀系数及有效导热系数。陶瓷可以是低热膨胀系数及高导热材料的候选种类。在陶瓷中，氧化锆(～10ppm/℃)及氧化铝(～6.5ppm/℃)排名较高，而堇青石(cordierite)(<3ppm/℃)及氮化铝(AlN，～5ppm/℃)在热膨胀方面排名较低。与大多数陶瓷相比，AlN具有所有陶瓷中导热系数最高的材料之一，仅次于氧化铍。对于单晶AlN，导热系数可高达285W/(m·K)，而硅则为150W/(m·K)。然而，对于多晶材料，70W/(m·K)～210W/(m·K)范围内的导热系数更为常见。除了AlN和复合金属外，金刚石也可以嵌入基板中。在地球上所有材料中，金刚石的导热系数最高。

金刚石具有「极端」特性，特别是极高的导热率(～24W/cm·K)，是铜的5倍以上，极高的崩溃电场(electrical breakdown field)(～20MV/cm)及极低的热膨胀系数(～1ppm/℃在室温下)。

虽然AlN等低热膨胀系数且高导热材料可做为支持本发明实施例的核芯材料，但本发明实施例也特别推荐使用成本较低的复合金属，如Cu-Invar-Cu或Cu-Mo-Cu为核芯材料，其利用此些复合金属、与硅及支撑基板的印刷电路板(PCB)之间，可以设计或定制的热膨胀匹配以及相对较高导热率的优点。镍钢(invar)是一种铁-镍合金，镍含量为36％，在所有已知金属及合金中表现出最低的热膨胀系数，例如，在20℃至100℃之间为1.2ppm/℃，其热膨胀系数从最低温度到大约230℃都保持较低。透过调整铜、核芯金属(Invar或Mo)及铜的厚度，可使复合金属的热膨胀系数接近硅的热膨胀系数(～3ppm/℃)，或介于硅和层压基板之间(16ppm/℃-18ppm/℃)。厚度在0.5密尔(mil)到5密尔之间的镍钢片以及在0°F到200°F的温度下，厚度在1μm和50μm之间的至少一侧上的电沉积铜层具有2.8ppm/℃到6ppm/℃的热膨胀系数。此外，可调整复合金属层的厚度以实现高导热性，例如200W/(m·K)～300W/(m·K)(铜为400W/(m·K))，此远高于硅(150W/(m·K))。除了复合金属芯的导热优点外，它们相对较高的杨氏模数(young’s modulus)也使它们对这些高性能、高功率系统运行期间发生的基板及封装翘曲(warpage)更有弹性。(注：BT环氧树脂层压材及半固化材、Cu、Invar及Mo的杨氏模数分别为4.7×10

复合金属可以通过卷对卷制程(roll-to-roll processing)薄化。可视需要使用类基板制程对复合金属的一侧(或其二侧)进行图案化及重布/重新绕线。另一侧(通常是芯片侧)可能需要在重布层中使用更细的线宽及线距。它可以使用涉及低温电介质(例如，聚酰亚胺)的晶圆级(例如，扇出)制程(视需要可使用玻璃载体)进行处理。或者，也可考虑基于玻璃载体的长宽超过500毫米的面板级制程。当使用玻璃载体时，可透过雷射、热机械和/或化学键解来剥离或释放其顶部的基板。

复合金属也可以预处理以形成孔、微孔(micro-hole)和/或空腔。光阻蚀刻及电化学加工是众所周知的精密加工方法，可以在制成品上形成无残余应力及较小表面粗糙度的微孔。结合光阻蚀刻及电化学加工的加工方法可用于蚀刻用于有机发光二极体(organiclight-emitting diode,OLED)的镍钢蔽荫光罩(shadow mask)，其中有机发光二极体包含大量微孔。为了在镍钢中创建没有模糊(blur)及热损伤(thermal damage)的圆形及更深的微孔，还可以使用微放电加工(micro-electro-discharge machining)或超短脉冲雷射(ultrashort pulsed laser)，例如具有1kHz重复率的再生放大器钛蓝宝石(regenerativeamplifier Ti:sapphire)雷射，184fs脉波持续时间及785nm波长。一种电化学方法，涉及将封装在一对介电层之间的Cu-Invar-Cu核芯内的铜与强碱(strong base)及强氧化酸(strong oxidizing acid)的铜蚀刻水溶液(copper etching aqueous solution)接触(同时保持铜阳极)也可以是用于在铜中创建图案且在镍钢中创建微孔。虽然尽管单独使用湿蚀刻时铜及镍钢的蚀刻方式不同，但可以调整氯化铁(FeCl

带有小孔(tiny hole)的钼光罩也可以透过带图案光罩的电化学蚀刻制作。在此情况下，钼片或钼箔的一侧被图案化的光阻遮罩，并且匹配的镜像光阻图案被施加到箔的另一侧，与第一个图案精确对齐。将箔片浸入电解液(硝酸钠、氢氧化钠、硫脲与表面活性剂的水溶液)中，镍阳极板与箔片表面平行配置，且距箔片表面1毫米～3毫米。阳极板略小于箔的光罩区域。当在电池上施加电压时，箔被蚀刻以形成通孔。电解液被泵送穿过箔片表面，并在箔片表面实现均匀的流速。钼光化学蚀刻也常用于需要低热膨胀系数及高弹性模数的行业，例如航空航天、医疗、国防和电信。一种钼湿法蚀刻液的组成如下：30毫升(ml)H

除了支持高端封装外，超细间距先进层压基板具有或不具有例如是Cu-Invar-Cu的热控核芯也可用于支持高引脚数探针卡(high-pin-count probe card)，其中高引脚数探针卡用于支持HPC、数据中心及AI的高端覆晶封装。高端封装的引脚数及层压基板尺寸正在快速增加，此对覆晶凸点晶圆(flip chip bumped wafer)的探测提出了挑战，无论它们涉及焊料凸点(solder bump)还是铜柱微凸点(copper pillar micro-bump)，以及比例较小的层压部分的布线密度(导致透过在更大芯片上扩展大面积阵列)的细间距垂直探针卡(fine-pitch vertical probe card)。与先进封装一样，高层数、超细间距层压基板可以在这里找到用处。

请参照图3，其绘示依照本揭露另一实施例的半导体装置300的示意图。半导体装置300包括核芯310、第一增层结构120、输入/输出导电结构130、第二增层结构140、第一阻焊层150及第二阻焊层160。

如图3所示，半导体装置300包括与半导体装置100相似或相同的特征，二者至少一不同之处在于半导体装置300的核芯310与核芯110在结构上相异。例如，核芯310是复合金属结构。核芯310包括多个复合金属块311、绝缘层312、多个导电孔313及多个导电部314。导电孔313穿过绝缘层312并电连接导电部314。复合金属块311可将热量传导到半导体装置300的外部。可以由Cu-Invar-Cu或Cu-Mo-Cu等材料形成的复合金属块允许通过调整各层的厚度来调制其热性能。导电部314形成于绝缘层312的相对二侧。复合金属块311具有低热膨胀系数及高导热率。

请参照图4，其绘示依照本揭露另一实施例的半导体装置400的示意图。半导体装置400包括核芯410、第一增层结构120、输入/输出导电结构130、第二增层结构140、第一阻焊层150、第二阻焊层160及至少一电子元件270。

半导体装置400包括与半导体装置300相似或相同的特征，二者至少一区别在于半导体装置400更包括嵌入在核芯410中的电子元件270，且半导体装置400的核芯410与核芯310在结构上相异。

如图4所示，在一实施例中，电子元件270例如是主动元件或被动元件。例如，电子元件270为接地法拉第屏蔽IVR、稳压元件(例如，第一稳压元件)、稳压电路或子电路。在另一实施例中，电子元件是硅互连基板，其可以是被动元件或主动元件。电子元件270包括至少一导电接点271，导电接点271电性连接第二增层结构140，并透过核芯410及第一增层结构120电性连接输入/输出导电结构130。

如图4所示，核芯410包括多个复合金属块311、绝缘层412、多个导电孔313及多个导电部314。导电孔313穿过绝缘层412并电连接导电部314。复合金属块311可以将热量传导到半导体装置400的外部。可以由Cu-Invar-Cu或Cu-Mo-Cu等材料形成的复合金属块允许通过调整各层的厚度来调制其热性能。复合金属块311具有低热膨胀系数及高导热率。导电部314形成于绝缘层412的相对二侧。在本实施例中，绝缘层412具有凹陷412a，电子元件270设置于凹陷412a内。

请参照图5，其绘示依照本揭露另一实施例的半导体装置500的示意图。半导体装置500包括核芯110、第一增层结构120、输入/输出导电结构130、第二增层结构140、第一阻焊层150、第二阻焊层160、至少一电子元件570及一包覆体580。

半导体装置500包括与半导体装置100相似或相同的特征，二者至少一区别在于半导体装置500更包括电子元件570，其可以是在顶侧及底侧具有焊垫之被动硅互连，或主动元件及包覆体580。

如图5所示，电子元件570配置于输入/输出导电结构130上并电性连接于输入/输出导电结构130。包覆体580覆盖电子元件570的至少一部分。电子元件570例如是主动元件或被动元件。在另一实施例中，如半导体装置500的例子，前述半导体装置(100、200、300或400)可进一步包括半导体组件570及配置在前述半导体装置之输入/输出导电结构130上的包覆体580。

请参照图6，其绘示依照本揭露另一实施例的半导体装置10的示意图。半导体装置10包括半导体晶圆11、冷却板12、基板13及印刷电路板14。

如图6所示，半导体晶圆11具有第一侧11s1及相对于第一侧11s1的第二侧11s2，并包括多个形成于邻接第二侧11s2之电路11C。

如图6所示，冷却板12配置于第一侧11s1。半导体晶圆11更包括基材11A和BEOL/RDL11B(具有焊球或其他类型的金属连接器)，其中BEOL/RDL 11B形成在基材11A上并电连接至电路11C。水流F1可透过冷却板12冷却半导体晶圆11。基材11A例如为硅基材。

如图6所示，超细L/S/间距基板13具有与前述的半导体装置，例如半导体装置100、200、300、400、500之一者相似或相同的特征。在一实施例中，基板13可以由半导体装置100、200、300、400和500之一代替。基板13配置在半导体晶圆11的第二侧11s2上，并透过基板13的输入/输出导电结构130(图6未绘示)电性连接到半导体晶圆11的第二侧11s2的电路11C，且透过基板13的第二增层结构140(图6未绘示)电性连接到印刷电路板14。

如图6所示之超细L/S/间距基板可作为超高端AI应用的超高密度先进层压基板。一个典型的例子是Cerebras的晶圆级(8”×8”)晶圆级SoC的互连方案。

近期，出现了大规模平行AI高性能运算的趋势，它可以处理图形处理、数据分析及机器学习等大规模平行工作负载。这些AI系统的激增正在推动大规模平行、高性能计算系统的发展，此些系统具有越来越多的处理器内核(processor core)、越来越大量的存储容量(memory capacity)及越来越高的频宽存储器。为了创建这样的系统，Cerebras提出了一种方法，可创建单片晶圆级单芯片AI处理器SoC芯片(大小约为8”×8”)。Cerebras的晶圆级引擎可以在46,225平方毫米的硅占用面积上包含2.6万亿个电晶体及850,000个内核。与Nvidia A100之可用的最大GPU(826平方毫米)相比，Cerebras具有许多优势，特别是40GB的存储器频宽与A100的40MB相比。Cerebras方法创建了业界有史以来最大的SoC。单个Cerebras晶圆级引擎(WSE)使用20千瓦的功率。相比下，视配置而定，Nvidia A100的功率范围从250W到500W，且根据AFCOM(高级数据中心及IT基础设施专业人士)最近的一项调查，数据中心的一整体机架的用户平均功率为7.3千瓦，其中包含多达40台伺服器。据报导，WSE将被包装成一个服务器设备，其将包括一个液体冷却系统，据报导该系统包含一个含有一系列管道的冷却板，伴随晶圆级芯片垂直放置在机箱(chassis)中以冷却在如图6所示之一夹层配置(sandwich arrangement)的整个芯片表面。

具有特别是本文所揭露的半导体装置300和半导体装置400的超精细L/S/间距(L/S/pitch)先进层压基板可用于晶圆级SoC应用，在不破坏大晶圆级SoC与基板之间的任何电连接下，吸收温度变化下的热位移(thermal displacement)。本发明揭露使用包含诸如铜-镍钢-铜或铜-钼-铜的复合金属的层压基板(例如，半导体装置300或半导体装置400)，利用此些复合金属、硅及印刷电路板之间可以设计或定制的热膨胀匹配以及高导热率的复合金属的优点，来制作如图6所示之连接器。复合金属基板也可包含重布层及增层，这些层透过通孔连接到顶部的晶圆级芯片及底部的PCB。为了在需要时更好地控制基板的整体膨胀及其导热率，复合金属层也可结合在图1中的基板13的顶侧及底侧，如图6所示。

请参照图7，其绘示依照本揭露实施例的半导体装置20的示意图。半导体装置20包括超细L/S/间距、低热膨胀系数、高导热率基板13(例如，半导体装置300或半导体装置400)、散热器(heatsink)21、支持多芯片或小芯片(chiplet)的硅互连元件22、hat(高导热之贴附散热片(heat spreader))23、第一低应力导热层24、第二低应力导热层25和冷却板26。具有芯片或小芯片的硅互连元件22配置在第一低应力导热层24及用于小芯片互连的基板13的输入/输出导电结构130(图7中未绘示)之间，且电连接到用于小芯片互连的基板13的输入/输出导电结构130。hat23设置在散热器21与第一低应力导热层24之间。在另一实施例中，第二低应力导热层25包括与前述半导体装置相似或相同的特征。例如，半导体装置100、200、300、400与500之一。在此种情况下，基于某些应用，第二低应力导体层25可以取代PCB。

Cerebras的大规模平行AI计算方法创造了业界有史以来最大的SoC。存在一种平并行AI方法，它创建了业界有史以来最大的SiP，且可使用图7所示的冷却方案。此种方法得到了加州大学洛杉矶分校及伊利诺伊大学厄巴纳-香槟分校(UC-UI方法)的研究人员所支持。此是一种小芯片系统级封装(chiplet-in-SiP)方法，基于晶圆级硅互连基板(15,000平方毫米，或相当于4.8”×4.8”)，体现在1024块(tile)(各块包含一个逻辑芯片及一个存储芯片)、14,336核(core)封装。在这种方法中，功率从边缘(edge)传输，硅基板透过分步重复(step-and-repeat)图案化制造，整个晶圆被区分成较小的相同分划板(reticle)(7×12块，或每个168个小芯片)，并且通过2μm/3+μm线宽/线距实现的小芯片间链接(inter-chiplet link)。硅技术使用基于细间距铜柱(10μm间距)的多个I/O及100μm小芯片间距。网格边缘各块的多个I/O需要扇出(fanned out)到晶圆边缘并连接到外部连接器。各块都由一个运算小芯片及一存储小芯片所组成。每个40nm运算芯片包含14个独立可编程的ARMCortex-M3处理器内核及64k位元的区域(local)SRAM，而存储器小芯片提供512KB的整体共享存储器(globally shared memory)。此系统被设计为一个统一的存储器系统，其中任何区块上的任何核芯都可以使用互连直接存取整个晶圆级系统的整体共享存储器。晶圆级硅互连基板是一种被动器基板，包含小芯片及「铜柱」之间的互连布线，以连接到小芯片I/O。此种大的4.8”×4.8”基板可被具有复合金属核芯的大型、高层数、超细L/S/间距层压基板所取代，此些基板也可用于冷却如此大的SiP。

就高芯片数SiP而言，IBM利用热传导模组(thermal conduction module,TCM)实现对包含100+芯片的大型机台高性能计算机的热管理。此冷却系统使用连接到冷却帽(cooling hat)的弹簧加载金属椭圆形活塞，将热量从覆晶键合芯片的背面传导离开，椭圆形活塞形状允许活塞从芯片背面的热点(hot spot)偏转透过弹簧确保活塞中较冷部分总是与芯片的热点保持接触。此系统可从空气或水冷却扩展到液态氮冷却(liquid nitrogencooling)或其它类型的低温流体(例如，氦气)冷却。

因为UC-UI方法中的小芯片数量巨大(2,048个微型小芯片(tiny chiplet)，远超过IBM的TCM涉及的超过100个的更大芯片)，本发明揭露了替换帽/活塞/芯片系统子组件(活塞是不可扩展的以处理超大量的微型小芯片；非浸没式冷却(见图7))。此种新结构(图7)涉及将小芯片安装硅互连AI系统(硅互连元件22)连接到二个热膨胀匹配(与硅的热膨胀匹配)之间的超细L/S层压基板(UFL；基板13)、低应力热导层24及25(例如，具有高导热性热界面材料(thermal interface material)的Cu-invar-Cu或Cu-Mo-Cu)，其顶部的低应力热导层24连接到帽23且底部的低应力热导层25连接到冷却板26。硅互连元件22可以是大的硅中介层，在基板的顶侧(芯片侧)及底侧都具有硅通孔及重布层。它也可以是具有重布层甚至增层的复合金属基板。硅互连元件22可包含电源通孔及热通孔，并且它可以透过例如焊料凸块/焊球连接到基板13。顶部低应力导热层24可透过热界面材料、焊料、烧结银(sintered Ag)或高导热性半烧结材料(semi-sintered material)连接到小芯片的背面。底部低应力导热层25可透过热界面材料、焊料、烧结银或高导热性半烧结材料连接到冷却板26。基板又可以包含嵌入的导电金属层，嵌入式复合金属及/或导热孔，以促进散热。

图7中提出的结构的一个变形。图7涉及在没有基板13下，将硅互连AI系统22夹在顶部导热层24与底部导热层25之间。在此例子下，底部导热层25的结构可以类似基板13的结构且可假设半导体装置300或400的结构包含增强散热所需的热通孔/平面。在一极端例子下，可扩展上述实施例，包括使用具有或不具有强制对流的液体浸没系统(liquidimmersion system)，将导体-UFL上的AI系统-导体子组件直接浸泡在传热流体(thermaltransfer fluid)(例如，介电冷却剂(dielectric coolant)，例如碳氟化合物冷却剂(fluorocarbon coolant)或碳氢化合物冷却剂(hydrocarbon coolant)，液态氮(liquidnitrogen)或其它低温流体)。

请参照图8，其绘示依照本揭露实施例的半导体装置30的示意图。半导体装置30包括基板13、中介层31、至少一存储元件32及处理器33。中介层31设置于基板13的输入/输出导电结构130(图8未绘示)上。存储元件32配置于中介层31上。处理器33配置于中介层31上。存储元件32与处理器33并排设置。在一实施例中，存储元件32例如是高频宽存储器(HighBandwidth Memory,HBM)。

请参照图9，其绘示依照本揭露实施例的半导体装置40的示意图。半导体装置40包括基板13、包覆体41、至少一存储元件42及至少一处理器43。处理器43配置于基板13的输入/输出导电结构130上。各存储元件42配置于在对应的处理器43上。包覆体41包覆基板13、存储元件42及处理器43。在一实施例中，存储元件42例如是HBM。

对于2D IC、2.5D或3D IC封装，使用覆晶及硅通孔，向IC堆叠的第二层(secondtier)提供电压面临挑战(这会增加电阻，导致压降及性能下降)。可将IVR网路分布在基板上、基板内及/或主动芯片中(包括第一个芯片上键合到基板上的IVR的主动部分)，以最小化对2.5D及3D IC的影响，以支援近存储(near-memory)及存储中(in-memory)运算，如图8～9所示，同时最大限度地减少EMI影响。

请参照图10，其绘示依照本发明另一实施例的半导体装置50的示意图。

如图10所示，半导体装置50包括基板13、至少一第一电子元件51A、至少一第二电子元件51B、第一共形金属元件52A、第二共形金属元件52B、第一包覆体53A、第二包覆体53B及金属54。

如图10所示，第一电子元件51A与第二电子元件51B并排配置于基板13上。在一实施例中，第一电子元件51A及/或第二电子元件51B例如可以是接地法拉第屏蔽IVR、稳压元件、稳压电路或子电路和/或被动元件。在另一个实施例，第一电子元件51A和/或第二电子元件51B可以是例如IVR。

如图10所示，第一包覆体53A形成于基板13上且包覆第一电子元件51A，且第一共形金属元件52A覆盖或围绕第一包覆体53A。同样地，第二包覆体53B形成于基板13上并包覆第二电子元件51B，而第二共形金属元件52B覆盖或围绕第二包覆体53B。第一共形金属元件52A及第二共形金属元件52B可透过接地线或接地层(未绘示)接地。

安装在包含稳压接地法拉第屏蔽的基板上的IC，也可透过在模封化合物(moldingcompound)上/中形成共形及/或隔间屏蔽层/结构，法拉第屏蔽同一封装中的其它IC，前述屏蔽层/结构连接到例如基板中的接地平面。除了使用基板制程形成法拉第屏蔽外，此封装可透过在模封化合物(例如，与连接到基板中接地层的共形层)上溅射一薄复合层(几微米)，例如是不锈钢/铜/不锈钢，来实现共形屏蔽，其连接到基板中的接地平面。当涉及多于一个芯片时，主RF或杂讯芯片(noisy chip)也可以与其它芯片隔离，并使用例如是填充隔间通孔及侧壁的金属颗粒屏蔽(参见图10的元件54)，透过共形屏蔽及隔间屏蔽个别地屏蔽。

请参照图11A～11H，其绘示图2的半导体装置200的制造过程图。

如图11A～11B所示，提供数个第一介电层211A及数个第二介电层211B，其中第一介电层211A与第二介电层211B所使用的介电质倾向相同或相似。第一介电层211A可透过在基础介电层上雷射标记基准(fiducial)及沉积(例如，透过印刷)黏合层(同样与第二介电层211B所采用的介电层相同或相似)来形成。然后，将电子元件270附接到第一介电层211A中的黏合层。多个第二介电层211B被预先穿孔(pre-punched)以产生凹槽以于后续封入电子元件270。之后，多个第二介电层211B(一些层被预先穿孔)堆叠在安装于第一电介层211A上的电子元件270的顶部，如图11A所示，视需要在第二介电层211B的顶部上配置第一介电层211A(类似于用于接合电子元件270但没有印刷黏合附层的介电层)，以封装电子元件270。之后，在施加压力及热量熔化第一介电层211A和第二介电层211B的介电质以封装电子元件270下，热压层压确保形成图11B所示的结构。此外，第二介电层211B可以由包括BT的材料形成。

如第11C及11D图所示，例如透过是雷射钻孔(或必要时机械钻孔)以产生通孔开口(参见图11C)、除污、薄铜沉积、光阻沉积及图案化、铜电镀/孔填充、光阻去除、薄铜蚀刻等，制作至少一导电孔112贯穿第一介电层211A及第二介电层211B，并露出电子元件270的多个接点271，并形成多个导电部211C于第一介电层211A的相对二侧，以形成核芯210(参见图11D)。导电部211C可电连接到导电孔112及/或电子元件270。至此，形成其中配置有电子元件270的核芯210。

如图11E所示，透过例如电介质(例如，ABF)沉积、雷射通孔形成及去污、薄铜沉积、光阻沉积及图案化、铜电镀、光阻去除、薄铜刻蚀等，在核芯210的上表面上形成第一增层结构120，在核芯210的下表面形成第二增层结构140，且在第二增层结构140上形成第二阻焊层160。

如图11F所示，配置图11E之结构在临时载体C1上(作为机械支撑以最小化由于基板所致之翘曲等的影响)，使用离型层(release layer)作为黏合剂。此处之临时载体可以是玻璃载体。离型层可以是基于聚合物的离型层/黏合层(图11F中未绘示)，其允许在基板处理后透过雷射照射、热机械/化学等方法，释放基板结构。

如图11G所示，在第一增层结构120上形成输入/输出导电结构130，例如透过电介质沉积及图案化、种子层(seed layer)沉积、线路定义、镀铜、光阻去除、金属蚀刻等。

如图11H所示，在输入/输出导电结构130上形成第一阻焊层150。

接着，可移除临时载体C1，以露出第二增层结构140及第二阻焊层160。至此，半导体装置200形成。

半导体装置100的制造方法包括与半导体装置200相似或相同的制程。

请参照图12A～12H，其绘示图4之半导体装置400的制造过程图。

如图12A所示，多个复合金属块311配置在绝缘层412A上。在一实施例中，复合金属块311可连接成单一复合金属块，其具有用于嵌入式元件的空腔。

如图12B所示，电子元件270配置在复合金属块311的孔或空腔内。

如图12C所示，在绝缘层412A上堆叠绝缘层412B，并覆盖电子元件270及复合金属块311。绝缘层412B与绝缘层412A形成绝缘层412。

如图12D所示，例如透过是雷射钻孔(或必要时机械钻孔)以产生通孔开口(参见图11C)、除污、薄铜沉积、光阻沉积及图案化、铜电镀/孔填充、光阻去除、薄铜蚀刻等，制作至少一导电孔313贯穿绝缘层412，并露出电子元件270的多个接点271，并形成多个导电部314于绝缘层412之相对二侧，以形成核芯410(参见图12D)。导电部314可电性连接于导电孔313及/或电子元件270。

如图12E所示，在核芯410的上表面形成第一增层结构120，在核芯410的下表面形成第二增层结构140，在第二增层结构140上形成第二阻焊层160。

如图12F所示，使用离型层作为黏合剂，将图12E之结构配置在临时载体C1上(作为机械支撑以最小化由于基板所致之翘曲等的影响)。此处之临时载体可以是玻璃载体。离型层可以是基于聚合物的离型层/黏合层(图12F中未绘示)，其允许在基板处理后透过雷射照射、热机械/化学等方法，释放基板结构。

如图12G所示，在第一增层结构120上形成输入/输出导电结构130。

如图12H所示，在输入/输出导电结构130上形成第一阻焊层150。

然后，可移除临时载体C1以露出第二增层结构140及第二阻焊层160。至此，形成半导体装置400。

半导体装置300的制造方法包括与半导体装置400相似或相同的制程。

图10的半导体装置50的制造方法包括如下步骤。首先，将第一电子元件51A与第二电子元件51B配置于基板13的输入/输出导电结构130上。然后，将第一包覆体53A与第二包覆体53B配置于基板13之输入/输出导电结构130上，其中第一包覆体53A包覆第一电子元件51A，而第二包覆体53B包覆第二电子元件51B。然后，形成覆盖第一包覆体53A之第一共形金属元件52A及覆盖第二包覆体53B之第二共形金属元件52B，其中第一共形金属元件52A电性连接于基板13的接地平面，而第二共形金属元件52B电性连接于基板13的接地平面。

除了以有机层压基板为基础外，也可考虑其它基板。它们包括但不限于硅(被动元件及具有主动功能的主动元件，例如主动芯片功能或其一部分功能)、玻璃及玻璃陶瓷，及用于芯片嵌入(如导线架(lead frame)、扇出、堆叠式封装(package-on-package)、封装式封装(package-in-package)及其它单芯片及SiP封装))的具有重布层的模封化合物。制程可用于处理此些基板，以嵌入及创建共形及隔间屏蔽，无论它们是否与通孔创建、金属及重布层的形成及/或共形及隔间屏蔽有关。若使用硅作为基板，可如同硅中介层及MEMS处理一样，对其进行微加工，以创建具有通孔的空腔，以将IVR或其中一部分包覆及屏蔽。此这适用于硅中介层及主动芯片。

对于本发明所属技术领域中具有通常知识者来说显而易见的是，可以对所揭露的实施例进行各种修改和变化。本文所示的说明书和范例仅用于示例，本揭露的真实范围由所附权利要求及其均等物为准。