半导体装置及其制造方法

技术领域

本揭露是关于一种半导体装置及其制造方法，特别是关于一种具有混合的互补式金属氧化物半导体结构的半导体装置及其制造方法。

背景技术

半导体集成电路(Integrated Circuit，IC)产业生产各种模拟及数字半导体装置，以处理不同领域的问题。半导体工艺科技节点的发展已逐渐地在逐步增加的晶体管密度内缩小元件尺寸及收紧间隙。集成电路逐渐变得更小。

基本的互补式场效晶体管(complementary field effect transistor，CFET)包含第一主动区域及第二主动区域的堆叠，其中第二主动区域堆叠在第一主动区域上。

发明内容

本揭露的一态样是提供一种半导体装置(具有混合的互补式金属氧化物半导体结构)。半导体装置包含单元区域，其中每一者包含第一主动区域及第二主动区域，且单元区域包含：第一单元区域或第二单元区域，其中在相对于第一方向上，其第一单元区域或第二单元区域中的第一主动区域及第二主动区域的每一者包含多个纳米片的一对第一堆叠及第二堆叠，第一堆叠的所述多个纳米片具有第一掺质类型，第二堆叠的纳米片具有不同于第一掺质类型的第二掺质类型，在相对于垂直于第一方向的第二方向上，每一对第一堆叠及第二堆叠代表互补式金属氧化物半导体结构；以及第三单元区域与第四单元区域，其中第三单元区域与第四单元区域中的每一个具有互补式场效晶体管结构，在相对于该第一方向上，互补式场效晶体管结构为一种类型的互补式金属氧化物半导体结构；在相对于第二方向上，第三单元区域及第四单元区域彼此相邻；且在相对于第三方向上，第三单元区域及第四单元区域在第一主动区域及第二主动区域之间，其中第三方向垂直于第一方向及第二方向的每一者。

本揭露的另一态样是提供一种半导体装置。半导体装置包含单元区域，其中单元区域的每一者包含具有一或多个主动区域的多层(主动层)，在相对于第一方向上，单元区域的每一者的主动层是以分层配置堆叠；且单元区域包含：第一单元区域或第二单元区域的每一者还包含隔离边界层，其中在相对于第一方向上，隔离边界层分开其中的第一组主动层及第二组主动层，在相对于第二方向上，其中的主动层的每一者包含彼此分开的第一主动区域及第二主动区域，且第二方向垂直于第一方向，其中的第一主动区域的每一者具有第一掺质类型，且其中的第二主动区域的每一者具有第二掺质类型，第二掺质类型不同于第一掺质类型，使得以掺质类型而言，主动层的每一者为异质，在相对于第一方向上，其中的第一主动区域在彼此上方相应的第一堆叠内，且第二主动区域在彼此上方相应的第二堆叠内，且以掺质类型而言，其中的第一堆叠及第二堆叠的每一者相应地为同质；以及第三单元区域及第四单元区域，其中相对于第二方向，第三单元区域及第四单元区域彼此相邻，而相对于第一方向，第三单元区域及第四单元区域的每一者还包含隔离边界层，且隔离边界层分开其中的第一组主动层及第二组主动层，其中的主动层的每一者包含个别主动区域，其中的个别主动区域为在彼此上方相应的第三堆叠内；关于隔离边界层及在相对于第一方向上，其下方的个别主动区域的每一者具有第一掺质类型，而其上方的个别主动区域的每一者具有第二掺质类型，使得以掺质类型而言，其中的主动层的每一者为同质；且以掺质类型而言，其中的第三堆叠的每一者相应地为异质；以及在相对于第三方向上，第三单元区域及第四单元区域是在第一主动区域及第二主动区域之间，其中第三方向垂直于第一方向及第二方向的每一者。

本揭露的再一态样是提供一种半导体装置的制造方法。方法包含形成第一通道堆叠、第二通道堆叠及第三通道堆叠在一基材上，其中第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者包含前驱体主动层及第一牺牲层，其中相对于第一方向，前驱体主动层及第一牺牲层为交错，隔离边界层在预设数量的第一牺牲层之上，其中预设数量代表一些而非全部的第一牺牲层，且相对于第二方向，其中第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者在第一侧及第二侧上自最靠近的其他结构被相应的第一凹槽及第二凹槽所分开；形成具有第一导电类型的第一源极/漏极特征包含以第一源极/漏极材料部分填充第二通道堆叠的第一凹槽及第二凹槽，以形成第一部分填充凹槽及第二部分填充凹槽；以及以第一源极/漏极材料填充第三通道堆叠的第一凹槽及第二凹槽；以及形成具有第二导电类型的多个第二源极/漏极特征包含以第二源极/漏极材料填充第二通道堆叠的第一部分填充凹槽及第二部分填充凹槽；以及以第二源极/漏极材料填充第一通道堆叠的第一凹槽及第二凹槽。

附图说明

一或多个实施例是绘示为所附附图的具体例，但并不构成限制，其中具有相同元件符号的元件是代表同样的元件。除非另外说明，附图并未按照比例绘示。

图1是绘示根据一些实施例的半导体装置的方块图；

图2A是绘示根据一些实施例的半导体装置的四分之三侧视图；

图2B是绘示根据一些实施例的半导体装置的布局图；

图2C至图2D是绘示根据一些实施例的半导体装置的布局图；

图2E至图2F是绘示根据一些实施例的半导体装置的布局图；

图3A至图3N是绘示根据一些实施例的工作在工艺中的相应剖面示意图；

图4A至图4B是绘示根据一些实施例的工作在工艺中的相应剖面示意图；

图5A至图5B是绘示根据一些实施例的工作在工艺中的相应剖面示意图；

图6A是绘示根据一些实施例的半导体装置的制造方法的流程图；

图6B是绘示根据一些实施例的半导体装置的制造方法；

图7是绘示根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；

图8是绘示根据一些实施例的集成电路制造系统及其集成电路制造流程的方块图。

【符号说明】

101:半导体装置

103A,103B:单元区域

105A,105B:单元区域

201A:半导体装置

201B:布局图

203A,203B:单元区域

205A,205B:单元区域

207,209:通道结构

211,213:源极/漏极区域

215,217:通道结构

219,221:源极/漏极区域

223,223’,225,225’:布局图

227:栅极结构

229:隔离虚拟栅极

231:切口栅极图案

233:接触结构

235,237:距离

245(1),245(2),247(1),247(2):扩张

251:参考线

277:过渡

300:工件

302:基材

304(1),304(2),304(3):通道堆叠

305:互补式场效晶体管

306:牺牲层

308:前驱体主动层

309:隔离边界层

318:虚设栅极头部结构

320:栅极间隙壁

322,322’:凹槽

324:凹槽

326:内部空间特征

327:栅极结构

328(1),328(2),328(3),328(4):源极/漏极特征

338:栅极头部结构

339:间距

341,343:介电质栓塞

363(1),363(2),363(3),363(4):堆叠结构

365,367:成长抑制衬垫

369:介电质栓塞

371:间隙

373:第一层间介电质结构

375N:N型场效晶体管

375P:P型场效晶体管

402:基材

427:栅极结构

428(1),428(3),428(4):源极/漏极特征

429:隔离虚拟栅极

449A,449B:剖面图

502:基材

528(1),528(3),528(4):源极/漏极特征

529:隔离虚拟栅极

545(1),545(2),547(1),547(2):扩张

549A,549B:剖面图

600A:流程图

602,604:方块

600B:方法

610,612,614,616,618,620,622,624,626,628,630:方块

700:系统

702:处理器

704:储存媒体

706:计算机程序码

707:标准单元数据库

708:总线

709:四分的三侧视图

710:输入/输出接口

711:布局图

712:网络接口

714:网络

742:使用者界面

800:系统

820:设计厂

822:IC设计布局

832:数据准备

834:光罩制备

840:光罩厂

842:半导体晶圆

845:光罩

850:集成电路制造厂

852:工艺工具

860:IC装置

3060:栅极层

3080:主动层

3K-3K’,3L-3L’,3M-3M’,3N-3N’:剖面线

4A-4A’,4B-4B’:剖面线

5A-5A’,5B-5B’:剖面线

H,H1,H2,H3:高度

PR1,PR2:硬罩幕

具体实施方式

以下揭露提供许多不同实施例或例示，以实施主题的不同特征。以下叙述的组件、材料、数值、步骤、操作和配置方式等的例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。须考虑其他组件、材料、数值、步骤、操作和配置方式等。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复元件符号及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。

再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的零件或特征和其他零件或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本揭露所用的空间相对性描述也可以如此解读。在一些实施例中，用语标准单元结构表示包含于各种标准单元结构的程序库内的标准化的建构单元。在一些实施例中，各种标准单元结构是选自于其数据库中，且是用在表示电路的布局图内的组件。

在一些实施例中，混合的互补式金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)结构包含在相对于第一方向上(例如Z轴)，彼此堆叠的两个半高的互补式场效晶体管(complementary field effect transistor，CFET)单元区域。结合起来看，两个堆叠的半高的互补式场效晶体管单元区域具有单一单元区域的高度。混合的互补式金属氧化物半导体结构还包含在相对于第二方向(例如X轴)上，邻接两个堆叠的半高的互补式场效晶体管单元区域的第一侧的第三个单元高度的非互补式金属氧化物半导体单元区域。在一些实施例中，混合的互补式金属氧化物半导体结构还包含邻接两个堆叠的半高的互补式场效晶体管单元区域的第二侧的第四个单元高度的非互补式金属氧化物半导体单元区域。混合的互补式金属氧化物半导体结构在交错位置中具有较少的实质阶跃变化(step-change)。交错位置表示当参考线沿着第二方向(例如X轴)扫描时的参考线(在第三方向上延伸，例如Y轴)的交点。在单元高度是相对于例如Y轴量测的内容中，实质的阶跃变化表示在紧临的单元区域之间过渡的交错位置内的实质差异。以下讨论本实施例及其他方法之间的对比，其反映出本实施例的优势。

其他方法利用均匀的互补式金属氧化物半导体结构，其中每一个单元区域为非互补式场效晶体管单元区域。除了单元高度的单元区域之外，为了达到不同电流容量的单元区域，其他方法利用具有不同高度(例如两倍高度、三倍高度或以上)的单元区域。根据其他方法，其在相对于X轴上，具有不同高度的非互补式场效晶体管邻接，例如单元高度的非互补式场效晶体管单元区域邻接两倍高度的非互补式场效晶体管单元区域，在自单元高度的非互补式场效晶体管单元的边界过渡至两倍高度的非互补式场效晶体管单元区域的边界中的交错位置内有阶跃变化，其中单元高度的单元区域邻接两倍高度的单元区域。在基于布局图的半导体装置内，根据其他方法的布局图内的邻接单元的交错位置内的阶跃变化易受到布局依赖效应(layout-dependent effects，LDEs)影响，例如增加结构的圆角、阈值电压的变化等。相反地，根据本实施例的混合的互补式金属氧化物半导体结构在交错位置内具有较少的实质阶跃变化。由于根据本实施例的混合的互补式金属氧化物半导体结构在交错位置内具有较少的实质阶跃变化，相较于其他方法，基于布局图的半导体装置结合混合的互补式金属氧化物半导体结构是较不易受到布局依赖效应的影响，例如增加修整的结构、阈值电压的变化等。

图1是根据一些实施例的半导体装置101的方块图。

半导体装置101包含单元区域103A至单元区域103B及单元区域105A至单元区域105B。在相对于第一方向(例如平行于X轴)上，单元区域105A及单元区域105B的每一者是在单元区域103A及单元区域103B之间。在相对于垂直于第一方向的第二方向上(例如第二方向为平行于Y轴)，单元区域105B是在单元区域105A上。单元区域105A至单元区域105B是在相对于X轴上对准。单元区域105A邻接单元区域105B。单元区域103A邻接单元区域105A及/或单元区域105B。单元区域103B邻接单元区域105A及/或单元区域105B。

在图1中，单元区域103A至单元区域103B及单元区域105A至单元区域105B的每一者包含二或多层，其中每一层具有一或多个主动区域(图2A至图2D等)；这些层在此被称为主动层(图3A至图3N)。对于单元区域103A至单元区域103B及单元区域105A至单元区域105B的每一者，在相对于垂直第一方向及第二方向的每一者的第三方向上(例如第三方向平行于Z轴)，主动层具有分层配置(图3A至图3N)。

对于单元区域103A至单元区域103B的每一者而言，以下是成立的。每一个主动层包含具有对应不同掺质的第一主动区域(active regions，ARs)及第二主动区域，以使每一个主动层依照掺质类型是不均质的。在每一层中，且在相对于X轴或Y轴其中一者上(例如Y轴)，因为每一个主动层依照掺质类型是不均质的，每一个主动层具有互补式金属氧化物半导体结构。第一主动区域是在彼此上方的第一堆叠内，其表示第一通道结构(图2A)，而第二主动区域是在彼此上方的第二堆叠内，其表示第二通道结构。第一通道结构及第二通道结构(图2A)的每一者依照掺质类型是相对均质。因此，单元区域103A及单元区域103B的每一者是描述为均质主动区域堆叠(homogeneously-AR-stacked，homo-stacked)单元区域。依照成对的主动区域，在每一个主动层中：在相对于Y轴上，第一主动区域及第二主动区域是成对；且在相对于Y轴上，第一通道结构及第二通道结构是成对。在本文中的水平面是被理解为由X轴及Y轴所定义的X-Y平面的一些实施例中，相对于Y轴的成对是称为水平成对。在一些实施例中，每一个主动区域具有纳米片结构。

在图1中，对于单元区域105A至单元区域105B的每一者而言，以下是成立的。每一个主动层包含单一主动区域，以使每一个主动层依照掺质类型为均质的。主动层是以其内的个别主动区域来分层，且此些个别主动区域对准在彼此上方的堆叠。相对于Z轴，主动层的内部的一者是以隔离边界层所取代。在单元区域105A至单元区域105B的每一者内，在隔离边界层之下的单一主动区域具有第一掺质类型，且表示第一通道结构(图2A)。在单元区域105A至单元区域105B的每一者中，在隔离边界层之上的单一主动区域具有第二掺质类型，且表示第二通道结构(图2A)。因此，在单元区域105A及单元区域105B的每一者内的第一通道结构及第二通道结构的每一者内的每一个通道结构依照掺质类型为均质，第一通道结构及第二通道结构是在相对于Z轴上堆叠。每一个通道结构依照掺质类型为均质，然而在相对于Z轴上的第一通道结构及第二通道结构的每一个堆叠依照掺质类型为异质。因此，单元区域105A及单元区域105B的每一者是描述为异质主动区域堆叠(heterogeneously-AR-stacked，hetero-stacked)单元区域。由于在相对于Z轴上的每一个堆叠依照掺质类型为异质，单元区域105A及单元区域105B的每一者具有互补式场效晶体管结构，在相对于Z轴上，互补式场效晶体管结构为一种互补式金属氧化物半导体结构的类型。依照成对的主动区域，在单元区域105A及单元区域105B的每一者中，在相对于Z轴上，第一主动区域及第二主动区域是成对。再者，依照成对的主动区域，共同考虑单元区域105A及单元区域105B时，主动区域的第一堆叠及第二堆叠在相对于Z轴上是成对的。在一些实施例中，每一个主动区域具有纳米片结构(图3A至图3N)。在本文中的铅直线是被理解为Z轴的一些实施例中，在相对于Z轴上的成对被称为垂直成对。

在图1中，单元区域103A至单元区域103B具有的互补式金属氧化物半导体结构的类型是不同于单元区域105A至单元区域105B具有的互补式金属氧化物半导体结构的类型。因此，半导体装置101是当作为具有混合的互补式金属氧化物半导体类型的结构。

图2A是根据一些实施例的半导体装置201A的四分之三侧视图。

半导体装置201A具有混合的互补式金属氧化物半导体类型的结构。半导体装置201A为图1的半导体装置101的具体例。半导体装置201A包含单元区域203A至单元区域203B及单元区域205A至单元区域205B。单元区域203A及单元区域203B为均质主动区域堆叠单元区域，其对应为图1的单元区域103A及单元区域103B。单元区域205A及单元区域205B为异质主动区域堆叠单元区域，其对应为图1的单元区域105A及单元区域105B。图2A中的剖面线3K-3K’对应至图3K。图2A中的剖面线3L-3L’、剖面线3M-3M’、剖面线3N-3N’对应至图3L、图3M及图3N。

在图2A中，单元区域203A及单元区域203B的每一者包含：形成在对应源极/漏极(S/D)区域211之间并具有第一掺杂类型的通道(CH)结构207；形成在对应源极/漏极(S/D)区域213之间并具有第二掺杂类型的通道结构209；以及在环绕式栅极(gate-all-around，GAA)配置中，围绕通道结构207及通道结构209的每一者的栅极结构227。第一掺杂类型的具体例为用于正型通道场效(PMOS)晶体管技术中的P型掺杂。第二掺杂类型的具体例为用于负型通道场效(NMOS)晶体管技术中的N型掺杂。通道结构207是在源极/漏极区域211之间沿着X轴的方向延伸。通道结构209是在源极/漏极区域213之间沿着X轴的方向延伸。在相对于Y轴上，通道结构207及通道结构209是被间隙分开。在一些实施例中，半导体装置201A是相应地朝向除了X轴、Y轴及Z轴的相对第一正交方向、第二正交方向及第三正交方向。

在相对于Z轴上，单元区域203A及单元区域203B的每一者具有成层配置的主动层(图3A至图3N)。每一个主动层对应地包含代表P型主动区域的P型通道结构207的一部分及代表N型主动区域的N型通道结构209的一部分。在一些实施例中，在每一个主动层内的每一个主动区域为纳米片。在一些实施例中，在每一个主动层内的每一个主动区域为纳米线。在一些实施例中，每一个主动区域为除了纳米片或纳米线以外的区域类型。

在图2A中，单元区域205A及单元区域205B的每一者包含：形成在对应的源极/漏极区域219之间并具有第一掺杂类型(例如P型)的通道结构215；形成在对应的源极/漏极区域221之间并具有第二掺杂类型(例如N型)的通道结构217；以及在环绕式栅极配置中，围绕通道结构215及通道结构217的每一者的栅极结构227。通道结构215是在源极/漏极区域219之间沿着X轴的方向延伸。通道结构217是在源极/漏极区域221之间沿着X轴的方向延伸。在相对于Z轴上，通道结构215及通道结构217是被间隙分开。在相对于Z轴上，单元区域205A及单元区域205B的每一者具有成层配置的主动层(图3A至图3N)。

在单元区域205A及单元区域205B的每一者内，在P型通道结构215内，每一个主动层包含单一P型主动区域。在N型通道结构217内，每一个主动层包含单一N型主动区域。在一些实施例中，在每一个主动层内的每一个主动区域为纳米片。在一些实施例中，在每一个主动层内的每一个主动区域为纳米线。在一些实施例中，在每一个主动层内的每一个主动区域为除了纳米片或纳米线以外的区域类型。

图2B是根据一些实施例的半导体装置的布局图201B。

布局图201B为半导体装置201A的表示图，且绘示混合的互补式金属氧化物半导体结构。在图2B中的剖面线3K-3K’对应至图3K。图2B中的剖面线3L-3L’、剖面线3M-3M’、剖面线3N-3N’对应至图3L、图3M及图3N。

一般而言，布局图内的模型表示半导体装置内的对应元件。布局图本身为上视图。在对应例如X轴及Y轴上，布局图内的模型为二维，而所绘示的半导体装置为三维。典型地，在相对于Z轴上，半导体装置是组织为在对应结构中的层堆叠，即其属于的对应结构。因此，较特别地，布局图内的每一个模型表示在对应半导体装置的对应层内的元件。典型地，布局图表示模型的相对深度(即沿着Z轴的位置)，且此些层是通过放置第二模型在第一模型上，以使第二模型至少部分重叠第一模型。为了简化说明，在布局图(例如图2B及本文所揭露的其他布局图)内的一些元件代表其在对应半导体装置内的对应结构，而非图案/模型本身。

布局图依表示的细节份量变化。在一些状况中，布局图的选择层是被结合/抽出而成单层，例如为了简化的目的。取代地及/或除此之外，在一些状况中，非对应半导体装置的所有层是被绘示，即布局图的选择层是被省略，例如为了简化附图。图2B及本文所揭露的其他布局图为布局图的具体例，其中选择层已被省略，例如金属化层及对应的由第一阶的金属化开始的内连接是被省略。在一些实施例中，图2B的布局图为较大的布局图的一部分。

通道结构207、通道结构209及本文中的主动层在单元区域203A及单元区域203B的每一者内的配置沿着Y轴且依照掺质类型为异质，而对应地沿着Z轴依照掺质类型为同质。通道结构207在图2B的入纸面/出纸面方向上具有相同的掺质类型。通道结构209在图2B的入纸面/出纸面方向上具有相同的掺质类型。通道结构207及通道结构209在沿着垂直于图2B的纸面的方向上具有不同的掺质类型。

通道结构215及通道结构217在单元区域205A及单元区域205B的每一者内的配置沿着Y轴且依照掺质类型为同质，而对应地沿着Z轴依照掺质类型为异质。与通道结构207及通道结构209相反的是，通道结构215及通道结构217的每一者在沿着垂直于图2B的纸面的方向上具有相同的掺质类型；且通道结构215及通道结构217在图2B的入纸面/出纸面方向上具有不同的掺质类型。在单元区域205A及单元区域205B的每一者内的通道结构215中，主动层(图3A至图3N)依照掺质类型为同质，即P型。在单元区域205A及单元区域205B的每一者内的通道结构217中，主动层(图3A至图3N)依照掺质类型为同质，即N型。

请参阅图2B，在垂直是被理解为内文中的Z轴的一些实施例中，单元区域203A及单元区域203B的每一者具有单元高度H，对应为单排的高度。单元区域205A及单元区域205B的每一者具有半单元高度，1/2H。同时，单元区域205A及单元区域205B具有单元高度H，其中H＝2*(1/2H)。

在图2B中，依照平行于Y轴延伸的参考线251，且进一步当参考线沿着X轴扫描时，依照在参考线251交错每一个单元区域边界(交错位置)的交错位置的变化，以下为成立：自单元区域203A至单元区域205A的例示过渡277在交错位置内不具有实质的阶跃变化；自单元区域203A至单元区域205B的例示过渡277在交错位置内不具有实质的阶跃变化；自单元区域205A至单元区域203B的例示过渡277在交错位置内不具有实质的阶跃变化；自单元区域205B至单元区域203B的例示过渡277在交错位置内不具有实质的阶跃变化。以下讨论在本实施例与其他方法之间的差异，其反映出本实施例的优势。

其他方法利用均匀的互补式金属氧化物半导体结构，其中每一个单元区域为包含PMOS主动区域及NMOS主动区域的非互补式场效晶体管单元区域，且在相对于第一方向上，其内的PMOS主动区域是在对应的彼此上的第一堆叠内，而其内的NMOS主动区域是在对应的彼此上的第二堆叠内，且其内的第一堆叠及第二堆叠的每一者依照掺质类型为相对地同质。在组织布局图表示半导体装置为在第一方向(例如平行于X轴)上延伸排列的内容中，且在前述排在第二方向(例如平行于Y轴)的尺寸是均匀且对应为单元高度的单元，除了单元高度的单元区域之外，为了达到不同电流容量的单元区域，其他方法利用具有不同高度(例如两倍高度、三倍高度或以上)的单元区域。根据其他方法，其在相对于X轴上，具有不同高度的非互补式场效晶体管邻接，例如单元高度的非互补式场效晶体管单元区域邻接两倍高度的非互补式场效晶体管单元区域，在自单元高度的非互补式场效晶体管单元的边界过渡至两倍高度的非互补式场效晶体管单元区域的边界中的交错位置内有阶跃变化。更特别地，根据其他方法当参考线是沿着X轴扫描时，参考线交错单元高度的非互补式场效晶体管单元区域或两倍高度的非互补式场效晶体管单元区域的边界(交错位置)，交错位置在交错位置内受到阶跃变化，其中单元高度的单元区域邻接两倍高度的单元区域。在基于布局图的半导体装置内，根据其他方法的布局图内的邻接单元的交错位置内的阶跃变化易受到布局依赖效应影响，例如增加结构的圆角、阈值电压的变化等。相反地，根据本实施例的混合的互补式金属氧化物半导体结构(例如图2B的半导体装置的布局图201B等)在交错位置内具有较少的实质阶跃变化。此混合的互补式金属氧化物半导体结构是通过堆叠(相对于Y轴)两个半高互补式场效晶体管单元区域在彼此之上，并邻接(相对于X轴)此两个堆叠的半高互补式场效晶体管单元区域与具有单元高度的非互补式场效晶体管单元区域，其自两个堆叠的半高互补式场效晶体管单元区域至具有单元高度的非互补式场效晶体管单元区域的过渡在交错位置内是不具有实质的阶跃变化。由于根据本实施例的混合的互补式金属氧化物半导体结构在交错位置内具有较少的实质阶跃变化，相较于其他方法，基于布局图的半导体装置结合混合的互补式金属氧化物半导体结构是较不易受到布局依赖效应的影响，例如增加修整的结构、阈值电压的变化等。

图2C至图2D是根据一些实施例的半导体装置的布局图201B的对应布局图223及布局图225。

共同地，布局图223及布局图225代表图2B的布局图201B。更特别地，布局图223代表布局图201B的上层，而布局图225代表布局图201B的下层。如此，布局图223及布局图225共同地为半导体装置201A的表示图，从而代表混合的互补式金属氧化物半导体类型的结构。在图2C至图2D的每一者内的剖面线4A-4A’对应至图4A。在图2C至图2D的每一者内的剖面线4B-4B’对应至图4B。

当在单元区域205A及单元区域205B的每一者内的通道结构215及通道结构217的每一者依照掺质类型为同质时，而在相对于Z轴上，通道结构215及通道结构217的每一个堆叠依照掺质类型为异质。在单元区域205A及单元区域205B的每一者内的通道结构215及通道结构217的异质堆叠反映在布局图223及布局图225之间的差异。由于图2C的布局图223代表图2A的布局图201B的上层，单元区域205A及单元区域205B的每一者是绘示为具有通道结构217。相反地，由于图2D的布局图225代表图2A的布局图201B的下层，单元区域205A及单元区域205B的每一者是绘示为具有通道结构215。

在图2C至图2D中，其在相对于Y轴上，单元区域203A及单元区域203B的每一者依照掺质类型为异质，而在相对于Z轴上，单元区域203A及单元区域203B的每一者内的通道结构207及通道结构209的每一者依照掺质类型对应为同质。单元区域203A及单元区域203B的每一者内的通道结构207及通道结构209的每一者相对于Y轴下，依照掺质类型的同质性反映出以下：单元区域203A的叙述在图2C与图2D的每一者内为相同；且单元区域203B的叙述在图2C与图2D的每一者内为相同。

在布局图201B之外，布局图223及布局图225的每一者还包含隔离虚拟栅极(isolation dummy gates，IDGs)229；切口栅极(cut-gate，CG)图案231及贯孔至栅极(via-to-gate，VG)接触结构233。

切口栅极图案231的长轴是平行于X轴。一般而言，主体图案是在特定的切割图案下，以使主体图案的一部分与特定的切割图案重叠，特定的切割图案是用来指出主题图案的重叠部分，其最后会在相应的半导体装置的工艺中被移除。切口栅极图案231的主体是对应在栅极结构227的部分的下方。

相对于Y轴，切口栅极图案231的例示是在栅极结构227的上端上方。因此，栅极结构227的上端实质对准(相对于Y轴)第一参考线(图未绘示)。第一参考线是平行且接近单元区域203A至单元区域203B及单元区域205A的每一者的顶部边界。相对于上端的总数，上端的总数的至少大部分对准第一参考线。在一些实施例中，顶部边界是实质与最上方的切口栅极图案231的中线在同一直线上。

相对于Y轴，切口栅极图案231的例示是在栅极结构227的下端上方。因此，栅极结构227的下端实质对准(相对于Y轴)第二参考线(图未绘示)。第二参考线是平行且接近单元区域203A至单元区域203B及单元区域205A的每一者的底部边界。相对于下端的总数，下端的总数的至少大部分对准第二参考线。在一些实施例中，底部边界是实质与最下方的切口栅极图案231的中线在同一直线上。

在图2C至图2D中，相对于X轴，隔离虚拟栅极229取代在单元区域203A至单元区域203B及单元区域205A至单元区域205B的每一者的左边界及右边界的栅极结构227。隔离虚拟栅极[例如由隔离虚拟栅极图案(图未绘示)所制得]是包含一或多个介电材料及作用为电性隔离结构的介电结构。因此，隔离虚拟栅极并非导电且不作用为例如主动晶体管的栅极电极的结构。在一些实施例中，隔离虚拟栅极是当作介电栅极结构。在一些实施例中，隔离虚拟栅极是包含在CPODE布局方案内的结构的例示。在一些实施例中，CPODE为连续多晶硅跨扩散层边界(continuous poly on diffusion edge)的缩写。在一些实施例中，隔离虚拟栅极是基于以栅极结构为前导物。在一些实施例中，隔离虚拟栅极是通过先形成栅极结构(例如虚拟栅结构)，牺牲/移除(例如蚀刻)栅极结构以形成沟渠，(选择性地)移除基材在栅极结构之下的部分以深化沟渠，然后以一或多个介电材料填充沟渠，以使所得的电性隔离结构(即隔离虚拟栅极)的实体尺寸相似于牺牲的前导物(即栅极结构或栅极结构与基材的部分的组合)的尺寸。在一些实施例中，隔离虚拟栅极229是以栅极结构227取代。在一些实施例中，取代隔离虚拟栅极229的栅极结构是设计配置成虚拟栅极结构，例如通过左侧浮接(floating)，通过不连接至其他电性信号等。

除了布局图201B所示之外，布局图223及布局图225的每一者更绘示距离235及距离237。相对于X轴，距离235是在栅极结构227及直接相邻的例示隔离虚拟栅极229之间。请重新参阅图2C至图2D，隔离虚拟栅极229取代对应例示的栅极结构227，距离235具有大约1.0CPP的值，其中CPP为距离量测单位。在一些实施例中，CPP为多晶硅栅极间距(contactedpoly pitch)的缩写。CPP的值是通过设计规则及对应的半导体工艺技术节点的尺度来决定。

距离237代表通道结构207、通道结构209、通道结构215及通道结构217的每一者相对于Y轴的厚度。在一些实施例中，距离237是当作通道结构207、通道结构209、通道结构215及通道结构217的宽度NSH_w，其宽度是相对于Y轴。在一些实施例中，在文字串“NSH_w”中，次文字串“NSH”是纳米片(nanosheet)的缩写。在一些实施例中，距离235的NSH_w的数值范围为

(≈10nm)≤NSH_w≤(≈80nm)。

对应图2C至图2D的布局图223及布局图225相对于X轴具有比对应图2E至图2F的对应布局图223’及布局图225’更小的足迹(footprint)。在一些实施例中，其中距离235代表1CPP的单位，对应图2C至图2D的布局图223及布局图225的每一者的宽度为6CPP，而对应图2E至图2F的布局图223’及布局图225’的每一者的宽度为10CPP。

图2C至图2D为布局图的具体例，其假定对应的半导体工艺节点利用相对高解析度型的微影，例如极紫外光(extreme ultraviolet，EUV)微影等。相较于相对低解析度型的微影，极紫外光微影的优点是极紫外光有助于制造相对于X轴具有相对较小足迹的半导体装置。相较于相对较低解析度型的微影，极紫外光微影的缺点是极紫外光微影相对较贵。相反地，图2E至图2F为布局图的具体例，其假定对应的半导体工艺节点利用相对低解析度型的微影，例如非极紫外光微影，如193nm浸没式(193i)微影等。相较于相对高解析度型微影，非极紫外光微影的优点是非极紫外光微影相对不贵。相较于相对高解析度型微影，非极紫外光微影的缺点是非极紫外光微影有助于制造相对于X轴具有相对较大足迹的半导体装置，以避免布局依赖效应等。由于相对较高解析度型的微影，相对于X轴，在图2C至图2D的每一者内，最靠近的例示栅极结构227是被单一例示隔离虚拟栅极229所分开。

图2E至图2F是根据一些实施例的半导体装置的布局图201B的对应布局图223’及布局图225’。

共同地，布局图223’及布局图225’代表图2B的布局图201B。更特别地，布局图223’代表布局图201B的上层，而布局图225’代表布局图201B的下层。如此，布局图223’及布局图225’共同地为半导体装置201A的表示图，从而代表混合的互补式金属氧化物半导体类型的结构。在图2E至图2F的每一者内的剖面线5A-5A’对应至图5A。在图2E至图2F的每一者内的剖面线5B-5B’对应至图5B。

图2E至图2F是相似于图2C至图2D。因此，为了简洁的目的，图2E至图2F的讨论会集中在图2E至图2F相对于图2C至图2D之间的差异，而最少化图2E至图2F与图2C至图2D相似处的讨论。

图2E至图2F为布局图的具体例，其假定对应的半导体工艺节点利用相对低解析度型的微影，例如非极紫外光微影，如193nm浸没式(193i)微影等。相反地，图2C至图2D为布局图的具体例，其假定对应的半导体工艺节点利用相对高解析度型的微影，例如极紫外光微影等。

对应图2E至图2F的布局图223’及布局图225’相对于X轴具有比对应图2C至图2D的对应布局图223及布局图225更大的足迹。在一些实施例中，其中距离235代表1CPP的单位，对应图2E至图2F的布局图223’及布局图225’的每一者的宽度为10CPP，而对应图2C至图2D的布局图223及布局图225的每一者的宽度为6CPP。

在图2E及图2F中，对应布局图223’及布局图225’的每一者具有相较于对应图2C至图2D的布局图223及布局图225大4CPP的宽度。在图2E至图2F的每一者引入额外4CPP的宽度，以避免布局依赖效应等，其是与图2E至图2F所假定的相对低解析度型微影有关。

由于图2E至图2F假定的相对低解析度型微影，相对于X轴，最靠近的例示栅极结构227是被三个例示隔离虚拟栅极229所分开。相反地，在图2C至图2D的每一者内，由于图2C至图2D假定的相对高解析度型微影，最靠近的例示栅极结构227是被单一例示隔离虚拟栅极229所分开。

在图2E至图2F中，相较于图2C至图2D的额外4CPP的宽度是在图2E至图2F的每一者中被认为：扩张245(1)占1CPP；扩张245(2)占1CPP；扩张247(1)占1CPP；且扩张247(2)占1CPP。

图3A至图3N是根据一些实施例的工作在工艺中的相应剖面图。

图3A至图3N的工艺制造具有混合的互补式金属氧化物半导体结构。图3A至图3N的工艺制造的半导体装置为图1的半导体装置101的具体例。

在图3A中，形成工件300。工件300包含形成在基材302上的通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)。通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者与堆叠结构363(1)至堆叠结构363(4)的最靠近一者是被凹槽322的对应一者分开。在一些实施例中，堆叠结构363(1)至堆叠结构363(4)的每一者为隔离虚拟栅极。更特别地，相对于X轴，通道堆叠304(1)的左侧与堆叠结构363(1)是被例示凹槽322分开，且通道堆叠304(1)的右侧与堆叠结构363(2)是被例示凹槽322分开；通道堆叠304(2)的左侧与堆叠结构363(2)是被例示凹槽322分开，且通道堆叠304(2)的右侧与堆叠结构363(3)是被例示凹槽322分开；通道堆叠304(3)的左侧与堆叠结构363(3)是被例示凹槽322分开，且通道堆叠304(3)的右侧与堆叠结构363(4)是被例示凹槽322分开。

通道堆叠304(1)至通道堆叠304(3)的每一者包含前驱体主动层(pre-A)308穿插第一牺牲层(sac)306，其是相对于Z轴交错。在一些实施例中，每一个前驱体主动层308为纳米片。

在一些实施例中，相对于Z轴，在直接相邻的例示前驱体主动层308之间的距离为其间的间距339(前驱体主动层间距)，其是与主动层3080(图3J)之间的间距(主动层间距)。在一些实施例中，间距339的值NSH_p的范围为

(≈15nm)≤NSH_p≤(≈25nm)。

在通道堆叠304(1)至通道堆叠304(3)的每一者中，前驱体主动层308其中的一者是被隔离边界层309所取代，其上为一些而非全部的预设数量的牺牲层306。在图3A至图3N中，在通道堆叠304(1)至通道堆叠304(3)的每一者中，有两个例示牺牲层306在隔离边界层309之上，且有两个例示牺牲层306在隔离边界层309之下。因此，通道堆叠304(1)至通道堆叠304(3)的每一者包含四个例示前驱体主动层308。在一些实施例中，一或多个例示前驱体主动层308是形成在隔离边界层309之上。在一些实施例中，一或多个例示前驱体主动层308是形成在隔离边界层309之下。

在一些实施例中，前驱体主动层308及牺牲层306具有不同的半导体组成。在一些实施例中，前驱体主动层308是由硅(Si)所组成，而牺牲层306是由硅锗(SiGe)所组成。在此实施例中，在牺牲层306中的额外锗含量有助于牺牲层306的选择性移除或凹陷，而不对前驱体主动层308造成实质破坏。在一些实施例中，前驱体主动层308包含锗(Ge)、硅锗(SiGe)或例如二硫化钼(MoS

通道堆叠304(1)至通道堆叠304(3)的每一者包含在前驱体主动层308的最顶部一者上的虚设栅极头部(gate-head，GH)结构(318)。在一些实施例中，虚设栅极头部结构是由多晶硅所组成。

通道堆叠304(1)至通道堆叠304(3)的每一者还包含内部空间特征326，其是形成在牺牲层306的凹槽324内。

在牺牲层306内的凹槽是通过选择性凹陷工艺而形成，其是选择牺牲层306的暴露侧壁但实质不选择前驱体主动层308的暴露侧壁，即前驱体主动层308的暴露侧壁是实质不受选择性凹陷工艺影响。在一些实施例中，选择性凹陷工艺包含硅锗氧化工艺，然后硅锗氧化物移除。在此实施例中，硅锗氧化工艺包含例如利用臭氧(O

请参阅图3A，在内间隙壁凹槽形成之后，内部空间特征326是通过沉积内间隙壁材料层在工件300上且包含在内间隙壁凹槽内而形成。在一些实施例中，内部空间特征326的形成包含一或多次迭代碳氮氧化硅(SiOCN)沉积工艺。在一些实施例中，电浆增强原子层沉积(plasma-enhanced atomic layer deposition，PEALD)工艺是用来沉积碳氮氧化硅膜。在一些实施例中，内间隙壁材料包含氧化硅、氮化硅、碳氧化硅、碳氮化硅、金属氮化物或合适的介电材料。沉积的内间隙壁材料层是接着被回蚀，以移除额外的内间隙壁材料在栅极间隙壁320上及前驱体主动层308的侧壁上，借以制得图3A所示的内部空间特征326。在一些实施例中，回蚀工艺为干式蚀刻工艺，其包含利用含氧气体、氢气、氮气、含氟气体[例如四氟化碳(CF

在图3B中，对于通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者而言，对应的凹槽322的每一者是以介电质栓塞341填充。在一些实施例中，介电质栓塞341是利用浅沟渠隔离(shallow trench isolation，STI)工艺所形成。在一些实施例中，介电材料是沉积在每一个凹槽322内，其是利用化学气相沉积(chemical vapor deposition，CVD)、次大气压化学气相沉积(sub-atmospheric CVD，SACVD)、流动式化学气相沉积、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)等。然后，沉积的介电材料是被平坦化，以符合虚设栅极头部结构318的厚度。在一些实施例中，介电质栓塞341的介电材料包含氧化硅、氮氧化硅、氟掺杂硅玻璃(fluorine-dopedsilicate glass，FSG)、低介电常数(k)介电质、前述的组合及/或其他合适的材料。

在图3C中，硬罩幕PR1是被沉积在通道堆叠304(1)的凹槽322的介电质栓塞341上，也在通道堆叠304(1)本身之上；且在通道堆叠304(3)的凹槽322的介电质栓塞341上，也在通道堆叠304(3)本身之上。

更特别地，硬罩幕PR1是沉积在工件300上。在一些实施例中，硬罩幕PR1的沉积包含利用低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、化学气相沉积、电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、物理气相沉积、原子层沉积、热氧化、电子束蒸镀或其他合适的沉积技术或前述的组合。在一些实施例中，硬罩幕PR1为多层且包含氧化硅及氮化硅。利用光微影及蚀刻工艺来图案化硬罩幕PR1。在一些实施例中，光微影工艺包含光阻涂布(旋转涂布)、软烘烤、光罩对准、曝光、后曝光烘烤、光阻显影、清洗、干燥(例如旋转干燥及/或硬烤)、其他合适的微影技术及/或前述的组合。在一些实施例中，蚀刻工艺包含干式蚀刻(例如反应性离子蚀刻)、湿式蚀刻及/或其他蚀刻方法。然后，利用硬罩幕PR1作为蚀刻罩幕，在通道堆叠304(2)的凹槽322内的暴露介电质栓塞341是被蚀刻，以移除一些但非全部的介电材料，而制得在通道堆叠304(2)的每一个部分填充凹槽322’内的部分介电质栓塞343。相对于Z轴，部分介电质栓塞343在通道堆叠304(2)的每一个部分填充凹槽322’内上升，以达到隔离边界层309的高度。

在图3D中，硬罩幕PR1是被移除。然后，硬罩幕PR2是沉积在部分介电质栓塞343上，以填充通道堆叠304(2)的凹槽322’上，也在通道堆叠304(2)本身上，且在通道堆叠304(3)的凹槽322的介电质栓塞341上，也在通道堆叠304(3)本身之上。图3D中的硬罩幕PR2的沉积是利用与图3C中的硬罩幕PR1的沉积相似的工艺。

在图3E中，硬罩幕PR2是被移除。然后，形成成长抑制(growth-inhibiting，GI)衬垫365及成长抑制衬垫367。更特别地，成长抑制衬垫365是形成在通道堆叠304(1)的每一个凹槽322内，并抵靠前驱体主动层308的暴露侧壁及栅极间隙壁320。成长抑制衬垫367是形成在通道堆叠304(2)的每一个凹槽322内，并抵靠前驱体主动层308的暴露侧壁及栅极间隙壁320。由于通道堆叠304(2)的每一个凹槽322内的部分介电质栓塞343，成长抑制衬垫367向下延伸至通道堆叠304(2)的每一个凹槽322中，以与隔离边界层309等高。

在一些实施例中，成长抑制衬垫365及成长抑制衬垫367是由氮化硅(SiN)所组成。在一些实施例中，成长抑制衬垫365及成长抑制衬垫367是由除了氮化硅的低k介电材料所组成，例如二氧化硅(SiO

在图3F中，移除在通道堆叠304(2)的每一个凹槽322内的部分介电质栓塞343及通道堆叠304(3)的每一个凹槽322内的介电质栓塞341，例如通过蚀刻。在一些实施例中，蚀刻工艺为干式蚀刻工艺或合适的蚀刻工艺。例示干式蚀刻工艺利用含氧气体、氢气、含氟气体[例如四氟化碳(CF

在图3G中，形成具有第一掺杂类型(例如P型)的源极/漏极特征328(1)及源极/漏极特征328(2)。更特别地，源极/漏极特征328(1)是形成在通道堆叠304(2)的每一个凹槽322内，且源极/漏极特征328(2)是形成在通道堆叠304(3)的每一个凹槽322内。

由于成长抑制衬垫365向下延伸至基材302，没有源极/漏极特征是形成在通道堆叠304(1)的每一个凹槽322内。由于成长抑制衬垫367向下延伸至通道堆叠304(2)的每一个凹槽322中，仅到隔离边界层309的高度，源极/漏极特征328(1)是形成在通道堆叠304(2)的每一个凹槽322内的隔离边界层309之下，故一部分留在通道堆叠304(2)的每一个凹槽322中。相对于Z轴，源极/漏极特征328(2)的上表面是控制为实质与最上方的一个前驱体主动层308的上表面具有相同高度。由于通道堆叠304(3)缺少成长抑制衬垫在其中的每一个凹槽322内，源极/漏极特征328(2)是形成在通道堆叠304(2)的每一个凹槽322内。

在一些实施例中，源极/漏极特征328(1)及源极/漏极特征328(2)是利用磊晶工艺来形成，例如气相磊晶、超高真空化学气相沉积、分子束磊晶及/或其他合适的工艺。在一些实施例中，磊晶工艺利用气态及/或液态前驱物，其与基材302及前驱体主动层308交互作用。在一些实施例中，源极/漏极特征328(1)及源极/漏极特征328(2)包含p型掺质，例如硼(B)。在一些实施例中，p型掺质是在磊晶工艺中通过导入p型掺质而原位(in-situ)掺杂。在一些实施例中，p型掺质是利用布植工艺(例如接面布植工艺)等来外部(ex-situ)掺杂。

在图3G中，在源极/漏极特征328(1)及源极/漏极特征328(2)形成之后，介电质栓塞369是对应地形成在通道堆叠304(2)的每一个凹槽322内的源极/漏极特征328(1)上。相对于Z轴，介电质栓塞369是与隔离边界层309具有实质相同的高度且具有实质相同的厚度。介电质栓塞369电性隔离源极/漏极特征328(1)与对应的源极/漏极特征328(4)(图3I)。

在一些实施例中，介电质栓塞369包含氧化硅、氮化硅、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)、氟掺杂硅玻璃、低k介电材料或任何合适的介电材料。在一些实施例中，介电质栓塞369是通过任何合适的方法所形成，例如低压化学气相沉积或流动式化学气相沉积(flowable CVD，FCVD)。在一些实施例中，介电质栓塞369包含通过流动式化学气相沉积所形成的氧化物。

在图3H中，移除成长抑制衬垫365及成长抑制衬垫367。在一些实施例中，成长抑制衬垫365及成长抑制衬垫367是利用合适的选择性蚀刻工艺来移除，例如干式蚀刻、湿式蚀刻或前述的组合。此蚀刻工艺是选择成长抑制衬垫365及成长抑制衬垫367，但实质不选择介电质栓塞369，即介电质栓塞369是实质不受到此蚀刻工艺的影响。

在图3I中，形成第二掺杂类型(例如N型)的源极/漏极特征328(3)及源极/漏极特征328(4)。更特别地，源极/漏极特征328(3)是形成在通道堆叠304(1)的每一个凹槽322内，且源极/漏极特征328(4)是形成在通道堆叠304(3)的每一个凹槽322的剩余部分内。

由于通道堆叠304(1)缺少成长抑制衬垫在其中每一个凹槽322内，源极/漏极特征328(3)是形成在通道堆叠304(2)的每一个凹槽322内。由于通道堆叠304(2)缺少成长抑制衬垫在其中每一个凹槽322的剩余部分内，源极/漏极特征328(4)是形成在通道堆叠304(2)的每一个凹槽322的剩余部分内。相对于Z轴，每一个源极/漏极特征328(4)向下延伸至通道堆叠304(2)的每一个凹槽322中，仅到对应的介电质栓塞369的上表面的高度。相对于Z轴，源极/漏极特征328(3)及源极/漏极特征328(4)的上表面是被控制为与在通道堆叠304(1)及通道堆叠304(2)内对应的最上方的前驱体主动层308的上表面实质为相同高度。凹槽322保留在源极/漏极特征328(2)、源极/漏极特征328(3)及源极/漏极特征328(4)的每一者之上。

请参阅图3I，在一些实施例中，源极/漏极特征328(1)及源极/漏极特征328(2)是利用磊晶工艺来形成，例如气相磊晶、超高真空化学气相沉积、分子束磊晶及/或其他合适的工艺。在一些实施例中，磊晶工艺利用气态及/或液态前驱物，其与基材302及前驱体主动层308交互作用。在一些实施例中，源极/漏极特征328(1)及源极/漏极特征328(2)包含一或多层的硅(Si)、磷化硅(SiP)、碳化硅(SiC)、砷化镓(GaAs)、磷砷化镓(GaAsP)、碳磷化硅(SiCP)等。在一些实施例中，n型掺质是在磊晶工艺中通过导入n型掺质而原位掺杂。在一些实施例中，n型掺质是利用布植工艺(例如接面布植工艺)等来外部掺杂。

请参阅图3I，在一些实施例中，源极/漏极特征328(2)及源极/漏极特征328(3)具有的高度H1的范围为

(≈(4*NSH_p+th_369))≤H1≤(≈(6*NSH_p+th_369))，

其中NSH_p为间距339，且th_369为相对于Z轴的介电质栓塞369的厚度。在一些实施例中，th_369的范围值为

(≈3nm)≤th_369≤(≈13nm)。

请参阅图3I，在一些实施例中，不同掺质类型但实质相似尺寸的场效晶体管(field-effect transistors，FETs)具有不同的导电电流容量。在一些实施例中，N型场效晶体管(NFETs)比具有相似尺寸的P型场效晶体管(PFETs)具有更大的导电电流容量。在一些实施例中，为了使P型场效晶体管达到与N型场效晶体管具有实质相似的导电电流容量，源极/漏极特征328(1)的高度H2是大于源极/漏极特征328(4)的高度H3。在H3

(≈2*NSH_p)≤H3≤(≈3*NSH_p+th)，

而源极/漏极特征328(1)的高度H2的范围为

(≈2.5*NSH_p)≤H2≤(≈4*NSH_p+th)。

在图3J中，移除每一个虚设栅极头部结构318，移除每一个牺牲层306，且移除每一个介电质栓塞369。介电质栓塞369的移除造成对应的间隙371，其是仅填充环境压力的气体，以作用为介电质。

在一些实施例中，自图3I至图3J的转变如下：沉积第一接触蚀刻中止层(contactetch stop layer，CESL)(图未绘示)，接着沉积第一层间介电质(interlayer dielectric，ILD)结构373，接着移除虚设栅极头部结构318，接着选择性地移除牺牲层306以释放前驱体主动层308成主动层3080，然后移除介电质栓塞369。在一些实施例中，移除介电质栓塞369，然后选择性地移除牺牲层306以释放前驱体主动层308成主动层3080。

在一些实施例中，第一接触蚀刻中止层包含氮化硅、氮氧化硅及/或其他合适的材料。在一些实施例中，第一接触蚀刻中止层是通过原子层沉积、电浆辅助化学气相沉积工艺及/或其他合适的沉积或氧化工艺。在一些实施例中，第一接触蚀刻中止层是沉积在源极/漏极特征328(2)、源极/漏极特征328(3)及源极/漏极特征328(4)的顶表面上。然后，第一层间介电质结构373包含四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂硅玻璃或掺杂氧化硅，例如硼掺杂磷硅玻璃(boron-doped phospho-silicate glass，BPSG)、熔硅石玻璃(fused silica glass，FSG)、磷硅玻璃(phosphosilicate glass，PSG)、硼掺杂硅玻璃(boron doped silicon glass，BSG)及/或其他合适的介电材料。在一些实施例中，第一层间介电质结构373是通过电浆辅助化学气相沉积工艺或其他合适的沉积技术来沉积。在一些实施例中，在第一层间介电质结构373形成之后，退火工件300，以优化第一层间介电质结构373的完整性。在一些实施例中，为了移除多余材料并暴露出通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的顶表面，进行平坦化工艺，例如化学机械研磨(chemical mechanical polishing，CMP)。

请参阅图3J，在一些实施例中，通过蚀刻移除虚设栅极头部结构318。在一些实施例中，蚀刻工艺为干式蚀刻工艺或合适旳蚀刻工艺。例示干式蚀刻工艺利用含氧气体、氢气、含氟气体[例如四氟化碳(CF

在一些实施例中，牺牲层306的选择性移除包含一或多个蚀刻工艺，其是对牺牲层306的材料有选择性。在一些实施例中，选择性蚀刻工艺为选择性湿式蚀刻、选择性干式蚀刻或前述的组合。在牺牲层306的移除释放前驱体主动层308为主动层3080之后，暴露出在通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者内的主动层3080的上表面及下表面。在一些实施例中，选择性湿式蚀刻包含APM蚀刻(例如氢氧化铵-过氧化氢-水混合物)。在一些实施例中，选择性移除硅锗氧化，然后硅锗氧化物移除；在此实施例中，举例而言，氧化是通过臭氧清洁来提供，然后硅锗氧化物是通过例如氢氧化铵等的蚀刻剂来移除。

在图3K中，栅极层3060是对应地形成在牺牲层306的移除所留下的间隙内，且栅极头部结构338是形成在通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者上。更特别地，栅极头部结构338及栅极层3060是沉积在包围通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者内的每一个主动层3080。

在一些实施例中，自图3J至图3K的转变如下：沉积第一栅极介电层(图未绘示)，然后沉积栅极头部结构338及栅极层3060。在一些实施例中，第一栅极介电层包含界面层(图未绘示)及高k介电层(图未绘示)。在此，高k介电层表示由介电常数大于二氧化硅(SiO

请参阅图3K，在一些实施例中，沉积栅极头部结构338在第一栅极介电层上，其是利用原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适的方法。在一些实施例中，栅极头部结构338的多层配置包含具有选择的功函数以提升装置效能的金属层的各种组合(功函数金属层)、衬层、湿式层、黏着层、金属合金或金属硅化物。在一些实施例中，栅极头部结构338包含氮化钛(TiN)、钛铝(TiAl)、氮化铝钛(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化硅钽(TaSiN)、铜(Cu)、其他耐火金属(refractory metal)或其他合适的金属材料或前述的组合。

请重新参阅对应图2A的剖面线3K-3K’的图3K，通道堆叠304(1)及对应的栅极头部结构338及主动层3080代表N型场效晶体管375N的核心元件。如此，N型场效晶体管375N为包含在图2A的单元区域203A内的N型场效晶体管的具体例。通道堆叠304(2)及对应的栅极头部结构338及主动层3080代表互补式场效晶体管305的核心元件。如此，互补式场效晶体管305为包含在图2A的单元区域205A内的互补式场效晶体管的具体例。通道堆叠304(3)及对应的栅极头部结构338及主动层3080代表P型场效晶体管375P的核心元件。如此，P型场效晶体管375P为包含在图2A的单元区域203B内的P型场效晶体管的具体例。

在图3K中，通道堆叠304(1)至通道堆叠304(3)的每一者包含四个例示主动层3080。因此，N型场效晶体管375N为4-纳米片N型场效晶体管，而P型场效晶体管375P为4-纳米片P型场效晶体管。同样地，互补式场效晶体管305N为4-纳米片互补式场效晶体管，其是表示2-纳米片N型场效晶体管堆叠在2-纳米片P型场效晶体管。在一些实施例中，通道堆叠304(1)至通道堆叠304(3)的每一者包含非四个的数量的例示主动层3080。在一些实施例中，代表在互补式场效晶体管305的N型场效晶体管内的例示主动层3080数量的变数X1及代表在互补式场效晶体管305的P型场效晶体管内的例示主动层3080数量的变数X2与代表在N型场效晶体管375N及P型场效晶体管375P的每一者内的例示主动层数量的变数X3的关系为

X3＝X1+X2，

其中X1、X2及X3的每一者为正整数。在图3K中，X1＝2且X2＝2，故X3＝4。在一些实施例中，X1、X2及X3的关系为

X1＝X2＝(X3)/2，

其中X1、X2及X3的每一者为正整数。在图3K中，X3＝4，故X1＝X2＝4/2＝2。

请重新参阅对应图2A中的剖面线3L-3L’、剖面线3M-3M’及剖面线3N-3N’的图3L、图3M及图3N，应理解的是图3L、图3M及图3N的每一者的剖面视图是相对于图3K的Z轴旋转90度。图3L至图3N的每一者包含例示栅极结构327，其中栅极结构327对应为图2A的栅极结构227。图3L包含通道堆叠304(1)及通道堆叠304(4)。图3M包含通道堆叠304(2)及通道堆叠304(5)。图3N包含通道堆叠304(3)及通道堆叠304(6)。

图4A至图4B是根据一些实施例的半导体装置的对应剖面图449A及剖面图449B。

图4A至图4B的半导体装置为对应图2C至图2D的布局图223及布局图225所代表的例示半导体装置。图4A对应图2C至图2D的每一者内的剖面线4A-4A’。图4B对应图2C至图2D的每一者内的剖面线4B-4B’。

剖面图449A至剖面图449B的每一者包含半导体基材402、栅极结构427、隔离虚拟栅极429、源极/漏极特征428(1)及源极/漏极特征428(4)。剖面图449A还包含源极/漏极特征428(3)。

图5A至图5B是根据一些实施例的半导体装置的对应剖面图549A及剖面图549B。

图5A至图5B的半导体装置为对应图2E至图2F的布局图223’及布局图225’所代表的例示半导体装置。图5A对应图2E至图2F的每一者内的剖面线5A-5A’。图5B对应图2E至图2F的每一者内的剖面线5B-5B’。

剖面图549A至剖面图549B的每一者包含半导体基材502、隔离虚拟栅极529、源极/漏极特征528(1)及源极/漏极特征528(4)。剖面图549A还包含源极/漏极特征528(3)。

在图5A至图5B中，相较于图4A至图4B额外4CPP的宽度是在图5A至图5B的每一者中被认为：扩张545(1)占1CPP；扩张545(2)占1CPP；扩张547(1)占1CPP；且扩张547(2)占1CPP。

图6A是根据一些实施例的半导体装置的制造方法的流程图600A。

根据一些实施例，流程图600A的方法是可行的，例如利用电子设计自动化系统700(图7，以下说明)及集成电路制造系统800(图8，以下说明)。可根据流程图600A的方法制造的例示半导体装置包含图1的半导体装置、基于图2A的半导体装置、基于本文所揭露的布局图的半导体装置、基于本文所揭露的剖面图的半导体装置等。

在图6A中，流程图600A的方法包含方块602至方块604。在方块602中，产生布局图，除了别的以外，其是包含本文所揭露的一或多个布局图等。根据一些实施例，方块602是可行的，例如利用电子设计自动化系统700(图7，以下说明)。流程自方块602进行至方块604。

在方块604中，基于布局图，(A)进行一或多个光微影曝光或(B)制作一或多个半导体罩幕或(C)制作在半导体装置的一层内的一或多个元件中的至少一者。参照以下图8中的集成电路制造系统800的讨论。

图6B是根据一些实施例的半导体装置的制造方法600B。

根据一些实施例，流程图的方法600B是可行的，例如利用集成电路制造系统800(图8，以下说明)。可根据流程图的方法600B制造的例示半导体装置包含图1的半导体装置、基于图2A的半导体装置、基于本文所揭露的布局图的半导体装置、基于本文所揭露的剖面图的半导体装置等。

流程图的方法600B包含方块610至方块630。在方块610中，形成第一通道堆叠、第二通道堆叠及第三通道堆叠在基材上。基材的具体例为图3A的基材302等。第一通道堆叠、第二通道堆叠及第三通道堆叠的具体例包含图3A对应的通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)。流程自方块610进行至方块612。

关于方块610，在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠包含前驱体主动层及第一牺牲层，其是在相对于第一方向(例如Z轴)上交错。前驱体主动层的具体例包含图3A的前驱体主动(pre-A)层308等。第一牺牲层的具体例包含图3A的牺牲层306等。

关于方块610，在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠是通过对应的第一凹槽及第二凹槽在第一侧及第二侧上与最靠近的其他结构分开，其是在相对于与第一方向(同样地，Z轴)垂直的第二方向(例如X轴)上。第一凹槽及第二凹槽的具体例包含在相对于X轴上至图3A的通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的左侧及右侧的凹槽322等。对应第一通道堆叠、第二通道堆叠及第三通道堆叠的最靠近的其他结构的具体例包含图3A的堆叠结构363(1)至堆叠结构363(4)。在一些实施例中，堆叠结构363(1)至堆叠结构363(4)的每一者为隔离虚拟栅极。

关于方块610，在一些实施例中，在第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者中，前驱体主动层的一者是被隔离边界层所取代，其上方为预设数量的第一牺牲层，预设数量为一些但非全部的第一牺牲层。隔离边界层的具体例为图3A的隔离边界层309等。

关于方块610，在一些实施例中，在第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者中，内间隙壁是形成为扺靠第一通道堆叠、第二通道堆叠及第三通道堆叠的第一牺牲层的侧壁。内间隙壁的具体例为形成在图3A的通道堆叠304(1)、通道堆叠304(2)及通道堆叠304(3)的每一者内的对应凹槽324内的内部空间特征326。在一些实施例中，在内间隙壁形成之后，第一通道堆叠[例如通道堆叠304(1)]、第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]的每一者的第一凹槽及第二凹槽(例如凹槽322)的每一者是以绝缘材料(例如介电质栓塞341)填充，参照图3B的说明。

关于方块610，在一些实施例中，在第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者还包含在最上方的前驱体主动层上的虚设栅极头部结构。虚设栅极头部结构的具体例为图3A的虚设栅极头部结构318等。

在方块612中，第一成长抑制衬垫及第二成长抑制衬垫是选择性地形成在对应地抵靠第一通道堆叠及第二通道堆叠的每一者的内间隙壁的侧壁及前驱体主动层的侧壁。第一成长抑制衬垫及第二成长抑制衬垫的具体例包含图3E对应的成长抑制衬垫367及成长抑制衬垫365等。流程自方块612进行至方块614。

关于方块612，在一些实施例中，第一成长抑制衬垫(例如成长抑制衬垫367)向下延伸第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)至对应隔离边界层(例如隔离边界层309)的第一深度。再者，第二成长抑制衬垫(例如成长抑制衬垫365)向下延伸第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)至对应全部的第一牺牲层(例如牺牲层306)的第二深度，且第二深度是大于第一深度。

关于方块612，且进一步关于第一成长抑制衬垫及第二成长抑制衬垫的选择性形成，在一些实施例中，移除在第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内具有第一份量的绝缘材料(例如图3C)至对应隔离边界层(例如隔离边界层309)的第一深度，而形成第一部分填充凹槽(部分填充凹槽322’)及第二部分填充凹槽(例如部分填充凹槽322’)；且移除在第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内具有第二份量的绝缘材料(例如图3C)至对应第一牺牲层(例如牺牲层306)的第二深度，第二深度是大于第一深度。

关于方块612，且进一步关于在第二通道堆叠的第一凹槽及第二凹槽的每一者内具有第一份量的绝缘材料的移除，在一些实施例中，对应地形成第一α罩幕及第二α罩幕(例如硬罩幕PR1)在第一通道堆叠[例如通道堆叠304(1)]及第三通道堆叠[例如通道堆叠304(3)]，例如图3C所示；然后，蚀刻第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内的绝缘材料，以移除第一份量的绝缘材料，例如图3C所示。

关于方块612，且进一步关于在第一通道堆叠的第一凹槽及第二凹槽的每一者内具有第二份量的绝缘材料的移除，在一些实施例中，对应地形成第一β罩幕及第二β罩幕(例如硬罩幕PR2)在第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]，例如图3D所示；然后，蚀刻第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内的绝缘材料，以移除第二份量的绝缘材料，例如图3D所示。

关于方块612，且进一步关于第一成长抑制衬垫及第二成长抑制衬垫的形成，在一些实施例中，沉积成长抑制材料在第一通道堆叠[例如通道堆叠304(1)]及第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内的暴露表面上，例如图3E所示；且移除(例如通过蚀刻)在第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]的第一凹槽及第二凹槽(例如凹槽322)的每一者内的绝缘材料，例如图3F所示。

在方块614中，形成第一导电型的第一源极/漏极特征。方块614包含方块616至方块618。在方块616中，部分填充第二通道堆叠的第一凹槽及第二凹槽，以制得较矮的第一源极/漏极特征、第一部分填充凹槽及第二部分填充凹槽，其中第二通道堆叠的较矮第一源极/漏极特征是矮于第三通道堆叠的较高第一源极/漏极特征(方块618)。被部分填充的第二通道堆叠的第一凹槽及第二凹槽的具体例是被以源极/漏极特征328(1)部分填充的通道堆叠304(2)的凹槽322，其中源极/漏极特征328(1)具有P型导电型。流程自方块616进行至方块618。

在方块618中，填充第三通道堆叠的第一凹槽及第二凹槽，以制得较高的第一源极/漏极特征，其中第三通道堆叠的较高第一源极/漏极特征是高于第二通道堆叠较矮的第一源极/漏极特征(方块616)。被填充的第三通道堆叠的第一凹槽及第二凹槽而制得较高第一源极/漏极特征的具体例是被以源极/漏极特征328(2)填充的通道堆叠304(3)的凹槽322，其中源极/漏极特征328(2)具有P型导电型。流程自方块618结束方块614，并进行至方块620。

关于方块616及方块618的每一者，在一些实施例中，第一源极/漏极特征是以下述来形成。成长第一源极/漏极材料(例如通过与对应导电型合适的磊晶工艺)在第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]的每一者的内间隙壁(例如内部空间特征326)的暴露侧壁上及前驱体主动层(例如前驱体主动层308)的侧壁上，其是未被第一成长抑制衬垫(成长抑制衬垫367)及第二成长抑制衬垫(成长抑制衬垫365)所覆盖，例如图3G所示。

关于方块616，即关于较矮的第一源极/漏极特征的形成，在一些实施例中，较矮的第一源极/漏极特征的每一者的一部分是被第二牺牲层(例如介电质栓塞369)所取代。在一些实施例中，较矮的第一源极/漏极特征的被取代的部分是在第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)内的较矮的第一源极/漏极特征的层内，其是在相对于Z轴上，对应至隔离边界层(例如隔离边界层309)。

在方块620中，移除第一成长抑制衬垫及第二成长抑制衬垫。第一成长抑制衬垫及第二成长抑制衬垫被移除的具体例是自图3G至图3H的转变等。第一成长抑制衬垫(成长抑制衬垫367)及第二成长抑制衬垫(成长抑制衬垫365)是存在于图3G中，但在图3H中已被移除(例如通过蚀刻)。流程自方块620进行至方块622。

在方块622中，形成第二导电型的第二源极/漏极特征。方块622包含方块624至方块626。在方块624中，第二通道堆叠的第一部分填充凹槽及第二部分填充凹槽被完全填充，以制得较矮的第二源极/漏极特征形成在较矮的第一源极/漏极特征，其中第二通道堆叠的较矮的第二源极/漏极特征是矮于第一通道堆叠的较高的第二源极/漏极特征(方块626)。第二通道堆叠的第一凹槽及第二凹槽被完全填充以制得较矮的第二源极/漏极特征的具体例为图3H中的通道堆叠304(2)的部分填充凹槽322被以源极/漏极特征328(4)完全填充，其中源极/漏极特征328(4)具有N型导电型。流程自方块624进行至方块626。

在方块626中，填充第一通道堆叠的第一凹槽及第二凹槽，以制得较高的第二源极/漏极特征，其中第一通道堆叠的较高的第二源极/漏极特征是高于第二通道堆叠的较矮的第二源极/漏极特征(方块624)。第二通道堆叠的第一凹槽及第二凹槽被填充以制得较矮的第二源极/漏极特征的具体例为通道堆叠304(1)的凹槽322被以源极/漏极特征328(3)填充，其中源极/漏极特征328(3)具有N型导电型。由于第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)是以例示较矮的第一源极/漏极特征[例如源极/漏极特征328(1)]及例示第二牺牲层(例如介电质栓塞369)部分填充，相较于在第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)内的第二源极/漏极特征[例如源极/漏极特征328(3)]，成长在第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)内的第二源极/漏极特征[例如源极/漏极特征328(4)]相对较矮。由于第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)实质为空的，相较于成长在第二通道堆叠[例如通道堆叠304(2)]的第一凹槽及第二凹槽(例如凹槽322)内的第二源极/漏极特征[例如源极/漏极特征328(4)]，成长在第一通道堆叠[例如通道堆叠304(1)]的第一凹槽及第二凹槽(例如凹槽322)的第二源极/漏极特征[例如源极/漏极特征328(3)]相对较高。流程自方块626结束方块622，并进行至方块628。

关于方块624及方块626的每一者，在一些实施例中，第二源极/漏极特征是以下述来形成。在第一衬垫及第二衬垫移除之后，成长第二源极/漏极材料(例如通过与对应导电型合适的磊晶工艺)在第一通道堆叠[例如通道堆叠304(1)]及第二通道堆叠[例如通道堆叠304(2)]的每一者的内间隙壁(例如内部空间特征326)的暴露侧壁上及前驱体主动层(例如前驱体主动层308)的侧壁上。

在方块628中，移除虚设栅极头部结构及第一牺牲层。虚设栅极头部结构及第一牺牲层被移除的具体例是自图3I至图3J的转变等。移除工艺的具体例为蚀刻等。在一些实施例中，虚设栅极头部结构及第一牺牲层的移除导致在第一通道堆叠[例如通道堆叠304(1)]、第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]的每一者内的间隙。流程自方块628进行至方块630。

关于方块628及自图3I至图3J的转变所代表的具体例，在一些实施例中，自图3I至图3J的转变是如下：沉积第一接触蚀刻中止层(图未绘示)，接着沉积第一层间介电质结构(例如第一层间介电质结构373)，接着移除虚设栅极头部结构(例如虚设栅极头部结构318)，接着选择性地移除第一牺牲层(例如牺牲层306)以释放前驱体主动层(例如前驱体主动层308)成主动层(例如主动层3080)，然后移除第二牺牲层(例如介电质栓塞369)。在一些实施例中，移除第二牺牲层(例如介电质栓塞369)，然后选择性地移除第一牺牲层(例如牺牲层306)以释放前驱体主动层(例如前驱体主动层308)成主动层(例如主动层3080)。在一些实施例中，第二牺牲层(例如介电质栓塞369)的移除导致对应的间隙。

在方块630中，形成栅极结构的元件在第一通道堆叠[例如通道堆叠304(1)]、第二通道堆叠[例如通道堆叠304(2)]及第三通道堆叠[例如通道堆叠304(3)]的每一者的间隙内。栅极结构的元件的具体例包含栅极头部结构338及主动层3080。在一些实施例中，此间隙是接着以导电材料填充，例如图3K所示。

图7是根据一些实施例的电子设计自动化系统700的方块图。

在一些实施例中，电子设计自动化系统700包含自动布局布线(AutomaticPlacement and Routing，APR)系统。在一些实施例中，电子设计自动化系统700为通用计算机装置，其包含硬件处理器702及非暂态计算机可读取储存媒体704。除此之外，储存媒体704是编码(即储存)计算机程序码(即一组可执行指令)706。根据一或多个实施例(后续为提到的工艺及/或方法)，通过硬件处理器代表(至少部分)电子设计自动化工具来执行部分或全部(例如图6A至图6B的方法)的执行指令(计算机程序码)706。除此之外，储存媒体704储存本文所揭露的布局图等。

处理器702是通过总线708与计算机可读取储存媒体704电性耦合。处理器702更通过总线708与输入/输出(I/O)接口电性耦合。网络接口712更通过总线708与处理器702电性连接。网络接口712是连接网络714，以使处理器702及计算机可读取储存媒体704可以通过网络714连接外部元件。处理器702是配置以执行编码在计算机可读取储存媒体704中的计算机程序码706，以使系统700可用以进行提到的工艺及/或方法的部分或全部。在一或多个实施例中，处理器702为中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特定功能集成电路(application specific integrated circuit，ASIC)及/或合适的处理单元。

在一或多个实施例中，计算机可读取储存媒体704电子、磁、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读取储存媒体704包含半导体或固态记忆体(solid-state memory)、磁带(magnetic tape)、可移除式计算机磁片(removablecomputer diskette)、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁盘(rigid magnetic disk)及/或光盘。在使用光盘的一或多个实施例中，计算机可读取储存媒体704包含只读光盘(compact disk-read only memory，CD-ROM)、可读写光盘(compact disk-read/write，CD-R/W)及/或数字光盘(digital videodisk，DVD)。

在一或多个实施例中，计算机可读取储存媒体704储存配置为使系统700[其中此执行表示(至少部分)电子设计自动化系统700工具]可用以进行提到的工艺及/或方法的部分或全部的计算机程序码706。在一或多个实施例中，计算机可读取储存媒体704更储存有助于进行提到的工艺及/或方法的部分或全部的数据。在一或多个实施例中，计算机可读取储存媒体704储存包含本文所揭露的标准单元的标准单元数据库707。在一些实施例中，计算机可读取储存媒体704储存一或多个四分的三侧视图709。在一些实施例中，计算机可读取储存媒体704储存一或多个布局图711。

电子设计自动化系统700包含输入/输出接口710。输入/输出接口710是连接外部电路。在一或多个实施例中，输入/输出接口710包含键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕及/或游标方向键，其是用以传递信息及指令至处理器702。

电子设计自动化系统700还包含连接至处理器702的网络接口712。网络接口712使系统700以网络714来与连接的一或多个其他计算机系统进行通信。网络接口712包含无线网络接口，例如蓝芽(BLUETOOTH)、无线网络(WIFI)、全球互通微波存取(WIMAX)、通用封包无线服务(GPRS)或宽频多重分码存取(WCDMA)；或有线网络接口，例如乙太网络(ETHERNET)、通用系列总线(USB)或IEEE-1364。在一或多个实施例中，提到的工艺及/或方法的部分或全部是在二或更多的系统700中执行。

系统700是配置以通过输入/输出接口710接收信息。通过输入/输出接口710接收的信息包含一或多个通过处理器702的指令、数据、设计规则、标准单元数据库及/或其他工艺参数。信息是通过总线708转移至处理器702。电子设计自动化系统700是配置以通过输入/输出接口710来接收与使用者界面(user interface，UI)相关的信息。信息是以使用者界面742储存于计算机可读取储存媒体704中。

在一些实施例中，提到的工艺及/或方法的部分或全部是通过处理器执行而以单独软件应用来实施。在一些实施例中，提到的工艺及/或方法的部分或全部是做为额外软件应用的部分的软件应用来执行。在一些实施例中，提到的工艺及/或方法的部分或全部是做为软件应用的插件(plug-in)来执行。在一些实施例中，提到的工艺及/或方法的至少一者是做为电子设计自动化工具的一部分的软件应用来执行。在一些实施例中，提到的工艺及/或方法的部分或全部是做为通过电子设计自动化系统700使用的软件应用来执行。在一些实施例中，包含标准单元的布局是利用工具所产生，其工具是例如购自益华计算机股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)的

在一些实施例中，工艺是理解为储存于非暂态计算机可读取记录媒体内的程序功能。非暂态计算机可读取记录媒体的具体例包含但不限于外部/可移除式及/或内部/内建式的储存或记忆单元，例如一或多个光盘(例如数字光盘)、磁盘(例如硬盘)、半导体记忆体(例如只读记忆体、随机存取记忆体、记忆卡)等。

图8是根据一些实施例的集成电路(integrated circuit，IC)制造系统800及其相关的集成电路制造流程的方块图。

基于由图6A的方块602产生的布局图，集成电路制造系统800执行图6A的方块604，其中(A)一或多个半导体罩幕或(B)在初期半导体集成电路的层内的至少一元件的至少一者是利用集成电路制造系统800制造。在一些实施例中，图6B的方块610至方块614是通过集成电路制造系统800来执行，以进行图6A的方块604。

在图8中，集成电路制造系统800包含实体，例如设计厂820、光罩厂840及集成电路生产厂/制造厂(fab)850，其彼此在有关制造IC装置860的设计、生产及制造循环及/或服务中交流。系统800中的实体是通过通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同网络，例如内联网(intranet)及互联网(internet)。通信网络包含有线及/或无线通信通道。每一个实体与一或多个其他实体交流，并提供服务给一或多个其他实体及/或接收来自一或多个其他实体的服务。在一些实施例中，设计厂820、光罩厂840及集成电路制造厂850的二或多者是由单一较大公司所拥有。在一些实施例中，设计厂820、光罩厂840及集成电路制造厂850的二或多者是由是共存于共同的设备中并利用共同的资源。

设计厂(或设计团队)820产生IC设计布局822。IC设计布局822包含各种设计给IC装置860的几何图案。几何图案对应组成所制造的IC装置的各种元件的金属、氧化物或半导体层的图案。结合各层以形成各种IC特征。举例而言，IC设计布局822的部分包含各种IC特征，例如主动区域、栅极电极、源极及漏极、层间内连接的金属线或贯孔及接合衬垫的开口，以形成在半导体基材(例如硅晶圆)及设置在半导体基材上的各种材料层内。源极/漏极区域是指单独或共同的源极或漏极，其是取决于内容。设计厂820执行适当的设计步骤，以形成IC设计布局822。设计步骤包含逻辑设计、实体设计或布局与绕线(place and route)的一或多者。IC设计布局822是呈现在一或多个具有几何图案的信息的文件内。举例而言，IC设计布局822是表示在GDSII文件格式或DFII文件格式内。

光罩厂840包含数据准备832及光罩制备834。光罩厂840利用IC设计布局822，以制造一或多个用以根据IC设计布局822制造IC装置860的各层的光罩。光罩厂840进行光罩数据准备832，其中IC设计布局822是转换成代表数据文件(representative data file，RDF)。光罩数据准备832提供代表数据文件至光罩制备834。光罩制备834包含光罩直写设备(mask writer)。光罩直写设备转化RDF为在基材上的影像，例如罩幕(光罩)或半导体晶圆。设计布局是由光罩数据准备832操纵，以依照光罩直写设备的特定特征及/或集成电路制造厂850的要求。在图8中，光罩数据准备832、光罩制备834及光罩845是绘示为分开的零件。在一些实施例中，光罩数据准备832及光罩制备834是共同地称为光罩数据准备。

在一些实施例中，光罩数据准备832包含光学邻近修正(optical proximitycorrection，OPC)，其利用微影增强技术以补偿影像错误，例如来自折射、干涉、其他工艺影响等。光学邻近修正调整IC设计布局822。在一些实施例中，光罩数据准备832包含进一步的解析度增益技术(resolution enhancement techniques，RET)，例如偏轴照明(off-axisillumination)、次级解析辅助特征(sub-resolution assist features)、相移光罩(phase-shifting masks，PSM)、其他合适的技术等或前述的组合。在一些实施例中，进一步使用反向式微影术(inverse lithography technology，ILT)，其处理光学邻近修正为逆影像问题。

在一些实施例中，光罩数据准备832包含光罩规范检查(mask rule checker，MRC)，其利用一组光罩制作规则来检查在光学邻近修正中经过工艺的IC设计布局，其中光罩制作规则包含特定几何及/或连接限制来确保足够的余裕，以解析半导体工艺等内的变化。在一些实施例中，光罩规范检查修饰IC设计布局，以补偿光罩制备834期间的限制，其可不进行部分由光学邻近校正所进行的修饰，以符合光罩制作规则。

在一些实施例中，光罩数据准备832包含微影工艺检查(lithography processchecking，LPC)，其模拟由集成电路制造厂850所执行的工艺，以制造IC装置860。微影工艺检查基于IC设计布局822来模拟此工艺，以制造模拟制造装置，例如IC装置860。在微影工艺检查模拟中的工艺参数可包含IC制造周期的各种工艺的相关参数、用于制造集成电路的工具的相关参数及/或工艺的其他态样。微影工艺检查考虑到各种因素，例如空间影像对比度(aerial image contrast)、聚焦深度(depth of focus，DOF)、光罩误差放大因子(maskerror enhancement factor，MEEF)、其他合适的因素等或前述的组合。在一些实施例中，在模拟制造装置已通过微影工艺检查所制造，若模拟装置的外型不够接近以满足设计规则，重复光学邻近修正及/或光罩规范检查以进一步改善IC设计布局822。

光罩数据准备832的上述说明已为了简洁的目的而简化。在一些实施例中，数据准备832包含例如逻辑运算(logic operation，LOP)的额外特征，以根据制造规则来修饰IC设计布局。除此之外，在数据准备832期间施加至IC设计布局822的工艺可以各种不同的顺序来执行。

在光罩数据准备832之后，且在光罩制备834期间，基于修饰的IC设计布局来制造光罩845或一组光罩。在一些实施例中，电子束(electron beam，e-beam)或多电子束的机构是用以基于修饰的IC设计布局来形成图案在罩幕(光罩幕或光罩)上。光罩是在各种技术中形成。在一些实施例中，光罩是利用二元(binary)技术来形成。在一些实施例中，光罩图案包含不透光区域及透光区域。用以曝光涂布在晶圆上的影像灵敏材料层(例如光阻)的辐射光束(例如紫外光光束)是被不透光区域所阻挡，并穿透透光区域。在一具体例中，二元光罩包含透明基材(例如熔融石英)及涂布在光罩的不透光区域中的不透光材料(例如铬)。在另一具体例中，光罩是利用相移技术来形成。在相移光罩中，形成在光罩上的图案内的各种特征是配置以具有适当的相差，以提升解析度及影像品质。在各种具体例中，相移光罩为减光型相移光罩(attenuated PSM)或交替式相移光罩(alternating PSM)。通过光罩制备834所产生的光罩是用于各种工艺中。举例而言，此光罩是用于离子布植工艺以形成在半导体晶圆内的各种掺杂区域，在蚀刻工艺中形成在半导体晶圆内的各种蚀刻区域及/或在其他合适的工艺中。

集成电路制造厂850为集成电路制造业，其包含一或多个用以制造各种不同集成电路产品的制造设备。在一些实施例中，集成电路制造厂850为半导体工厂。举例而言，有多个集成电路产品的前端工艺[前端(front-end-of-line，FEOL)工艺]的制造设备，而第二制造设备可提供用以内连接及封装置集成电路产品的后端工艺[后端(back-end-of-line，BEOL)工艺]，且第三制造设备可提供晶圆代工业的其他服务。

集成电路制造厂850利用由光罩厂840所制造的光罩(或多个光罩)，以利用工艺工具852来制造IC装置860。因此，集成电路制造厂850至少非直接地利用IC设计布局822来制造IC装置860。在一些实施例中，半导体晶圆842是由集成电路制造厂850利用光罩(或多个光罩)来制造形成IC装置860。半导体晶圆842包含硅基材或其他具有材料形成于其上的适当基材。半导体晶圆还包含一或多个各种掺杂区域、介电特征、多层内连接等(在后续制造步骤中形成)。

在一些实施例中，一种半导体装置(具有混合的互补式金属氧化物半导体结构)包含单元区域，其中每一者包含第一主动区域及第二主动区域，且单元区域包含：第一单元区域或第二单元区域，其中在相对于第一方向上，其第一单元区域或第二单元区域中的第一主动区域及第二主动区域的每一者包含多个纳米片的一对第一堆叠及第二堆叠，第一堆叠的纳米片具有第一掺质类型，第二堆叠的纳米片具有不同于第一掺质类型的第二掺质类型，在相对于垂直于第一方向的第二方向上，每一对第一堆叠及第二堆叠代表互补式金属氧化物半导体结构；以及第三单元区域与第四单元区域，其中第三单元区域与第四单元区域中的每一个具有互补式场效晶体管结构，在相对于第一方向上，互补式场效晶体管结构为一种类型的互补式金属氧化物半导体结构；在相对于第二方向上，第三单元区域及第四单元区域彼此相邻；且在相对于第三方向上，第三单元区域及第四单元区域在第一主动区域及第二主动区域之间，其中第三方向垂直于第一方向及第二方向的每一者。

在一些实施例中，在相对于该第一方向上，该第一单元区域及该第二单元区域的每一者的所述多个第一主动区域及所述多个第二主动区域于掺质类型相应地是同质；第三单元区域及第四单元区域的每一者包含第一主动区域及第二主动区域，第一主动区域及第二主动区域的每一者包含具有第一导电类型的纳米片的第一堆叠及具有第二导电类型的纳米片的第二堆叠，其中第一堆叠及第二堆叠相对于第一方向是分层配置；以及在相对于第一方向上，第三单元区域及第四单元区域的每一者的第一主动区域及第二主动区域于掺质类型为异质。

在一些实施例中，第一单元区域、第二单元区域、第三单元区域与第四单元区域的每一者包含多层主动区域(主动层)；第一单元区域及第二单元区域的每一者的第一主动区域及第二主动区域的每一者包含四个主动层；以及第三单元区域及第四单元区域的每一者的第一主动区域及第二主动区域的每一者包含二个主动层。

在一些实施例中，第一单元区域及第二单元区域的每一者的第一主动区域及第二主动区域的每一者的每一个主动层包含一个纳米片。

在一些实施例中，第三单元区域及第四单元区域的每一者的第一主动区域及第二主动区域的每一者的每一个主动层包含一个纳米片。

在一些实施例中，在第二方向及第三方向上，第一单元区域、第二单元区域、第三单元区域及第四单元区域的每一者具有对应的面积，其中第三方向垂直于第一方向及第二方向的每一者；第一单元区域及第二单元区域的每一者的面积实质相同；第三单元区域及第四单元区域的每一者的面积实质相同；以及第三单元区域及第四单元区域的面积总和实质相同于第一单元区域及第二单元区域的每一者的面积。

在一些实施例中，相对于第二方向，第三单元区域及第四单元区域的每一者是在第一单元区域及第二单元区域之间；相对于第二方向，第三单元区域邻接第四单元区域；以及相对于第三方向，该半导体装置是：不具有位于第一单元区域及第三单元区域之间的另一第一单元区域；不具有位于第一单元区域及第四单元区域之间的另一第二单元区域；不具有位于第二单元区域及第三单元区域之间的另一第三单元区域；不具有位于第二单元区域及第四单元区域之间的另一第四单元区域。

在一些实施例中，相对于第三方向，第一单元区域邻接第三单元区域及第四单元区域的每一者；以及相对于第三方向，第二单元区域邻接第三单元区域及第四单元区域的每一者。

在一些实施例中，第一单元区域、第二单元区域、第三单元区域及第四单元区域的每一者具有相对于第二方向及第三方向的边界；以及依照在第三方向上延伸的参考线，且进一步依照交错位置的变化，其中交错位置为当参考线在第二方向扫描时，参考线与单元区域的边界的每一者的交点：自第一单元区域至第三单元区域的过渡在交错位置不具有实质的阶跃变化；自第一单元区域至第四单元区域的过渡在交错位置不具有实质的阶跃变化；自第三单元区域至第二单元区域的过渡在交错位置不具有实质的阶跃变化；自第四单元区域至第二单元区域的过渡在交错位置不具有实质的阶跃变化。

在一些实施例中，一种半导体装置包含单元区域，其中单元区域的每一者包含具有一或多个主动区域的多层(主动层)，在相对于第一方向上，单元区域的每一者的主动层是以分层配置堆叠；且单元区域包含：第一单元区域或第二单元区域的每一者还包含隔离边界层，其中在相对于第一方向上，隔离边界层分开其中的第一组主动层及第二组主动层，在相对于第二方向上，其中的主动层的每一者包含彼此分开的第一主动区域及第二主动区域，且第二方向垂直于第一方向，其中的第一主动区域的每一者具有第一掺质类型，且其中的第二主动区域的每一者具有第二掺质类型，第二掺质类型不同于第一掺质类型，使得以掺质类型而言，主动层的每一者为异质，在相对于第一方向上，其中的第一主动区域在彼此上方相应的第一堆叠内，且第二主动区域在彼此上方相应的第二堆叠内，且以掺质类型而言，其中的第一堆叠及第二堆叠的每一者相应地为同质；以及第三单元区域及第四单元区域，其中相对于第二方向，第三单元区域及第四单元区域彼此相邻，相对于第一方向，第三单元区域及第四单元区域的每一者还包含隔离边界层，且隔离边界层分开其中的第一组主动层及第二组主动层，其中的主动层的每一者包含单一主动区域，其中的单一主动区域为在彼此上方相应的第三堆叠内；关于隔离边界层及在相对于第一方向上，其下方的单一主动区域的每一者具有第一掺质类型，而其上方的单一主动区域的每一者具有第二掺质类型，使得以掺质类型而言，其中的主动层的每一者为同质；且以掺质类型而言，其中的第三堆叠的每一者相应地为异质；以及在相对于第三方向上，第三单元区域及第四单元区域是在第一主动区域及第二主动区域之间，其中第三方向垂直于第一方向及第二方向的每一者。

在一些实施例中，在第二方向及第三方向上，单元区域的每一者具有对应的面积；第一单元区域及第二单元区域的每一者的面积实质相同；第三单元区域及第四单元区域的每一者的面积实质相同；以及第三单元区域及第四单元区域的面积总和实质相同于第一单元区域及第二单元区域的每一者的面积。

在一些实施例中，在相对于垂直于第一方向及第二方向的第三方向上，第三单元区域及第四单元区域的每一者是在第一单元区域及第二单元区域之间；在相对于垂直于第一方向及第三方向的第二方向上，第三单元区域邻接第四单元区域；以及相对于第三方向，该半导体装置是：不具有位于第一单元区域及第三单元区域之间的另一第一单元区域；不具有位于第一单元区域及第四单元区域之间的另一第二单元区域；不具有位于第二单元区域及第三单元区域之间的另一第三单元区域；不具有位于第二单元区域及第四单元区域之间的另一第四单元区域。

在一些实施例中，相对于第三方向，第一单元区域邻接第三单元区域及第四单元区域的每一者；以及相对于第三方向，第二单元区域邻接第三单元区域及第四单元区域的每一者。

在一些实施例中，在相对于第二方向及第三方向上，单元区域的每一者具有边界；以及依照在第三方向上延伸的参考线，且进一步依照交错位置的变化而言，其中交错位置为当参考线以第三方向扫描时，参考线与单元区域的边界的每一者的交点，自第一单元区域至第三单元区域的过渡在交错位置不具有实质的阶跃变化；自第一单元区域至第四单元区域的过渡在交错位置不具有实质的阶跃变化；自第三单元区域至第二单元区域的过渡在交错位置不具有实质的阶跃变化；自第四单元区域至第二单元区域的过渡在交错位置不具有实质的阶跃变化。

在一些实施例中，第一单元区域及第二单元区域的每一者的每一个主动层的第一主动区域及第二主动区域的每一者具有纳米片型结构。

在一些实施例中，在第一单元区域及第二单元区域的每一者内的第一堆叠及第二堆叠的每一者包含四个纳米片。

在一些实施例中，第三单元区域及第四单元区域的每一者具有互补式场效晶体管结构。

在一些实施例中，第三单元区域及第四单元区域的每一者的每一个主动层的每一个主动区域具有纳米片型结构。

在一些实施例中，一种(半导体装置的制造)方法包含形成第一通道堆叠、第二通道堆叠及第三通道堆叠在一基材上，其中每一者包含前驱体主动层及第一牺牲层，其中相对于第一方向，前驱体主动层及第一牺牲层为交错，在隔离边界层上是预设数量的第一牺牲层，其中预设数量代表一些而非全部的第一牺牲层，且相对于垂直第一方向的第二方向，其中第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者在第一侧及第二侧上自最靠近的其他结构被相应的第一凹槽及第二凹槽所分开；形成第一导电类型的第一源极/漏极特征，其中形成第一导电类型的第一源极/漏极特征的操作包含以第一源极/漏极材料部分地填充第二通道堆叠的第一凹槽及第二凹槽，以形成第一部分填充凹槽及第二部分填充凹槽；以及以第一源极/漏极材料填充第三通道堆叠的第一凹槽及第二凹槽；以及形成第二导电类型的多个第二源极/漏极特征，其中形成第二导电类型的多个第二源极/漏极特征的操作包含以第二源极/漏极材料填充第二通道堆叠的第一部分填充凹槽及第二部分填充凹槽；以及以第二源极/漏极材料填充第一通道堆叠的第一凹槽及第二凹槽。

在一些实施例中，形成第一源极/漏极特征的操作还包含：在第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者的第一凹槽及第二凹槽的每一者内，形成内间隙壁抵靠第一通道堆叠、第二通道堆叠及第三通道堆叠的第一牺牲层的侧壁；以及以绝缘材料填充第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者的第一凹槽及第二凹槽的每一者内。

在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者还包含内间隙壁，其中内间隙壁抵靠第一牺牲层的侧壁；第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者的第一凹槽及第二凹槽的每一者是以绝缘材料填充；且方法还包含：相应于第一通道堆叠及第二通道堆叠的每一者，选择性地形成第一成长抑制衬垫及第二成长抑制衬垫抵靠内间隙壁的侧壁及前驱体主动层的侧壁，以使第一成长抑制衬垫向下延伸第二通道堆叠的第一凹槽及第二凹槽对应隔离边界层至第一深度，第二成长抑制衬垫向下延伸第一通道堆叠的第一凹槽及第二凹槽对应全部第一牺牲层至第二深度，且第二深度大于第一深度。

在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者还包含扺靠第一牺牲层的侧壁的内间隙壁；第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者的第一凹槽及第二凹槽的每一者是以绝缘材料填充；且选择性地形成第一成长抑制衬垫及第二成长抑制衬垫还包含：移除在第二通道堆叠的第一凹槽及第二凹槽的每一者内第一份量的绝缘材料至对应隔离边界层的第一深度，而制得第一部分填充凹槽及第二部分填充凹槽；以及移除在第一通道堆叠的第一凹槽及第二凹槽的每一者内第二份量的绝缘材料至对应第一牺牲层的第二深度，且第二深度大于第一深度。

在一些实施例中，移除在第二通道堆叠的第一凹槽及第二凹槽的每一者内第一份量的绝缘材料包含：形成第一α罩幕及第二α罩幕对应地在第一通道堆叠及第三通道堆叠上；以及蚀刻在第二通道堆叠的第一凹槽及第二凹槽的每一者内的绝缘材料，以移除第一份量的绝缘材料。

在一些实施例中，移除在第一通道堆叠的第一凹槽及第二凹槽的每一者内第二份量的绝缘材料包含：形成第一β罩幕及第二β罩幕对应地在第二通道堆叠及第三通道堆叠上；以及蚀刻在第一通道堆叠的第一凹槽及第二凹槽的每一者内的绝缘材料，以移除第二份量的绝缘材料。

在一些实施例中，选择性地形成第一成长抑制衬垫及第二成长抑制衬垫还包含：沉积成长抑制材料在第一通道堆叠及第二通道堆叠的第一凹槽及第二凹槽的暴露表面上；以及移除在第一通道堆叠及第二通道堆叠的第一凹槽及第二凹槽的每一者内的绝缘材料。

在一些实施例中，移除在第一通道堆叠及第二通道堆叠的第一凹槽及第二凹槽的每一者内的绝缘材料包含：蚀刻在第一通道堆叠及第二通道堆叠的第一凹槽及第二凹槽的每一者内的绝缘材料。

在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者还包含扺靠第一牺牲层的侧壁的内间隙壁；第二通道堆叠还包含第一成长抑制衬垫，且第一成长抑制衬垫向下延伸第二通道堆叠的第一凹槽及第二凹槽至对应隔离边界层的第一深度；第一通道堆叠还包含第二成长抑制衬垫，且第二成长抑制衬垫向下延伸第一通道堆叠的第一凹槽及第二凹槽至对应第一牺牲层的第二深度，且第二深度大于第一深度；以及形成第一源极/漏极特征的操作还包含：相应于第二通道堆叠及第三通道堆叠的每一者，成长第一源极/漏极材料内间隙壁的侧壁及前驱体主动层的侧壁上，其中内间隙壁的侧壁及前驱体主动层的侧壁是未被第一成长抑制衬垫及第二成长抑制衬垫所覆盖。

在一些实施例中，形成第一源极/漏极特征的操作还包含：相对于第一方向，对于第二通道堆叠的第一凹槽及第二凹槽内的第一源极/漏极材料对应隔离边界层的一层而言，以第二牺牲层取代此层。

在一些实施例中，形成第一源极/漏极特征还包含：移除第一成长抑制衬垫及第二成长抑制衬垫；以及成长第二源极/漏极材料在第一通道堆叠及第二通道堆叠的每一者的第一凹槽及第二凹槽内剩余的暴露表面上。

在一些实施例中，移除第一成长抑制衬垫及第二成长抑制衬垫包含蚀刻第一成长抑制衬垫及第二成长抑制衬垫。

在一些实施例中，第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者还包含在前驱体主动层的最顶部者上的虚设栅极头部结构；且方法还包含：对于第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者，转化虚设栅极头部结构及第一牺牲层成为栅极结构的对应组件。

在一些实施例中，对于第一通道堆叠、第二通道堆叠及第三通道堆叠的每一者，上述转化步骤包含：移除虚设栅极头部结构及第一牺牲层，而形成对应的间隙；以及形成导电材料在间隙内。

在一些实施例中，移除虚设栅极头部结构及第一牺牲层包含蚀刻移除虚设栅极头部结构及第一牺牲层。

在一些实施例中，在第二通道堆叠的第一凹槽及第二凹槽内，第二牺牲层是形成在与第二通道堆叠的隔离边界层相同的层内；且形成第二源极/漏极特征还包含在第二通道堆叠的第一凹槽及第二凹槽内，相较于第二牺牲层，操作第二牺牲层以提供更大的介电隔离。

在一些实施例中，操作第二牺牲层包含移除第二牺牲层，而形成第二牺牲层曾经所在的间隙。

在一些实施例中，移除第二牺牲层包含蚀刻第二牺牲层。

以上概述可使本领域具有通常知识者可了解本揭露实施例足上述一或多个优点。在阅读完上述说明之后，本技术领域具有通常知识者应可依本揭露做出各种同等变化、替代及各种其他实施例。因此，本揭露所欲保护者仅为包含于所附权利要求及其均等架构内的定义。