用于存储器阵列中的尖峰电流抑制的电荷筛选结构

相关申请案

本申请案主张2021年4月5日申请的且标题为“用于存储器阵列中的尖峰电流抑制的电荷筛选结构(CHARGE SCREENING STRUCTURE FOR SPIKE CURRENT SUPPRESSION IN AMEMORY ARRAY)”序列号为17/222,874的美国专利申请案的优先权，所述申请案的全部公开内容特此以引用的方式并入本文中。

技术领域

本文中所公开的至少一些实施例大体上涉及存储器装置，且更特定来说，但不限于一种用于存储器阵列中的尖峰电流抑制的电荷筛选结构。

背景技术

存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似者。通过将存储器装置内的存储器单元编程为各种状态而存储信息。例如，二进制存储器单元可经编程为两个支持状态中的一者，其通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述状态中的任一者。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个存储状态。为了存储信息，组件可将状态写入或编程于存储器装置中。

存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器技术等等。存储器单元可为易失性的或非易失性的。非易失性存储器装置(例如，FeRAM)可甚至在不存在外部电源的情况下维持其存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可在与外部电源断开连接时丢失其存储状态。

附图说明

在所附图式的图中，以实例方式且非限制地说明实施例，其中相似元件符号指示类似元件。

图1展示根据一些实施例的在存储器阵列中实施尖峰电流抑制的存储器装置。

图2展示根据一些实施例的用于针对存储器阵列的存取线实施尖峰电流抑制的电阻器。

图3展示根据一些实施例的针对尖峰电流抑制分割成左部分及右部分的存取线。

图4展示根据一些实施例的包含提供对布置成多个堆叠层叠的存储器单元的存取的各种字线及位线层的交叉点架构中的存储器阵列。

图5展示根据一些实施例的通过通孔电连接的存储器阵列中的字线。

图6展示根据一些实施例的经配置成具有驱动器以在存储器阵列的存取线上产生电压的存储器装置。

图7展示根据一些实施例的具有在位线上产生电压的位线驱动器及在字线上产生电压的字线驱动器的存储器单元。

图8展示根据一些实施例的包含选择装置的存储器单元的实例。

图9到12展示根据一些实施例的实施尖峰电流抑制的存储器装置的制造中的每一个步骤。

图13展示根据一些实施例的用于制造实施尖峰电流抑制的存储器装置的方法。

图14展示根据一些实施例的用于尖峰电流抑制的具有两个电阻膜的存取线及其中形成导电层的承窝。

图15到21展示根据一些实施例的通过在存取线中形成两个电阻膜且在存取线的承窝中形成导电层而实施尖峰电流抑制的存储器装置的制造中的步骤。

图22展示根据一些实施例的用于制造通过在承窝中形成两个电阻膜及导电层而实施尖峰电流抑制的存储器装置的方法。

图23及24展示根据一些实施例的通过在承窝中形成电阻层而实施尖峰电流抑制的存储器装置的制造中的步骤。

图25展示根据一些实施例的用于制造通过在承窝中形成电阻层而实施尖峰电流抑制的存储器装置的方法。

图26展示根据一些实施例的具有用于尖峰电流抑制的电荷筛选结构的存取线。

图27展示根据一些实施例的存取线，所述存取线具有定位于所述存取线的内部区中且用于尖峰电流抑制的绝缘层。

图28到32展示根据一些实施例的通过在存取线中形成一或多个电荷筛选结构而实施尖峰电流抑制的存储器装置的制造中的步骤。

图33展示图32的存取线及存储器阵列的横截面视图。

图34展示根据一些实施例的用于制造使用存取线中的一或多个电荷筛选结构实施尖峰电流抑制的存储器装置的方法。

图35展示根据一些实施例的存取线，所述存取线具有定位于所述存取线的内部区中且用于尖峰电流抑制的多个绝缘层。

具体实施方式

以下公开内容描述用于存储器阵列中的尖峰电流抑制的各个实施例。本文中的至少一些实施例涉及一种具有使用交叉点架构的存储器阵列的存储器装置。在一个实例中，存储器阵列是电阻式RAM(RRAM)交叉点存储器阵列，或铁电RAM(FeRAM)交叉点存储器阵列。可使用其它存储器类型。

在一个实例中，存储器装置存储主机装置(例如，自动驾驶车辆的计算装置、人工智能(AI)引擎或存取存储于存储器装置中的数据的其它计算装置)使用的数据。在一个实例中，存储器装置是安装于电动车辆中的固态驱动器。

在一些存储器阵列(例如，交叉点存储器阵列)中，通过存储器单元的电流放电可能导致电流尖峰(例如，在相对较短时间段中的通过存储器单元的相对较高电流放电)，这可能导致对存储器单元的损坏。例如，在硫属化物存储器单元突变时发生的电流放电可能导致存储器单元的非晶化。此类尖峰可能源自存储器阵列内的内部放电。在一个实例中，这是存储器阵列内的寄生电容的放电。归因于内部放电的电流尖峰可尤其成问题。

在一个实例中，通过在存储器阵列的字线及位线上产生电压来选择存储器单元。当选定存储器单元时，大的电流尖峰可能流动通过单元。由在存储器装置的操作期间积累电荷的寄生电容引起尖峰。电荷作为电流尖峰进行放电，这可能导致对存储器单元的损坏。

在一个实例中，存储器单元是基于硫属化物的自选择存储器单元，其在选定时(例如，单元处于设置状态)突变。选择尖峰源自耦合到用于选择存储器单元的字线及/或位线的寄生电容的放电。使用选择装置及存储器存储元件(例如，相变存储器)两者的存储器单元可能遭受类似问题。

此选择尖峰可为数种可靠性机制的根本原因。对于定位于解码器附近的存储器单元尤其如此，其尖峰电流通常更大。例如，选择尖峰导致可靠性机制，例如读取干扰及/或耐久性降级。

在一个实例中，可更改存储器阵列的各种电压以执行存取操作。各种电压更改可导致存储器阵列中的电荷积累于(例如)与阵列相关联的寄生电容(例如，存储器阵列的存取线的寄生电容)中。在一些情况中，积累电荷可通过选定存储器单元放电。例如，存储器单元可基于被选择(例如，在被存取时，例如在跨存储器单元的电压超过存储器单元的阈值电压时)而变得导电，这可允许与存储器单元耦合的存取线上的积累电荷以电流尖峰(例如，具有至少100微安(例如200到300微安)的峰值量值的电流尖峰)通过单元放电。存储器单元可与存储器单元随时间推移而经历的电流尖峰的数目及量值成比例地降级或磨损。

在一个实例中，存储器阵列使用自选择硫属化物存储器单元。在单元被选择时，字线及位线被充电以选择单元。这可导致电容耦合到邻近单元的邻近字线或位线。随着时间的推移，此电容耦合导致电荷积累于各种寄生电容(例如，例如上文提及)中。当存储器单元被选择且突变时(例如，在读取操作期间)，积累电荷作为电流尖峰流动通过存储器单元。

在一些情况中，相较于定位成远离通孔/驱动器(例如，远电距离(ED))的存储器单元，电流尖峰对于定位成靠近或接近连接到存取线驱动器的通孔(例如，近ED)的存储器单元可更高。例如，归因于存储器单元与沿存取线的整个长度积累于寄生电容中的电荷之间的相对较低电阻路径，通过具有近ED的存储器单元的放电可更严重，相较于具有远ED的存储器单元，其可导致在存储器单元变得导电时通过存储器单元的较高电流量(例如，相对较高量值电流尖峰)，其可与沿存取线的较远部分积累的电荷(例如，沿通孔的另一侧的存取线远距离积累的电荷)分离得更多。

为了解决这些及其它技术问题，使用一或多个电阻器来筛选来自除用于存取存储器单元的部分以外的存取线的部分的放电。通过一或多个电阻器筛选放电降低在不存在电阻器(例如，在先前装置中缺少此类电阻器)的情况下将发生的放电程度。

可取决于(例如)存储器阵列中的存取线的位置定制电阻器的物理配置。在一个实例中，每一电阻器是定位于存取线与电连接到用于在选择存储器单元时驱动存取线上的电压的驱动器的通孔之间的电阻膜的一部分。

在一个实例中，存取线是交叉点存储器阵列的字线。一或多个电阻器经配置以增加交叉点存储器阵列的寄生电容可通过其放电的电路路径的电阻，使得减小任何电流尖峰的量值。与未使用电阻器(例如，电阻器增加RC放电电路的电阻，其减小电流尖峰)的现有方法相比，电流尖峰的量值较低。此外，一或多个电阻器的使用对将电流偏压且递送到字线以用于例如读取、写入等的正常存储器单元操作的能力具有最小影响。

在一个实施例中，将存取线分割成左部分及右部分(例如，左及右字线或位线部分)。每一部分电连接到通孔，驱动器使用所述通孔在存取线上产生电压。为了减少与电流尖峰相关联的放电，将第一电阻器定位于左部分与通孔之间，且将第二电阻器定位于右部分与通孔之间。

在一些实施例中，通过使用形成于存取线中的承窝结构来实施尖峰电流抑制，如下文更详细地论述(参见(例如)图14及下文相关论述)。在一个实施例中，用导电层填充存取线的承窝，且两个电阻膜形成于导电层的每一侧上的存取线中。

在其它实施例中，尖峰电流抑制通过使用一或多个电荷筛选结构而实施，如下文更详细地论述(参见例如图26及27以及下文相关论述)。在一个实施例中，电荷筛选结构通过将绝缘层(例如，在所述存取线的特定部分的中间横向延伸的绝缘层)集成到存取线的内部区中而形成。所述绝缘层将所述存取线垂直分割成顶部及底部导电部分。针对定位成上覆于及/或下伏于所述绝缘层中的一者的所述存储器单元，到每一存储器单元的电路径的电阻增加，因为顶部或底部导电部分的厚度小于所述存取线的所述部分的厚度，其中不存在所述绝缘层。因此，在尖峰放电期间，电荷由到所述存储器单元的较高电阻路径阻塞。例如，此抑制在选择上覆及/或下伏存储器单元中的一者时可能出现的尖峰电流(例如，硫属化物存储器单元突变)。

电荷筛选结构的一个优点是不需要增加通孔电阻，使得最小地影响电流到定位成远离所述通孔的存储器单元的递送。例如，顶部及底部导电部分两者用于远电流递送，使得组合电路径具有大体上类似于无绝缘层的存取线的部分的电阻的电阻。

在一个实施例中，存储器装置包含具有交叉点存储器架构的存储器阵列。存储器阵列具有经配置以存取存储器阵列的存储器单元的存取线。存取线在存取线的中央区的相对侧上具有第一部分及第二部分。第一部分经配置以存取第一存储器单元，且第二部分经配置以存取第二存储器单元。在一个实例中，存取线是字线或位线，且中央区位于字线或位线中间。在一个实例中，将存取线分割成如上文提及的左部分及右部分。

一或多个通孔在所述中央区处电连接到所述第一部分及所述第二部分。在一个实例中，使用单个通孔。在其它实例中，可使用多个通孔。

第一电阻器定位于所述存取线的第一部分与所述通孔之间。所述第一电阻器经配置以便在存取所述第二存储器单元时筛选来自所述第一部分的放电。第二电阻器定位于所述第二部分与所述通孔之间。所述第二电阻器经配置以在存取所述第一存储器单元时筛选来自所述第二部分的放电。

驱动器电连接到所述一或多个通孔。所述驱动器经配置以在存取所述第一存储器单元时在所述第一部分上产生电压。当存取所述第二存储器单元时，所述驱动器在所述第二部分上产生电压。在一个实例中，所述驱动器是字线或位线驱动器。在一个实例中，所述驱动器电连接到字线的中间的单个通孔，且当存取单个存储器单元时在所述第一及第二部分两者上产生电压。所述存储器单元可定位于所述第一或第二部分上。

由本文中描述的实施例提供各种优点。在一个优点中，通过筛选来自存储器阵列中的远电容的电荷(例如，来自用于存取近存储器单元的左半片块中的存取线的左部分上的远单元的电荷，及/或来自右半片块中的存取线的右部分的电荷)而抑制在选择存储器单元期间产生的电流尖峰。在一个优点中，上述电阻器可容易添加于现有被状物架构上。

在一个优点中，上述电阻器的使用可针对存储器阵列的不同位置而变化。用于形成存储器单元堆叠的层对于存储器阵列的所有部分可为相同的。因此，如本文中描述的尖峰电流抑制的使用对于存储器单元结构可为透明的。

在一个优点中，对于给定水平的可容忍电流尖峰，可增加片块大小及因此存储器密度。在一个优点中，可根据存储器阵列的不同部分的需要组合及改变各种不同电阻器配置。在一个优点中，尖峰电流抑制通常可用于任何交叉点技术。

图1展示根据一些实施例的在存储器装置101的存储器阵列102中实施尖峰电流抑制的存储器装置101。存储器装置101包含存储器控制器120，其控制感测电路系统122及偏压电路系统124。存储器控制器120包含处理装置116及存储器118。在一个实例中，存储器118存储在处理装置116上实行以执行存储器装置101的各种操作的固件。在一个实例中，操作包含读取及写入到存储器阵列102的各种存储器单元。

存储器阵列102的存储器单元包含存储器单元110及存储器单元112。在一个实例中，存储器单元110定位于左半片块中且存储器单元112定位于存储器阵列的右半片块中。

使用存储器阵列102的存取线130来存取存储器单元110、112。在一个实例中，存取线130是字线及/或位线。在一个实例中，每一存取线130在中央区中(例如，存取线中间)被分割以具有存取存储器单元110的左部分及存取存储器单元112的右部分。

使用偏压电路系统124在存取线130上产生电压。使用通孔134将存取线130电连接到偏压电路系统124。在一个实例中，使用单个通孔134将每一存取线130的左部分及右部分电连接到偏压电路系统124的字线或位线驱动器。

在一个实例中，在存取线130的左部分上驱动电压以存取存储器单元110。在一个实例中，驱动电压作为响应于从主机装置126接收的命令而执行的读取或写入操作的部分。

使用感测电路系统122来感测流动通过存储器单元110、112的电流。在一个实例中，感测电路系统122感测源自在读取操作期间将电压施加到存储器单元110的电流。

在一个实施例中，为抑制存储器阵列102中的尖峰电流，将各种电阻器132定位于存取线130与通孔134之间。电阻器132筛选来自存取线130的某些部分的放电(例如，如上文描述)，其可在存取存储器单元110、112时(例如，在硫属化物存储器单元突变时)发生。

在一个实施例中，存储器装置101选择用于在执行写入操作时施加到存储器单元110、112的写入电压。在一个实施例中，通过一或多个电压驱动器实施偏压电路系统124。偏压电路系统124可进一步用于产生用于(例如，响应于来自主机装置126的读取命令而)对存储器阵列102执行的读取操作的读取电压。

在一个实施例中，使用感测电路系统122来感测存储器阵列102中的每一存储器单元的状态。在一个实例中，感测电路系统122包含用于检测通过将各种读取电压施加到存储器阵列102中的存储器单元引起的电流的电流传感器(例如，感测放大器)。感测电路系统122感测通过施加电压引起的与存储器单元110中的每一者相关联的电流。

在一个实例中，如果感测电路系统122确定源自将读取电压施加到存储器单元的相应电流大于相应固定阈值(例如，预定电平的电流或阈值电流)，那么存储器控制器120确定存储器单元已突变。

在一个实施例中，存储器单元110、112可具有不同存储器类型(例如，单电平单元或三电平单元)。

在一个实施例中，存储器控制器120从主机装置126接收写入命令。写入命令附有待写入到存储器阵列102的数据(例如，主机装置126的用户的用户数据)。响应于接收到写入命令，控制器120通过将电压施加到存储器单元110而起始编程操作。控制器120确定源自施加电压的相应电流。

在一个实施例中，控制器120确定每一单元的现有编程状态(例如，逻辑状态0)与目标编程状态(例如，逻辑状态0)是否相同。如果现有编程状态与目标编程状态相同，那么不施加写入电压(例如，这是正常写入模式)。如果现有编程状态与目标编程状态不同，那么将写入电压施加到所述特定存储器单元。在一个实例中，写入电压是通过将电压偏压施加到用于选择单元的字线及位线而跨存储器单元施加的3到8伏特。

在一个实例中，控制器120可在写入操作期间使用写入电压(例如，写入脉冲)将逻辑状态写入到存储器单元(例如存储器单元110、112)。可通过向位线提供第一电压且向字线提供第二电压而施加写入脉冲以选择存储器单元。可使用耦合到存储器单元可耦合到的存取线的电路来提供写入电压(例如，包含于解码器电路中的存取线驱动器)。可由通过控制逻辑(例如，控制器120)提供的内部控制信号控制电路。施加到存储器单元的所得电压是第一与第二电压之间的差。

在一些情况中，存储器单元(例如，PCM单元)包含改变其晶体构型(例如，在结晶相与非晶相之间)的材料，其又确定存储器单元的阈值电压以存储信息。在其它情况中，存储器单元包含保持在晶体构型(例如，非晶相)中的材料，其可展现可变阈值电压以存储信息。

图2展示根据一些实施例的用于针对存储器阵列的存取线实施尖峰电流抑制的电阻器210、212。存取线具有第一部分202及第二部分204(例如，如上文描述的左部分及右部分)。图2的存取线是存储器阵列102的存取线130的实例。使用部分202来存取存储器单元206，且使用部分204来存取存储器单元208。通常使用每一部分202、204来存取多个存储器单元(例如，定位于存储器阵列中相应部分上方及下方的存储器单元)。

存取线部分202、204通过电阻器210、212电连接到通孔214。在一个实例中，存取线部分202、204是存储器阵列中的导电层的部分。在一个实例中，电阻器210、212是经形成下伏于导电层且上覆于通孔214的电阻膜的部分。

在一个实例中，通孔214是单个通孔。在一个实例中，通过多个通孔提供通孔214。通孔214将驱动器216电连接到存取线部分202、204。驱动器216是偏压电路系统124的实例。在一个实例中，驱动器216在部分202上产生读取电压以便确定存储器单元206的状态。在一个实例中，驱动器216在部分204上产生读取电压以便确定存储器单元208的状态。

可使用各种存储器单元类型来形成存储器单元206、208。在一个实例中，存储器单元包含硫属化物。在一个实例中，存储器单元包含选择装置，以及作为存储器元件的相变材料。在一个实例中，存储器单元是包含硫属化物的自选择存储器单元。在一个实例中，存储器单元是电阻式存储器单元。

图3展示根据一些实施例的针对尖峰电流抑制分割成左部分302及右部分304的存取线。使用左部分302来存取存储器单元308，且使用右部分304来存取存储器单元310。通过部分302、304提供的存取线是图1的存取线130或图2的存取线的实例。

在一个实施例中，在存取线的中央区306中提供存取线中的裂口。在一个实例中，在存取线中间形成裂口，使得部分302及304经图案化以具有大体上相等或相同长度。在一个实例中，部分302及304经图案化以具有不同长度。

左部分302及右部分304通过电阻膜318电连接到通孔312。电阻膜318具有定位于存取线的左部分302与通孔312之间的区段320。电阻膜318具有定位于存取线的右部分304与通孔312之间的区段322。

在一个实例中，区段320、322中的每一者具有1到20纳米的厚度。在一个实例中，区段320、322中的每一者具有10到200纳米的宽度。在图3中通过对应于元件符号320、322的箭头指示宽度。

在一个实例中，电阻膜318包含氮化钨硅。在一个实例中，电阻膜318包含氮化钨硅、氮化硅化钛、氮化钨、氮化钛、硅化钨或硅化钴中的一或多者。可针对不同存储器阵列改变前述材料的比例。

在一个实施例中，裂口是物理上分离部分302、304的间隙。在一个实例中，裂口包含形成于部分302与304之间的中央区306中的非导电材料。在一个实例中，非导电材料是绝缘氧化物。在一个实例中，裂口是部分302、304之间的未填充空间。

通孔312电连接到形成于半导体衬底314中的晶体管电路系统316。在一个实例中，晶体管电路系统316包含偏压电路系统124。在一个实例中，晶体管电路系统316包含在图3中展示的存取线的部分302、304上产生电压的一或多个电压驱动器。在一个实例中，使用CMOS晶体管来形成晶体管电路系统316。

图4展示根据一些实施例的包含提供对布置成多个堆叠层叠的存储器单元的存取的各种字线及位线层的交叉点架构中的存储器阵列。存储器阵列包含彼此正交(例如，垂直)布置的各种字线及位线。例如，字线412、414垂直于位线406、408布置。字线412、414是图1的存取线130的实例。额外地及/或替代地，位线406、408是存取线130的实例。

存储器阵列包含布置成各种层叠(例如，层叠0到3)的各种存储器单元。每一层叠包含存储器单元。例如，层叠0包含存储器单元402，且层叠1包含存储器单元404。存储器单元402、404是存储器单元110的实例。在一个实施例中，每一位线406提供对定位于相应位线上方及下方的存储器单元402、404的存取。

尽管出于简化图解的目的未展示，但字线412、414中的每一者可并入上文描述的电阻器210、212。在一个实例中，字线412、414中的每一者经分割以具有左部分302及右部分304，类似于上文论述。在一个实例中，用于任何或全部层叠0到3的每一字线及/或位线可包含裂口，例如上文针对图3论述。在一个实例中，电阻器210、212的各种配置可用于不同字线及/或位线。在一个实例中，基于与存储器阵列的给定区相关联的放电程度确定电阻器210、212的配置。

在一个实施例中，字线412通过通孔410电连接到字线414。通孔410是通孔134、214、312的实例。

尽管出于简化图解的目的未展示，但通孔410电连接到用于在字线412、414上产生电压的驱动器。在一个实例中，驱动器是偏压电路系统124或驱动器216。

图5展示根据一些实施例的通过通孔电连接的存储器阵列中的字线。在一个实施例中，提供对存储器阵列的顶部层叠中的存储器单元的存取的字线具有通过裂口506分离的左部分及右部分502、504。左部分及右部分502、504是左部分302及右部分304的实例。字线520提供对存储器阵列的底部层叠中的存储器单元的存取。

在一个实施例中，通孔将左部分及右部分502、504电连接到字线520。在一个实例中，通孔包含通过通孔514电连接到驱动器(未展示)的导电部分508、510、512。在一个实例中，导电部分508、510、512中的每一者对应于在制造存储器阵列时使用(例如)光致抗蚀剂层图案化及形成的导电层。在一个实例中，导电部分510是用于导电部分508的着陆垫。

在一个实施例中，电阻膜530将左部分及右部分502、504电连接到导电部分508。电阻膜530是电阻膜318的实例。

在一个实施例中，裂口(未展示)可形成于字线520的中央区522中的通孔514上方。字线520是字线414的实例。

图6展示根据一些实施例的经配置成具有驱动器以在存储器阵列333的存取线上产生电压的存储器装置。例如，图2中说明的存储器单元206、208可用于存储器单元阵列333中。

图6的存储器装置包含控制器331，控制器331操作位线驱动器337及字线驱动器335以存取阵列333中的个别存储器单元(例如，206、208)。控制器331是存储器控制器120的实例。存储器阵列333是存储器阵列102的实例。

可通过偏压电路系统124实施位线驱动器337及/或字线驱动器335。在一个实例中，可经由通过一对位线驱动器及字线驱动器驱动的电压存取阵列333中的每一存储器单元(例如，206、208)，如图7中说明。

图7展示根据一些实施例的具有在位线(导线441)上产生电压的位线驱动器447及在字线(导线443)上产生电压的字线驱动器445的存储器单元401。例如，位线驱动器447驱动施加到阵列333中的一行存储器单元的第一电压；且字线驱动器445驱动施加到阵列333中的一列存储器单元的第二电压。存储器单元阵列333的行及列中的存储器单元401经受通过位线驱动器447驱动的第一电压与通过字线驱动器445驱动的第二电压之间的电压差。当第一电压高于第二电压时，存储器单元410经受一个电压极性(例如，正极性)；且当第一电压低于第二电压时，存储器单元401经受相反电压极性(例如，负极性)。

例如，当存储器单元401经配置为以正电压极性读取时，位线驱动器447可经配置以驱动正电压。例如，当存储器单元401经配置为以负电压极性读取时，字线驱动器445可经配置以驱动正电压。

例如，在写入操作期间，位线驱动器447及字线驱动器445两者可驱动不同量值的电压(例如，以执行读取或写入步骤)。例如，位线驱动器447可经配置以驱动具有不同量值的正电压；且字线驱动器445可经配置以驱动具有不同量值的负电压。通过位线驱动器447驱动的电压与字线驱动器445驱动的电压之间的差对应于施加于存储器单元401上的电压。

在一个实例中，可使用位线驱动器337来驱动沿一个方向布置且安置于交叉点存储器的一个层中的平行导线(例如，441)；且可使用字线驱动器435来驱动沿另一方向布置且安置于交叉点存储器的另一层中的平行导线(例如，443)。连接到位线驱动器(例如，447)的导线(例如，441)及连接到字线驱动器(例如，445)的导线(例如，443)沿正交方向在两层中延伸。存储器单元阵列333夹置在两层导线之间；且阵列333中的存储器单元(例如，401)形成于交叉点存储器的集成电路裸片中的两条导线(例如，441及443)的交叉点处。

图8展示根据一些实施例的包含选择装置610的存储器单元的实例。在一个实例中，选择装置610包含硫属化物。存储器单元602是存储器单元110、112；或存储器单元206、208的实例。

顶部电极608将选择装置610导电连接到位线604，且底部电极612将选择装置610导电连接到字线606。在一个实例中，电极608、612由碳材料形成。位线604及字线606各自为存取线130的实例。在一个实例中，字线606及/或位线604被分割成如本文中描述的左部分302及右部分304。

在一个实例中，选择装置610包含硫属化物(例如，硫属化物材料及/或硫属化物合金)。选择装置的阈值电压性质可基于施加到存储器单元的电压极性。

在一个实例中，可将逻辑状态写入到存储器单元602，其可对应于一或多个数据位。可通过以不同电压及/或电流量值施加不同极性的电压而将逻辑状态写入到存储器单元。可通过施加单个极性的电压而读取存储器单元。写入及读取协议可利用源自不同极性的选择装置的不同阈值电压。选择装置的硫属化物材料在读取及/或写入期间可或可不经历相变。在一些情况中，硫属化物材料可不为相变材料。

在一个实施例中，一种设备包含：存储器阵列(例如，102、333)，其包含经配置以存取所述存储器阵列的存储器单元(例如，206、208；308、310)的存取线(例如，130)，所述存取线在所述存取线的中央区(例如，306)的相对侧上具有第一部分(例如，202、302)及第二部分(例如，204、304)，其中所述第一部分经配置以存取第一存储器单元，且所述第二部分经配置以存取第二存储器单元；至少一个通孔(例如，214、312)，其在所述中央区处电连接到所述第一部分及所述第二部分；第一电阻器(例如，210)，其定位于所述第一部分与所述通孔之间，其中所述第一电阻器经配置以在存取所述第二存储器单元时筛选来自所述第一部分的放电；第二电阻器(例如，212)，其定位于所述第二部分与所述通孔之间，其中所述第二电阻器经配置以在存取所述第一存储器单元时筛选来自所述第二部分的放电；及驱动器(例如，216)，其电连接到所述通孔，其中所述驱动器经配置以在所述第一部分上产生电压以存取所述第一存储器单元，且在所述第二部分上产生电压以存取所述第二存储器单元。

在一个实施例中，所述至少一个通孔是单个通孔；存取线是位线或字线；且驱动器是位线驱动器或字线驱动器。

在一个实施例中，所述第一电阻器通过上覆于通孔的电阻膜(例如，318)的第一区段(例如，320)提供；且所述第二电阻器通过上覆于通孔的电阻膜的第二区段(例如，322)提供。中央区包含在上覆于通孔的存取线中且在存取线的第一与第二部分之间的裂口。

在一个实施例中，所述电阻膜包含氮化钨硅。

在一个实施例中，所述裂口通过移除存取线的第三部分以将第一部分与第二部分物理上分离而形成；且在移除第三部分之前，第三部分定位于第一部分与第二部分之间。

在一个实施例中，所述裂口包含：非导电材料，其经配置以抑制电流放电直接在存取线的第一与第二部分之间流动；或未填充空间，其在第一部分与第二部分之间。

在一个实施例中，存储器阵列是存储器装置(例如，101)的部分；存取线与存储器阵列内的物理地址相关联；且存储器装置的控制器(例如，120)选择第一存储器单元的存取操作寻址存取线的第一及第二部分。

在一个实施例中，一种设备包含：存取线，其具有第一部分(例如，302)及第二部分(例如，304)，其中所述第一部分经配置以存取存储器阵列的存储器单元(例如，308)，且间隙物理上分离所述第一部分及所述第二部分；通孔(例如，312)，其电连接到所述第一部分及所述第二部分；及电阻膜(例如，318)，其具有在所述第一部分与所述通孔之间的第一区段，及在所述第二部分与所述通孔之间的第二区段。

在一个实施例中，所述设备进一步包含电连接到通孔的驱动器(例如，晶体管电路系统316中的驱动器)，其中所述驱动器经配置以在第一部分上产生电压以存取存储器单元。

在一个实施例中，所述间隙是通过移除存取线的第三部分以将存取线的第一部分与第二部分物理上分离而形成的存取线中的裂口。

在一个实施例中，形成电阻膜的材料具有比形成存取线的第一及第二部分的材料更高的电阻率。

在一个实施例中，所述电阻膜包含以下中的至少一者：氮化钨硅；氮化硅化钛；氮化钨；氮化钛；硅化钨；或硅化钴。

在一个实施例中，所述第一及第二部分中的每一者经配置以存取定位于相应部分上方及下方的存储器单元。

在一个实施例中，所述存储器阵列具有交叉点架构，且存储器单元是：包含硫属化物的存储器单元；包含选择装置及作为存储器元件的相变材料的存储器单元；包含硫属化物的自选择存储器单元(例如，存储器单元602)；或电阻式存储器单元。

在一个实施例中，间隙上覆于电阻膜的第三区段(例如，定位于中央区306下方的电阻膜318的中间区段)，且第三区段定位于第一区段与第二区段之间。

图9到12展示根据一些实施例的实施尖峰电流抑制的存储器装置的制造中的各种步骤。在一个实例中，存储器装置是存储器装置101。

图9展示处于制造的中间阶段的存储器阵列902。存储器阵列902包含各种存储器单元908。每一存储器单元908包含含有对应于已选取以供使用的存储器单元技术的各种材料层(例如，硫属化物、相变材料等)的存储器堆叠。存储器单元908是存储器单元110、112；存储器单元206、208；或存储器单元308、310的实例。

存储器阵列902包含已形成于垫906上的通孔904。可使用常规制造技术来形成如图9中展示的存储器阵列902。

如图10中展示，氮化物层1010经形成上覆于存储器阵列902的顶部表面。在一个实例中，氮化物层1010包含氮化钨硅、氮化硅化钛、氮化钨或氮化钛中的一或多者。在一个实例中，可替代地或额外地使用硅化钨或硅化钴中的一或多者。可针对不同存储器阵列改变前述材料的比例。

字线1012经形成上覆于氮化物层1010。在一个实例中，字线1012是导电材料。在一个实例中，字线1012是钨。

如图11中展示，硬掩模1102经形成上覆于字线1012。接着，光致抗蚀剂层1104经形成上覆于硬掩模1102。

如图12中展示，光致抗蚀剂层1104经图案化且用于蚀刻硬掩模1102、字线1012及氮化物层1010以提供上覆于通孔904的开口1202。在一个实例中，使用仅钨蚀刻。

在上述蚀刻之后，移除光致抗蚀剂层1104及硬掩模1102。可使用常规制造技术来执行存储器装置之后续制造。

提供开口1202将字线1012分割成左部分及右部分。在一个实例中，这些部分对应于左部分302及右部分304。

在一个实例中，上覆于通孔904的氮化物层1010的剩余部分提供电阻膜318。在替代方法中，未蚀刻氮化物层1010，使得其完全覆盖通孔904(例如，类似于图3中展示)。

在一个实施例中，本文中论述的包含存储器阵列的存储器装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。

在一个实施例中，本文中论述的晶体管(例如，晶体管电路系统316的晶体管)可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的一个三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。在一个实例中，每一晶体管用于形成于半导体晶片的顶部表面处及具有存储器单元的多个层叠的存储器阵列下面的CMOS晶体管电路系统中。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型，那么FET可被称为n型FET。如果沟道是p型，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极而控制沟道导电率。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变成导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可接通或激活。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可关断或撤销激活。

图13展示根据一些实施例的用于制造实施尖峰电流抑制的存储器装置的方法。例如，可使用图13的方法来形成图3的分割存取线及电阻膜。在一个实例中，所制造存储器装置是存储器装置101。

尽管以特定序列或顺序展示，但除非另外指定，否则可修改过程的顺序。因此，所说明的实施例应仅理解为实例，且可以不同顺序执行所说明过程，且可并行地执行一些过程。此外，在各个实施例中可省略一或多个过程。因此，并非每一实施例中需要全部过程。其它过程流程是可能的。

在框1301，在存储器阵列中形成通孔。在一个实例中，通孔是通孔904。在一个实例中，存储器阵列是存储器阵列902。

在框1303，形成上覆于通孔的电阻膜。在一个实例中，电阻膜是氮化物层1010。

在框1305，形成上覆于电阻膜的存取线。在一个实例中，存取线是字线1012。

在框1307，形成上覆于存取线的光致抗蚀剂层。在一个实例中，光致抗蚀剂层是光致抗蚀剂层1104。在一个实例中，所述光致抗蚀剂层经形成上覆于硬掩模(例如，硬掩模1102)。

在框1309，图案化光致抗蚀剂层。在一个实例中，光致抗蚀剂层经图案化以用于提供开口1202的蚀刻。

在框1311，使用图案化光致抗蚀剂层来蚀刻存取线以提供存取线的第一及第二部分。在一个实例中，存取线经蚀刻以将存取线分割成左部分302及右部分304。

在一个实施例中，一种方法包含：形成通孔(例如，通孔312)；形成上覆于所述通孔的电阻膜(例如，318)；形成上覆于所述电阻膜的存取线(例如，提供左部分302及右部分304的存取线)；及图案化所述存取线以提供第一及第二部分。图案化将第一部分与第二部分物理上分离(例如，图案化提供存取线中的裂口)，且第一部分经配置以存取存储器阵列的存储器单元(例如，308)。电阻膜的第一区段在第一部分与通孔之间，且电阻膜的第二区段在第二部分与通孔之间。

在一个实施例中，图案化存取线包含：形成上覆于所述存取线的光致抗蚀剂层；图案化所述光致抗蚀剂层；及使用所述图案化光致抗蚀剂层来执行蚀刻以蚀刻所述存取线。执行蚀刻包含蚀刻存取线以提供上覆于通孔且在第一与第二部分之间的裂口(例如，定位于中央区306中且上覆于通孔312的裂口)。

在一个实施例中，执行蚀刻进一步包含蚀刻电阻膜以物理上分离第一及第二区段。

在一个实施例中，电阻膜的第一及第二区段各自具有1到20纳米的厚度；第一区段具有10到200纳米的宽度；且第二区段具有10到200纳米的宽度。

在一个实施例中，存储器阵列是存储器装置(例如，101)的部分。方法进一步包含形成定位于存储器阵列下方且电连接到通孔的晶体管电路(例如，晶体管电路系统316)。晶体管电路经配置以在第一部分上产生电压以在读取或写入操作期间存取存储器单元，且响应于通过存储器装置的控制器(例如，120)从主机装置(例如，126)接收的命令而产生电压。

在一些实施例中，通过使用形成于存取线中(例如，形成于存储器阵列的一或多条字线及/或位线中)的承窝结构而实施尖峰电流抑制。在一些实施例中，用导电层填充存取线的承窝，且在存取线中导电层的每一侧上形成两个电阻膜(参见(例如)图14)。在其它实施例中，用电阻层填充存取线的承窝(参见(例如)图23到24)，且未使用导电层及两个电阻膜。

在一些实施例中，存储器阵列中的上述承窝结构的使用可与如上文描述(例如，如针对图1到13描述)的分割存取线结构的使用组合。在一个实施例中，相同存取线可在存取线中的每一个点处使用分割存取线结构及承窝结构两者。在其它实施例中，每一类型的结构可用于不同存取线上。

在一个实施例中，存储器装置包含存储器阵列。存储器阵列包含存取线。一或数条存取线中的每一者可经配置以存取存储器阵列的存储器单元，存取线在存取线的相对侧上具有第一部分及第二部分。第一部分经配置以存取第一存储器单元，且第二部分经配置以存取第二存储器单元。导电层定位于第一部分与第二部分之间。导电层将第一部分电连接到第二部分。第一电阻器(例如，作为间隔件集成到存取线中的第一电阻膜)定位于第一部分与导电层之间。第二电阻器(例如，作为间隔件集成到存取线中的第二电阻膜)定位于第二部分与导电层之间。一或多个通孔定位成下伏于导电层，且通过导电层电连接到存取线的第一及第二部分。

在一个实施例中，一或多条存取线中的每一者具有第一部分及第二部分(例如，字线的左部分及右部分)。第一部分经配置以存取存储器阵列的第一存储器单元(例如，在阵列的左侧上)。第二部分经配置以存取存储器阵列的第二存储器单元(例如，在阵列的右侧上)。导电层定位于存取线的第一与第二部分之间且已形成于存取线的承窝中。第一电阻膜(例如，氮化钨硅)经集成到存取线中第一部分与导电层之间。第二电阻膜(例如，氮化钨硅)经集成到存取线中第二部分与导电层之间。一或多个通孔通过导电层电连接到存取线的第一及第二部分。

图14展示具有两个电阻膜1420、1422的存取线1415。根据一些实施例，导电层1430已形成于存取线1415的承窝(参见(例如)下文图17的承窝1702)中以实施尖峰电流抑制。存取线具有定位于存取线1415的相对侧上的左部分1402及右部分1404。导电层1430定位于左部分与右部分1402、1404之间。导电层1430是例如钨。电阻膜1420定位于左部分1402与导电层1430之间。电阻膜1422定位于右部分1404与导电层1430之间。

用于形成电阻膜1420、1422的材料具有比用于形成左部分及右部分1402、1404的材料更高的电阻率。在一个实例中，左部分及右部分1402、1404由钨形成。在一个实例中，电阻膜1420、1422由氮化钨硅形成。

通孔1412经定位成下伏于导电层1430。导电层1430将通孔1412电连接到左部分及右部分1402、1404。晶体管电路系统1416(例如，驱动器)电连接到通孔1412。在一个实施例中，晶体管电路系统1416形成于半导体衬底1414中，其定位成下伏于包含存储器单元1408、1410的存储器阵列。

使用左部分1402来存取存储器单元1408。使用右部分1404来存取存储器单元1410。晶体管电路系统1416产生通过通孔1412施加到存取线1415的一或多个电压。施加电压以使用存取线1415来存取一或多个存储器单元。在一个实施例中，结合将一或多个电压施加到存储器阵列的位线(未展示)来完成对存储器单元的存取。

在一个实例中，存储器单元1408、1410类似于存储器单元110、112、存储器单元206、208、存储器单元402、404或存储器单元401。在一个实例中，每一存取线1415是存取线130中的一者。在一个实例中，晶体管电路系统1416类似于晶体管电路系统316。

在一个实施例中，可将额外电阻膜集成到存取线1415中。在一个实施例中，存取线1415具有通过额外电阻膜(未展示)电连接到左部分1402的额外部分(未展示)。例如，额外部分及额外电阻膜定位到存储器单元1408的左侧。在一个实例中，通孔1412的相对侧上的存取线1415的每一侧可具有通过多个电阻膜(未展示)分离的多个部分。

在其它实施例中，存储器或其它半导体装置的信号线(未展示)可具有通过多个电阻膜(例如，WSiN)(例如上文描述的电阻膜)分离的多个部分(例如，钨部分)。

在一个实施例中，可改变电阻膜1420、1422的厚度以控制电阻的量值。在一个实施例中，每一电阻膜1420、1422具有不同厚度。在一个实例中，选择厚度以对应于存取线1415的相应部分的特性，及/或存储器阵列的特定区的相应特性，及/或通过存取线的部分存取的存储器单元的相应特性。

在一个实施例中，一种设备包含：存储器阵列，其包含经配置以存取所述存储器阵列的存储器单元(例如，1408、1410)的存取线(例如，1415、1612)，所述存取线在所述存取线的相对侧上具有第一部分(例如，左部分1402)及第二部分(例如，右部分1404)，其中所述第一部分经配置以存取第一存储器单元，且所述第二部分经配置以存取第二存储器单元；导电层(例如，1430)，其在所述第一部分与所述第二部分之间，其中所述导电层将所述第一部分电连接到所述第二部分；第一电阻器(例如，1420)，其在所述第一部分与所述导电层之间；第二电阻器(例如，1422)，其在所述第二部分与所述导电层之间；及至少一个通孔(例如，1412)，其下伏于所述导电层，且通过所述导电层电连接到所述第一部分及所述第二部分。

在一个实施例中，所述设备进一步包含电连接到通孔的驱动器(例如，晶体管电路系统1416的驱动器)，其中所述驱动器经配置以在第一部分上产生电压以存取第一存储器单元，且在第二部分上产生电压以存取第二存储器单元。

在一个实施例中，所述至少一个通孔是单个通孔；存取线是位线或字线；且驱动器是位线驱动器或字线驱动器。

在一个实施例中，第一电阻器是第一部分的端部上的第一电阻层；且第二电阻器是第二部分的端部上的第二电阻层。导电层形成于存取线的承窝(例如，1702)中。承窝上覆于通孔且在存取线的第一与第二部分之间。

在一个实施例中，第一电阻层及第二电阻层中的每一者包含氮化钨硅。

在一个实施例中，所述承窝通过图案化及移除存取线的第三部分以将第一部分与第二部分物理上分离而形成；且在移除第三部分之前，第三部分定位于第一部分与第二部分之间。

在一个实施例中，存储器阵列是存储器装置的部分；存取线与存储器阵列内的物理地址相关联；且存储器装置的控制器选择第一存储器单元的存取操作寻址存取线的第一及第二部分。

在一个实施例中，一种设备包含：存取线，其具有第一部分及第二部分，其中所述第一部分经配置以存取存储器阵列的存储器单元；导电层，其在所述第一部分与所述第二部分之间；第一电阻膜(例如，1420、1902)，其在所述第一部分与所述导电层之间；第二电阻膜(例如，1422、1904)，其在所述第二部分与所述导电层之间；及通孔，其通过所述导电层电连接到所述第一部分及所述第二部分。

在一个实施例中，所述设备进一步包含电连接到通孔的驱动器，其中所述驱动器经配置以在第一部分上产生电压以存取存储器单元。

在一个实施例中，导电层定位于第一部分与第二部分之间的承窝中；且所述承窝通过移除存取线的第三部分以将存取线的第一部分与第二部分物理上分离而形成。

在一个实施例中，形成第一电阻膜及第二电阻膜中的每一者的材料具有比形成存取线的第一及第二部分的材料更高的电阻率。

在一个实施例中，第一及第二电阻膜中的每一者包含以下中的至少一者：氮化钨硅；氮化硅化钛；氮化钨；氮化钛；硅化钨；或硅化钴。

在一个实施例中，第一及第二部分中的每一者经配置以存取定位于相应部分上方及下方的存储器单元。

在一个实施例中，存储器阵列具有交叉点架构，且存储器单元是：包含硫属化物的存储器单元；包含选择装置，及作为存储器元件的相变材料的存储器单元；包含硫属化物的自选择存储器单元；或电阻式存储器单元。

在一个实施例中，所述设备进一步包含连接到通孔的驱动器，其中：存取线进一步具有定位于存取线的端部处，且上覆或下伏于存储器单元的第三部分；所述设备进一步包含在第一部分与第三部分之间的第三电阻膜；且第三部分通过第一部分电连接到通孔，使得驱动器可在第三部分上产生电压以用于存取存储器单元。

图15到21展示根据一些实施例的通过在存取线中形成两个电阻膜且在存取线的承窝中形成导电层而实施尖峰电流抑制的存储器装置的制造中的步骤。在一个实例中，存储器装置是存储器装置101。

图15展示处于制造的中间阶段的存储器阵列1502。存储器阵列1502包含各种存储器单元1508。每一存储器单元1508包含含有对应于已选取以供使用的存储器单元技术的各种材料层(例如，硫属化物、相变材料等)的存储器堆叠(参见(例如)图8)。存储器单元1508是存储器单元110、112；存储器单元206、208；或存储器单元1408、1410的实例。

存储器阵列1502包含通孔1504。在一些情况中，通孔1504可形成于类似于垫906的垫上。可使用常规制造技术来形成如图15中展示的存储器阵列1502。

如图16中展示，存取线1612(例如，字线或位线)经形成上覆于存储器阵列1502的顶部表面。在一个实例中，存取线1612是钨。可使用其它导电材料。

选用氮化物层1614经形成上覆于存取线1612。氮化物层1614是例如氮化硅层。在一个实施例中，稍后使用氮化物层1614作为蚀刻停止层。光致抗蚀剂层(未展示)经形成上覆于氮化物层1614以用于图案化氮化物层1614及存取线1612两者。

如图17中展示，已通过(例如)使用上述光致抗蚀剂层蚀刻而图案化氮化物层1614及存取线1612。此图案化在存取线1612中提供承窝1702。承窝1702具有从承窝1702的底部1706到氮化物层1614的顶部表面测量的高度1704。如果未使用氮化物层1614，那么高度1704测量到存取线1612的顶部表面。在各个实施例中，可用电连接存取线1612的左部分及右部分的导电及/或电阻材料填充承窝1702。在各个实施例中，承窝1702物理上分离存取线1612的左部分及右部分。

如图18中展示，电阻层1802经形成上覆于氮化物层1614的左部分及右部分、存取线1612的左部分及右部分及承窝1702的底部的填充部分。在一个实例中，电阻层1802包含氮化钨硅、氮化硅化钛、氮化钨或氮化钛中的一或多者。在一个实例中，可替代地或额外地使用硅化钨或硅化钴中的一或多者。可针对不同存储器阵列改变前述材料的比例。在一个实例中，使用保形沉积过程来形成电阻层1802(例如，用于从电阻层1802形成侧壁间隔件)。

如图19中展示，电阻层1802已经蚀刻以提供电阻膜1902、1904作为存取线1612及氮化物层1614的左部分及右部分的侧壁上之间隔件。在一个实例中，每一间隔件具有1到60纳米的厚度。

如图20中展示，形成导电层2002。导电层2002的一部分形成于承窝1702中。在一个实施例中，导电层2002由与存取线1612相同的材料形成。在一个实例中，导电层2002是钨。在一个实例中，通过化学气相沉积形成导电层2002。在一个实施例中，导电层2002由与存取线1612不同的材料形成。

如图21中展示，通过使用氮化硅层1614作为停止层来执行化学机械抛光(CMP)而移除导电层2002的最上部分。在执行CMP之后，导电部分2102保留在承窝1702中(例如，完全填充承窝，或按体积填充承窝达至少85％)。

可使用常规制造技术来执行存储器装置之后续制造。

如上文提及，将存取线1612分离成左部分及右部分。在一个实例中，这些部分对应于图14的左部分及右部分1402、1404。导电部分2102(通过电串联的电阻膜1902、1904)将存取线1612的左部分及右部分中的每一者电连接到通孔1504。

在一个实施例中，图15的存储器阵列可形成于半导体衬底(例如，图14的衬底1414)上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。

在一个实施例中，如本文中使用的晶体管(例如，图14的晶体管电路系统1416的晶体管)可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的一个三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。在一个实例中，每一晶体管用于形成于半导体晶片的顶部表面处及具有存储器单元的多个层叠的存储器阵列下面的CMOS晶体管电路系统中。

图22展示根据一些实施例的用于制造通过在承窝中形成两个电阻膜及导电层而实施尖峰电流抑制的存储器装置的方法。例如，可使用图22的方法来形成图17的承窝1702及图21的电阻膜1902、1904。在一个实例中，所制造存储器装置是存储器装置101。

尽管以特定序列或顺序展示，但除非另外指定，否则可修改过程的顺序。因此，所说明的实施例应仅理解为实例，且可以不同顺序执行所说明过程，且可并行地执行一些过程。此外，在各个实施例中可省略一或多个过程。因此，并非每一实施例中需要全部过程。其它过程流程是可能的。

在框2201，在存储器阵列中形成通孔。在一个实例中，通孔是通孔1412或1504。在一个实例中，存储器阵列是存储器阵列1502。

在框2203，形成上覆于通孔的存取线。在一个实例中，存取线是存取线1612。

在框2205，图案化存取线以提供第一及第二部分。图案化形成承窝。在一个实例中，承窝是承窝1702。在一个实例中，第一及第二部分是存取线1612的左部分及右部分。

在框2207，形成第一电阻膜及第二电阻膜。在一个实例中，第一及第二电阻膜是间隔件1902、1904。

在框2209，在承窝中形成导电层。在一个实例中，导电层是导电层2002。

在一个实施例中，一种方法包含：形成通孔(例如，1504)；形成上覆于所述通孔的存取线(例如，1612)；图案化所述存取线以提供所述存取线的第一及第二部分。图案化形成物理上分离第一部分及第二部分的承窝(例如，1702)。第一部分经配置以存取存储器阵列的存储器单元(例如，1508)。所述方法进一步包含：在第一部分的侧壁上形成第一电阻膜(例如，1902)，且在第二部分的侧壁上形成第二电阻膜(例如，1904)；及在承窝中形成导电层(例如，2002)。导电层将存取线的第一及第二部分中的每一者电连接到通孔。

在一个实施例中，图案化存取线包含：形成上覆于所述存取线的光致抗蚀剂层；图案化所述光致抗蚀剂层；及使用所述图案化光致抗蚀剂层来执行蚀刻以蚀刻所述存取线，其中执行所述蚀刻包含蚀刻所述存取线以提供承窝。

在一个实施例中，第一及第二电阻膜中的每一者具有1到60纳米的厚度。

在一个实施例中，存储器阵列是存储器装置的部分。方法进一步包含形成定位于存储器阵列下方的晶体管电路，其中所述晶体管电路经配置以使用到通孔的电连接在第一部分上产生电压以在读取或写入操作期间存取存储器单元，且响应于通过存储器装置的控制器从主机装置接收的命令而产生电压。

在一个实施例中，所述方法进一步包含在图案化存取线之前，形成上覆于存取线的氮化硅层(例如，1614)。图案化存取线以形成承窝包含蚀刻氮化硅层及存取线的一部分。

在一个实施例中，所述方法进一步包含：在承窝中形成导电层之后，使用氮化硅层作为停止层来执行导电层的化学机械抛光。

在一个实施例中，通过化学气相沉积形成导电层。

在一个实施例中，通过以下各者执行形成第一及第二电阻膜：形成上覆于存取线的第一及第二部分且上覆于承窝的底部的电阻层(例如，1802)；及蚀刻电阻层(参见(例如)图19)以在存取线的第一及第二部分的相应侧壁上提供第一及第二电阻膜作为间隔件。

图23及24展示根据一些实施例的通过在承窝中形成电阻层而实施尖峰电流抑制的存储器装置的制造中的步骤。在一个实例中，存储器装置是存储器装置101。

图23展示处于制造的中间阶段的存储器阵列1502。在一个实施例中，可与上文针对图15到17描述类似地形成如图23中展示的存储器阵列1502。

如图23中展示，电阻层2302经形成于承窝1702中。电阻层2302用以将存取线1612的左部分及右部分中的每一者电连接到最后存储器装置中的通孔1504。在一个实例中，电阻层2302包含氮化钨硅、氮化硅化钛、氮化钨或氮化钛中的一或多者。在一个实例中，可替代地或额外地使用硅化钨或硅化钴中的一或多者。可针对不同存储器阵列改变前述材料的比例。

如图24中展示，执行电阻材料2302的化学机械抛光，使得电阻部分2402保留在承窝1702中。电阻部分2402将承窝1702填充到高度2404。在一个实施例中，在化学机械抛光之后，电阻部分2402填充承窝1702的体积的至少50％，其中通过高度2404乘以承窝1702(例如图17中展示)的底部表面1706的面积确定体积。

图25展示根据一些实施例的用于制造通过在承窝中形成电阻层而实施尖峰电流抑制的存储器装置的方法。例如，可使用图25的方法来形成图23的电阻层2302。在一个实例中，所制造存储器装置是存储器装置101。

尽管以特定序列或顺序展示，但除非另外指定，否则可修改过程的顺序。因此，所说明的实施例应仅理解为实例，且可以不同顺序执行所说明过程，且可并行地执行一些过程。此外，在各个实施例中可省略一或多个过程。因此，并非每一实施例中需要全部过程。其它过程流程是可能的。

在框2501处，在存储器阵列中形成通孔。在一个实例中，所述通孔是通孔1504。在一个实例中，所述存储器阵列是存储器阵列1502。

在框2503处，形成上覆于通孔的存取线。在一个实例中，所述存取线是存取线1612。

在框2505处，图案化所述存取线以提供第一及第二部分。所述图案化形成承窝。在一个实例中，所述承窝是承窝1702。

在框2507处，在所述承窝中形成电阻层。在一个实例中，所述电阻层是电阻层2302。

在一个实施例中，一种方法包含：形成通孔；形成上覆于所述通孔的存取线；图案化所述存取线以提供所述存取线的第一及第二部分，其中所述图案化形成物理上分离所述第一部分及所述第二部分的承窝，且其中所述第一部分经配置以存取存储器阵列的存储器单元；及在所述承窝中形成电阻层(例如，图23的2302)，其中所述电阻层将所述存取线的所述第一及第二部分中的每一者电连接到所述通孔。

在一个实施例中，所述电阻层包含以下中的至少一者：氮化硅钨；氮化硅化钛；氮化钨；氮化钛；硅化钨；或硅化钴。

在一个实施例中，图案化所述存取线包含：形成上覆于存取线的光致抗蚀剂层；图案化所述光致抗蚀剂层；及使用所述图案化光致抗蚀剂层来执行蚀刻以蚀刻所述存取线，其中执行所述蚀刻包含蚀刻所述存取线以提供承窝。

在一个实施例中，所述方法进一步包含形成下伏于存储器阵列的驱动器，其中所述驱动器电连接到通孔且经配置以在存取线的第一部分上产生电压以用于在读取或写入操作期间存取存储器单元。

在一个实施例中，所述方法进一步包含：在所述承窝中形成所述电阻层之后，对所述电阻层执行化学机械抛光。在化学机械抛光之后，所述电阻层填充所述承窝的体积的至少50％。

在一些实施例中，尖峰电流抑制是由形成到存储器阵列的一或多个存取线中的一或多个电荷筛选结构实施。每一电荷筛选结构包含将所述存取线分割成顶部及底部部分的绝缘层，每一部分通过所述绝缘层(例如，定位于所述存取线中间的薄绝缘体)彼此电隔离。此增加对定位于所述绝缘层中的一者上方及/或下方的存储器阵列的存储器单元的电阻。例如，所述增加的电阻形成阻塞从所述存储器阵列的寄生电容流动的原本可能损坏已选定的存储器单元的电荷的电阻瓶颈。在一个实例中，所述绝缘层是氧化物。

在一些实施例中，如本文中所描述的在存取线中具有绝缘层的一或多个电荷筛选结构的使用可与如上文所描述的经分割存取线结构的使用(例如，如针对图1到13所描述)及/或如上文所描述的承窝结构的使用(例如，如针对图14到25所描述)组合。在一个实施例中，同一存取线可在所述存取线中的各种点处使用电荷筛选结构、经分割存取线结构及/或承窝结构。在其它实施例中，每一类型的结构可用于不同存取线上。

在一个实施例中，一种存储器装置包含存储器阵列。所述存储器阵列包含存取线。一或若干存取线中的每一者可经配置以存取所述存储器阵列的存储器单元，所述存取线在所述存取线的相对侧(例如，左及右侧)上具有第一部分及第二部分。所述第一部分经配置以存取第一存储器单元，且所述第二部分经配置以存取第二存储器单元。所述第一及第二部分中的每一者包含一或多个电荷筛选结构。

在一个实施例中，所述电荷筛选结构被实施为沿着所述存取线定位的各种筛选部分。所述存取线的第一筛选部分定位于由所述第一部分存取的远存储器单元与所述通孔之间的电路径中。所述第一筛选部分在所述存取线的内部区(例如，中间的氧化物层)中(例如，在所述阵列的左侧上)具有第一绝缘层。所述存取线的第二筛选部分定位于由所述第二部分存取的远存储器单元与所述通孔之间的电路径中。所述第二筛选部分在所述存取线的内部区中(例如，在所述阵列的右侧上)具有第二绝缘层。每一筛选部分增加到定位于所述绝缘层中的一者上方或下方的近存储器单元的电路径的电阻，使得抑制尖峰电流。

图26展示根据一些实施例的具有用于尖峰电流抑制的电荷筛选结构的存取线2602。电荷筛选结构包含筛选部分2608、2611。每一筛选部分2608、2611具有将存取线2602分割成上或顶部部分(例如，2660)及下或底部部分(例如，2662)的相应绝缘层2610、2612。所述上部分实际上提供上电阻器，且所述下部分实际上提供下电阻器。上及下电阻器增加用来存取绝缘层2610、2612上方及下方的近存储器单元的电路径的电阻。例如，如用来存取这些近存储器单元中的一者的每一上及下电阻器的电阻大于用来存取未定位成上覆于或下伏于绝缘层的远存储器单元的存取线2602的导电部分的相当长度的电阻。

存取线2602的其它部分包含在存取线2602的相对侧上的导电部分2604、2606。导电部分2604例如定位于存取线2602的远端2601附近。

存取线2602用来存取存储器阵列内的各种存储器单元。在一个实例中，所述存储器阵列是图1的存储器阵列102。这些存储器单元包含例如存储器单元2640、2642、2644、2646。近存储器单元2644、2646定位成下伏于绝缘层2610、2612。远存储器单元2640、2642定位于存取线2602的不含任何此绝缘层的部分中。尽管未展示，但其它存储器单元可定位成上覆于绝缘层2610、2612(例如，在存取线2602上方的存储器阵列的叠层中)。

存取线2602包含中央导电部分2613。通孔2654定位成下伏于中央导电部分2613，所述中央导电部分将通孔2654电连接到筛选部分2608、2611及导电部分2604、2606。选用电阻层2630定位于通孔2654与存取线2602之间。在一个实例中，电阻层2630由氮化硅钨(WSiN)形成。

通孔2654电连接到晶体管电路系统2650。晶体管电路系统2650包含用来在存取线2602上产生电压以用于存取各种存储器单元的一或多个驱动器。晶体管电路系统2650形成于半导体衬底2652的表面处。在一个实例中，晶体管电路系统2650是使用图1的偏压电路系统124实施。在一个实例中，半导体衬底2652类似于图3的半导体衬底314。

在一个实施例中，一种设备包含：存储器阵列，其包含存储器单元(例如，2640、2642、2644、2646)；存取线(例如，2602)，其经配置以存取所述存储器单元，所述存取线在所述存取线的相对侧上具有第一导电部分(例如，2604)及第二导电部分(例如，2606)；至少一个通孔，其电连接到所述第一导电部分及所述第二导电部分；所述存取线的第一筛选部分(例如，2608)，所述第一筛选部分定位于所述第一导电部分与所述通孔之间的电路径中，且所述第一筛选部分在所述存取线的内部区中包含第一绝缘层(例如，2610)；及所述存取线的第二筛选部分(例如，2611)，所述第二筛选部分定位于所述第二导电部分与所述通孔之间的电路径中，且所述第二筛选部分在所述存取线的内部区中包含第二绝缘层(例如，2612)。

在一个实施例中，所述第一筛选部分进一步包含所述第一绝缘层上方的第一上电阻器及所述第一绝缘层下方的第一下电阻器；且所述第二筛选部分进一步包含所述第二绝缘层上方的第二上电阻器(例如，2660)及所述第二绝缘层下方的第二下电阻器(例如，2662)。

在一个实施例中，所述存取线通过将顶部导电层放置成上覆于底部导电层而形成；所述第一上电阻器是所述顶部导电层上覆于所述第一绝缘层的一部分；且所述第一下电阻器是所述底部导电层下伏于所述第一绝缘层的一部分。

在一个实施例中，由所述存取线存取的第一存储器单元定位成下伏于或上覆于所述第一绝缘层，且由所述存取线存取的第二存储器单元定位成下伏于或上覆于所述第二绝缘层。

在一个实施例中，所述设备进一步包含定位于所述第一导电部分与所述第二导电部分之间的存取线的中央导电部分(例如，2613)。所述通孔定位成下伏于所述中央导电部分；且所述第一绝缘层及所述第二绝缘层未延伸到所述中央导电部分中。

在一个实施例中，所述设备进一步包含所述通孔与所述中央导电部分之间的电阻层(例如，2630)。

在一个实施例中，所述电阻层包含氮化硅钨。

在一个实施例中，所述第一绝缘层及所述第二绝缘层中的每一者具有1到15纳米的厚度。

在一个实施例中，所述至少一个通孔是单个通孔；且所述存取线是位线。

在一个实施例中，所述存储器阵列是存储器装置的部分；且由所述存储器装置的控制器进行以选择所述第一存储器单元的存取操作对所述存取线的第一及第二导电部分进行寻址。

图27展示根据一些实施例的具有定位于存取线2702的内部区中且用于尖峰电流抑制的绝缘层2710、2712、2714的存取线2702。在一个实例中，存取线2702类似于存取线2602。存取线2702包含左部分2704、右部分2706及中央部分2713。左部分2704及右部分2706是在中央部分2713的相对侧上。

绝缘层2710、2714定位于存取线2702的左部分2704的内部区中。绝缘层2712定位于存取线2702的右部分2706的内部区中。绝缘层2714与绝缘层2710间隔开且朝向存取线2702的远端2701定位。

在一个实例中，绝缘层2710定位于存取线2702的中间(例如，在等于存取线2702的厚度2711的40％到60％的高度处)。在其它实例中，绝缘层2710可定位于存取线2702内部的不同(例如，更高或更低)高度以便定制定位于绝缘层2710上方及下方的存取线2702的顶部及底部部分的电阻。

存取线2702用来存取存储器阵列(例如，图1的存储器阵列102)的存储器单元。这些存储器单元包含存储器单元2740、2742、2743、2744、2746。例如，存储器单元2740定位成上覆于绝缘层2714。存储器单元2744定位成下伏于绝缘层2714。

驱动器2750电连接到通孔2754。当存取存储器单元时，驱动器2750在存取线2702上产生一或多个电压。中央部分2713将通孔2754电连接到存取线2702的左及右部分2704、2706。

选用电阻层2730定位于通孔2754与中央部分2713之间。在一个实例中，电阻层2730类似于图26的电阻层2630。

绝缘层2712定位于存取线2702的底部2707上方的高度2709处。绝缘层2712具有中央纵轴2705。高度2709由底部2707与中央纵轴2705之间的距离确定。在一个实例中，高度2709是存取线2702的厚度2711的30％到70％。

在一个实例中，存取层2702提供对定位于存取线2702上方的存储器阵列的叠层中的存储器单元，及对存取线2702下方的叠层中的存储器单元的存取。绝缘层2712的高度2709可经调整使得绝缘层2712定位成更靠近需要更多电阻筛选的叠层。在一个实例中，(例如，在制造期间)确定存储器阵列中的更需要电阻筛选及/或对尖峰电流的敏感性的所述叠层。响应于此确定，绝缘层2712经定位成更靠近所述特定叠层以提供对尖峰电流的增加的保护。

绝缘层2712具有横向长度2703。在一个实例中，所述横向长度为50到300纳米。

在一个实施例中，存取线可包含一或多个电阻层2760、2762。在一个实例中，电阻层2760、2762可类似于上文针对图14的电阻膜1420、1422所描述那样形成。

在一个实施例中，一种设备包含：存取线(例如，2702)，其具有第一部分(例如，2704)、第二部分(例如，2706)及中央部分(例如，2713)。所述第一及第二部分是在所述中央部分的相对侧上，且所述第一及第二部分中的每一者经配置以存取存储器阵列的至少一个存储器单元(例如，2743、2746)。所述存取线包含所述第一部分中的第一绝缘层(例如，2710)及所述第二部分中的第二绝缘层(例如，2712)。所述第一及第二绝缘层中的每一者定位于所述存取线的内部区中。

所述设备进一步包含：通孔(例如，2754)，其通过所述存取线的中央部分电连接到所述存取线的第一及第二部分；及驱动器(例如2750)，其电连接到所述通孔，其中所述驱动器经配置以在所述第一部分上产生电压以存取第一存储器单元(例如，2743)，所述第一存储器单元定位于所述存储器阵列下伏于或上覆于所述第一绝缘层的一部分中，且在所述第二部分上产生电压以存取第二存储器单元，所述第二存储器单元定位于所述存储器阵列下伏于或上覆于所述第二绝缘层的一部分中。

在一个实施例中，所述存取线经配置以存取所述存储器阵列的至少1,000个存储器单元；所述存储器阵列的100个到500个存储器单元的第一群组定位成下伏于所述第一绝缘层；且所述存储器阵列的100个到500个存储器单元的第二群组(例如，包含存储器单元2746的群组)定位成下伏于所述第二绝缘层。

在一个实施例中，所述存取线具有厚度(例如，2711)，所述第二绝缘层(例如，2712)的中央纵轴(例如，2705)定位于所述存取线的底部(例如，2707)上方的高度(例如，2709)处，且所述高度是所述厚度的30％到70％。

在一个实施例中，所述第一及第二绝缘层中的每一者具有50到300纳米的横向长度(例如，2703)。例如，可改变所述横向长度以根据需要调整存取线2702的电阻以适应尖峰电流放电的变化条件。

在一个实施例中，所述存取线进一步包含定位于所述存取线的第一部分的内部区中的第三绝缘层(例如，2714)，所述第三绝缘层与所述第一绝缘层间隔开且朝向所述第一部分的远端(例如，2701)；且所述第一部分上产生的电压用来存取第三存储器单元，所述第三存储器单元定位于所述存储器阵列下伏于或上覆于所述第三绝缘层的一部分中。

在一个实施例中，所述第一及第二绝缘层中的每一者包含氮化硅、原子层沉积(ALD)氧化物或热氧化物的至少一者。

在一个实施例中，所述存储器阵列具有交叉点架构。

在一个实施例中，所述第一存储器单元是：包含硫属化物的存储器单元；包含选择装置及作为存储器元件的相变材料的存储器单元；包含硫属化物的自选择存储器单元；或电阻式存储器单元。

图28到32展示根据一些实施例的通过在存取线中形成一或多个电荷筛选结构来实施尖峰电流抑制的存储器装置的制造中的步骤。在一个实例中，所述存储器装置是存储器装置101。

图28展示在中间制造阶段的存储器阵列2802。存储器阵列2802包含各种存储器单元2807、2809。每一存储器单元2807、2809包含存储器堆叠，所述存储器堆叠含有对应于已经选取以供使用的存储器单元技术(参见例如图8)的材料(例如，硫属化物、相变材料等)的各种层。存储器单元2807、2809是存储器单元110、112；存储器单元206、208；或存储器单元1408、1410的实例。

存储器阵列2802包含通孔2804。在一些情况下，通孔2804可形成于类似于垫906的垫上。如图28中所展示的存储器阵列2802可使用常规制造技术形成。

如图28中所展示，已形成上覆于存储器阵列2802的电阻层2806。在一个实例中，电阻层2806是氮化硅钨层。在一个实例中，电阻层2806提供图26的电阻层2630。

已形成上覆于电阻层2806的底部导电层2808。底部导电层2808具有远端2810。在一个实例中，远端2810对应于图26的远端2601或图27的2701。在一个实例中，底部导电层2808是钨。可使用其它导电材料。

如图29中所展示，已形成上覆于底部导电层2808的光致抗蚀剂层。图案化所述光致抗蚀剂层以提供暴露底部导电层2808的一部分的开口。在图案化之后，所述光致抗蚀剂层的一部分2902上覆于存储器单元2809的一部分，且所述光致抗蚀剂层的一部分2904上覆于通孔2804。底部导电层2808的经暴露部分定位成上覆于存储器单元2807。

如图30中所展示，已使用经图案化光致抗蚀剂层蚀刻底部导电层2808的经暴露部分。此蚀刻在底部导电层2808的顶表面中提供开口3002。开口3002具有例如1到15纳米的深度。在一个实例中，所述蚀刻是用来移除几纳米钨的干式蚀刻工艺。原位剥离所述光致抗蚀剂剂。

如图31中所展示，已在开口3002中形成绝缘层3102。在一个实例中，绝缘层3102是氮化硅、原子层沉积氧化物或热氧化物。在一个实例中，绝缘层3102具有小于15纳米的厚度。在一个实例中，沉积氧化物，且在底部导电层2808(例如，钨)上用停止层执行化学机械抛光。可在开口3002中形成其它类型的绝缘体。存储器单元2807定位成下伏于绝缘层3102。

如图32中所展示，形成上覆于底部导电层2808及绝缘层3102的顶部导电层3202。在一个实例中，顶部导电层3202是钨。在其它实例中，可使用其它导电材料。

在一个实例中，绝缘层3102提供图26的绝缘层2610或图27的绝缘层2710。在一个实例中，顶部及底部导电层3202、2808提供存取线2602或2702。

在一个实例中，顶部及底部导电层3202、2808为存储器阵列提供位线。在一个实例中，顶部及底部导电层3202、2808用来形成存储器阵列的其它位线(未展示)。在一个实例中，通过图案化顶部及底部导电层3202、2808而形成其它位线。

图33展示图32的存取线及存储器阵列的横截面视图(沿着线AA截取，如所说明)。如所说明，各种位线3302具有通过绝缘层3102分离的顶部及底部部分。位线3302通过图案化顶部及底部导电层3202、2808而形成。

图34展示根据一些实施例的用于制造使用存取线中的一或多个电荷筛选结构实施尖峰电流抑制的存储器装置的方法。例如，图34的方法可用来形成图26或27的电荷筛选结构。在一个实例中，经制造存储器装置是存储器装置101。

尽管以特定序列或顺序展示，但除非另外指定，否则可修改过程的顺序。因此，所说明的实施例应仅理解为实例，且可以不同顺序执行所说明过程，且可并行地执行一些过程。此外，在各个实施例中可省略一或多个过程。因此，并非每一实施例中需要全部过程。其它过程流程是可能的。

在框3401处，形成包含存储器单元及一或多个通孔的存储器阵列。在一个实例中，所述存储器单元是存储器单元2640、2642、2644、2646。在一个实例中，所述通孔包含通孔2654。

在框3403处，形成上覆于所述通孔中的存储器单元的底部导电层。在一个实例中，所述底部导电层是底部导电层2808。

在框3405处，在所述底部导电层的顶表面中形成开口。在一个实例中，在底部导电层2808中形成开口。

在框3407处，在所述开口中形成绝缘层。在一个实例中，所述绝缘层是绝缘层3102。

在框3409处，形成上覆于所述绝缘层及所述底部导电层的顶部导电层。在一个实例中，所述顶部导电层是顶部导电层3202。

在一个实施例中，一种方法包含：形成包含存储器单元及至少一个通孔的存储器阵列；形成上覆于所述存储器单元及所述通孔的第一导电层(例如，2808)，其中所述第一导电层电连接到所述存储器单元；在所述第一导电层的顶表面中形成开口；在所述开口中形成绝缘层(例如，3102)，其中所述存储器单元的一部分定位成下伏于所述绝缘层；及形成上覆于所述绝缘层及所述第一导电层的第二导电层(例如，3202)，其中所述第一及第二导电层提供用于所述存取存储器单元的存取线。

在一个实施例中，所述方法进一步包含在半导体衬底中形成驱动器(例如，2750)。所述存储器阵列经形成上覆于所述半导体衬底，且所述驱动器电连接到所述通孔。所述驱动器经配置以在所述存取线上产生电压以用于选择所述存储器单元中的一或多者。

在一个实施例中，所述方法进一步包含在所述通孔与所述第一导电层之间形成电阻层(例如，2806)。

在一个实施例中，所述方法进一步包含：形成上覆于所述第一导电层的光致抗蚀剂层；图案化所述光致抗蚀剂层；及使用所述经图案化光致抗蚀剂层蚀刻所述第一导电层以在所述第一导电层的顶表面中提供所述开口。

在一个实施例中，所述经图案化光致抗蚀剂层的第一部分(例如，2904)上覆于所述通孔，且所述经图案化光致抗蚀剂层的第二部分(例如，2902)上覆于定位于所述第一导电层的远端(例如，2810)处的存储器单元的一部分。

在一个实施例中，所述存取线是多个位线(例如，图33的位线3302)的第一者，所述位线的其它者用来存取所述存储器阵列中的其它存储器单元，且所述多个位线由所述第一导电层及所述第二导电层形成。

在一个实施例中，经形成开口具有1到15纳米的深度。

图35展示根据一些实施例的存取线3502，所述存取线具有定位于所述存取线的内部区中且用于尖峰电流抑制的多个绝缘层。在一个实例中，存取线3502是存取线2602或2702。

存取线3502包含相对于垂直定向平行布置的各种绝缘层，如所说明。这些绝缘层包含绝缘层3510及3511。在一个实例中，所述绝缘层中的每一者类似于绝缘层2610或2710。

可改变每一绝缘层的横向长度以在沿着存取线3502的各种点处定制存取线3502的电阻。在一个实施例中，改变所述绝缘层的横向长度提供所述绝缘层上方或下方的存取线3502的顶部及/或底部部分的电阻的梯度。例如，上覆于存储器单元3540的存取线3502的底部部分3520的电阻小于(归因于存取线3502的导电材料的较大厚度)上覆于存储器单元3544的存取线3502的底部部分3521的电阻(归因于存取线3502的导电材料的较小厚度)。

在一个实例中，更接近通孔2654的存储器单元3544比更远离通孔2654的存储器单元3540更容易遭受尖峰电流损坏。因此，对尖峰电流损坏的增加的抵抗力由更大数目个上覆绝缘层提供。存储器单元3540不易受到尖峰电流损坏，且因此具有更少数目个上覆绝缘层。

在各个实施例中，平行提供的绝缘层的数目可根据期望在两个或更多个之间变化。尽管仅绝缘层的左部分被说明为具有梯度，但所述绝缘层的右部分还可具有梯度。

此外，可改变每一绝缘层的长度。不需要将所述绝缘层形成为具有对称结构。在一个实例中，上覆于存取线3502的存储器单元对尖峰电流损坏具有不同敏感性(例如，归因于不同类型的存储器单元或结构)，使得更靠近存取线3502的顶表面的所述绝缘层的结构不同于更靠近存取线3502的底表面的结构。

在一个实施例中，所述绝缘层之间的垂直间距还可随着层变化。在一个实例中，每一绝缘层之间的垂直间距是5到30纳米。

描述及图式是阐释性的且不应被解释为限制性的。描述许多具体细节以提供详尽理解。然而，在某些例子中，未描述众所周知或常规细节以避免混淆描述。对本公开中的一个或实施例的引用不一定是对同一实施例的引用；且此类引用意味着至少一个。

本说明书中对“一个实施例”或“实施例”的引用意味着结合实施例描述的特定特征、结构或特性包含于本公开的至少一个实施例中。在说明书中的每一个位置出现的短语“在一个实施例中”不一定全部指代相同实施例，还不为与其它实施例互斥的单独或替代实施例。此外，描述可通过一些实施例而非通过其它实施例展现的各种特征。类似地，描述可为一些实施例而非其它实施例的要求的各种要求。

在此描述中，存储器装置的各种功能及/或操作可被描述为通过软件码执行或由软件码引起以简化描述。然而，所属领域的技术人员将辨识，此类表达意味着功能及/或操作源自通过一或多个处理装置执行过程码，例如微处理器、专用集成电路(ASIC)、图形处理器及/或现场可编程门阵列(FPGA)。替代地，或组合地，在具有或不具有软件指令的情况下可使用专用电路系统(例如，逻辑电路系统)来实施功能及操作。可使用无软件指令的硬接线电路系统或结合软件指令来实施功能。因此，技术既不限于硬件电路系统及软件的任何特定组合，还不限于由计算装置执行的指令的任何特定来源。

如上文描述的存储器装置可包含执行含于存储器(例如ROM、易失性RAM、非易失性存储器、高速缓存区或远程存储装置)中的指令序列的一或多个处理装置(例如，处理装置116)(例如微处理器)。

执行以实施存储器操作的例程可经实施为操作系统、中介软件、服务递送平台、SDK(软件开发工具包)组件、网络服务或其它特定专用、组件、程序、物体、模块或指令序列(有时被称为计算机程序)的部分。这些例程的调用接口可作为API(应用程序编程接口)暴露于软件开发社区。计算机程序通常包含一或多个指令，所述一或多个指令在各种时间设置在计算机中的各种存储器及存储装置中，且在通过计算机中的一或多个处理器读取且执行时致使所述计算机执行执行涉及各种方面的元件所必需的操作。

可使用计算机可读媒体来存储软件及数据，软件及数据在由计算装置实行时致使装置执行用于存储器装置的各种方法(例如，读取或写入操作)。可将可执行软件及数据存储于包含例如ROM、易失性RAM、非易失性存储器及/或高速缓存区的各种位置中。可将此软件及/或数据的部分存储于这些存储装置中的任一者中。此外，可从集中式服务器或对等网络获得数据及指令。可在不同时间且在不同通信会期中或在相同通信会期中从不同集中式服务器及/或对等网络获得数据及指令的不同部分。可在执行应用过程之前整体获得数据及指令。替代地，可在执行需要时及时地获得数据及指令的部分。因此，不需要数据及指令在特定时间例子整个在计算机可读媒体上。

计算机可读媒体的实例包含(但不限于)可记录及非可记录型媒体，例如易失性及非易失性存储器装置、只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器装置、固态硬盘存储媒体、可卸除磁盘、磁盘存储媒体、光学存储媒体(例如，光盘只读存储器(CD ROM)、数字多功能光盘(DVD)等)，等等。计算机可读媒体可存储指令。计算机可读媒体的其它实例包含(但不限于)使用NOR快闪或NAND快闪架构的非易失性嵌入式装置。这些架构中使用的媒体可包含未受管理NAND装置及/或受管理NAND装置，包含(例如)eMMC、SD、CF、UFS及SSD。

一般来说，非暂时性计算机可读媒体包含以可由计算装置(例如，计算机、移动装置、网络装置、个人数字助理、具有控制器的制造工具、具有一组一或多个处理器的任何装置等)存取的形式提供(例如，存储)信息的任何机构。如本文中使用的“计算机可读媒体”可包含单个媒体或多个媒体(例如，存储一或多个指令集)。

在各个实施例中，硬接线电路系统可结合软件及固件指令用于实施存储器装置的各种功能。因此，技术既不限于硬件电路系统及软件的任何特定组合，也不限于由计算装置执行的指令的任何特定来源。

可针对在广泛多种不同类型的计算装置中使用的存储器装置实施本文中阐述的各个实施例。如本文中使用，“计算装置”的实例包含(但不限于)服务器、集中式计算平台、多个计算处理器及/或组件的系统、移动装置、用户终端、车辆、个人通信装置、可穿戴数字装置、电子售货亭、通用计算机、电子文件阅读器、平板计算机、膝上型计算机、智能手机、数码相机、家用电器、电视机或数字音乐播放器。计算装置的额外实例包含作为被称为“物联网”(IOT)的部分的装置。此类“事物”可与其可监测事物或修改这些事物的设置的所有者或管理员具有偶然交互。在一些情况中，此类所有者或管理员扮演关于“事物”装置的用户的角色。在一些实例中，用户的主要移动装置(例如，苹果手机)可为关于由用户佩戴的配对“事物”装置(例如，苹果手表)的管理员服务器。

在一些实施例中，计算装置可为计算机或主机系统，其经实施(例如)为台式计算机、膝上型计算机、网络服务器、移动装置、或包含存储器及处理装置的其它计算装置。主机系统可包含或耦合到存储器子系统(例如，存储器装置101)，使得主机系统可从存储器子系统读取数据或将数据写入到存储器子系统。主机系统可经由物理主机接口耦合到存储器子系统。一般来说，主机系统可经由相同通信连接、多个单独通信连接及/或通信连接的组合存取多个存储器子系统。

在一些实施例中，计算装置是包含一或多个处理装置的系统。处理装置的实例可包含微控制器、中央处理单元(CPU)、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)、系统单芯片(SoC)或另一合适处理器。

在一个实例中，计算装置是存储器系统的控制器。控制器包含处理装置及含有通过所述处理装置执行以控制存储器系统的各种操作的指令的存储器。

尽管一些图式以特定顺序说明若干操作，但非顺序相依的操作可重新排序且可组合或分解其它操作。虽然具体提及一些重新排序或其它分组，但其它重新排序或分组对于所属领域的一般技术人员来说将是显而易见的且因此其不会呈现替代例的详尽列表。

在前述说明书中，已参考本公开的特定示范性实施例来描述本公开。显而易见的是，可在不脱离如所附权利要求书中所阐述的更广泛精神及范围的情况下对本公开进行各种修改。因此，说明书及图式应被视为阐释性意义而非限制性意义。